CN104868886A - 一种锁存比较器 - Google Patents

Abstract

本发明涉及一种锁存比较器，包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。上述技术方案中，预放大器保证比较器较大的带宽特性，正反馈电路模块加在预放大器的输出上，实现更高的增益，以提高比较器的精度和速度。

Description

一种锁存比较器

技术领域

本发明涉及模拟集成电路领域，具体涉及一种锁存比较器。

背景技术

比较器是模拟集成电路中一个重要且基本的模块，广泛应用于模拟信号到数字信号的转换过程中，例如模数转换器(ADCs)、数模转换器(DACs)。比较器的主要有开环比较器、开关电容比较器、锁存比较器和预放大锁存比较器等。目前比较器的发展趋势为高速、高精度，而速度和精度往往又互相制约。现有的高速比较器一般采用锁存比较器或预放大锁存比较器，但是其不能同时兼顾速度和精度，通常是实现了高速，精度不够高；或实现了高精度，速度却有限。

发明内容

本发明的目的就是提供一种锁存比较器，能够有效解决上述问题，实现比较器的高速和高精度运行。

为实现上述目的，本发明采用以下技术方案进行实施：

一种锁存比较器，其特征在于：包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。

上述技术方案中，预放大器保证比较器较大的带宽特性，正反馈电路模块加在预放大器的输出上，实现更高的增益，以提高比较器的精度和速度。

附图说明

图1为本发明的结构示意框图；

图2为预放大器的电路结构原理图；

图3为N型缓冲器的电路结构原理图；

图4为P型缓冲器的电路结构原理图；

图5为正反馈电路模块的结构原理图；

图6为的锁存器电路结构原路图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

本发明采取的技术方案如图1所示，一种锁存比较器，包括顺次连接的预放大器11、缓冲级电路模块和锁存器14，缓冲级电路模块包括依次设置的N型缓冲器12和P型缓冲器13，N型缓冲器12的输出端与正反馈电路模块15的输入端相连接，正反馈电路模块15的输出端与预放大器11的输出端并接后接入N型缓冲器12的输入端。Vin、Vout为比较器的输入和输出信号；输入信号Vin进入预放大器11，预放大器11的输出信号为Output1，信号Output1进入N型缓冲器12，N型缓冲器12输出信号为Output2，信号Output2分两路，一路进入正反馈电路模块15，正反馈电路电路模块的输出信号连接到预放大器11的输出端，另一路进入下一级P型缓冲器13，P型缓冲器13输出信号为Output3，信号Output3进入锁存器14，锁存器14输出比较器的输出信号Vout。上述技术方案中，预放大器11保证比较器较大的带宽特性，正反馈电路模块15加在预放大器11的输出上，实现更高的增益，以提高比较器的精度和速度。

具体的操作方案为：

预放大器11可采用二极管负载的差分单级放大器，具体如图2所示，预放大器11包括晶体管M1、M2，预放大器11的正负极输入信号Vin1+、Vin1-以及预放大器11的正负极输出信号Vout1+、Vout1-，晶体管M1、M2的源极分别连接电压电源，晶体管M1的栅极与漏极短接并连接负极输出信号Vout1-和晶体管M3的漏极，晶体管M3的栅极分别连接开关Phi11的一端和开关Phi21的一端，开关Phi11的另一端接入电压信号Vref，开关Phi21的另一端接入正极输入信号Vin1+；晶体管M2的栅极与漏极短接，并连接正极输出信号Vout1+和晶体管M4的漏极，晶体管M4的栅极分别连接开关Phi12的一端和开关Phi22的一端，开关Phi12的另一端接入电压信号Vref，开关Phi22的另一端接入负极输入信号Vin1-；晶体管M3、M4的源极连接并连接晶体管M5的漏极，晶体管M5的栅极连接偏置电压信号Vb1，晶体管M5的源极连接地。开关Phi11、开关Phi12、开关Phi21、开关Phi22均为传输门开关。

图3为N型缓冲器12的电路原理图，图3中Vin4为N型缓冲器12的输入电压信号，来自于预放大器11的输出端，Vout4为N型缓冲器12的输出电压信号，Vb1为偏置电压信号；电源电压VDD分两路分别连接晶体管M6、M7的漏极，晶体管M6的栅极接入正极输入电压信号Vin4+的输入端，晶体管M6的源极分别连接晶体管M8的漏极和正极输出电压信号Vout+的输出端，晶体管M7的栅极接入负极输入电压信号Vin4-的输入端，晶体管M7的源极分别连接晶体管M9的漏极和负极输出电压信号Vout4-的输出端，晶体管M8的栅极和晶体管M9的栅极连接并接入偏置电压信号Vb1，晶体管M8的源极和晶体管M9的源极连接并接到地GND。

图4为P型缓冲器13的电路结构示意图，Vin5为P型缓冲器13的输入电压信号，来自于N型缓冲器12的输出，Vout5为P型缓冲器13的输出电压信号，Vb2为P型缓冲器13的偏置电压信号；电源电压VDD分两路分别连接晶体管M10、M11的源极，晶体管M10的栅极和晶体管M11的栅极连接并接入偏置电压信号Vb2，晶体管M10的漏极分别连接晶体管M12的源极和正极输出电压信号Vout5+的输出端，晶体管M12的栅极接入正极输入电压信号Vin+的输入端；晶体管M11的漏极分别连接晶体管M13的源极和负极输出电压信号Vout5-的输出端，晶体管M13的栅极接入负极输入电压信号Vin5-的输入端；晶体管M12的漏极和晶体管M13的漏极连接并接入地GND。

图5为正反馈电路模块15的结构示意图；包括晶体管M14、M15和来自于N型缓冲器12输出端的正、负极输入电压信号Vin2+、Vin2-，以及用于连接预放大器11输出端的正、负极输出电压信号Vout2+、Vout2-；晶体管M14的源极和晶体管M15的源极分别与电源电压相连接，晶体管M14的漏极分别连接晶体管M15的栅极、晶体管M17的栅极、正极输出电压信号Vout2+、开关Phi1a的一端、开关Phi2a的一端以及晶体管M16的漏极，开关Phi1a的另一端接入参考电压信号Vref，开关Phi2a的另一端分别连接开关Phi1c的一端和电容C1的一端，开关Phi1c的另一端接入参考电压信号Vref，电容C1的另一端接入正极输入电压信号Vin2+；晶体管M15的漏极分别连接晶体管M14的栅极、晶体管M16的栅极、负极输出电压信号Vout2-、开关Phi1b的一端、开关Phi2b的一端和晶体管M17的漏极，开关Phi1b的另一端接入参考电压信号Vref，开关Phi2b的另一端分别连接开关Phi1d的一端和电容C2的一端，开关Phi1d的另一端接入参考电压信号Vref，电容C2的另一端接入负极输入电压信号Vin2-；晶体管M16的源极和晶体管M17的源极连接并连接到晶体管M18的漏极，晶体管M18的栅极连接偏置电压信号Vb1，晶体管M18的源极接地。开关Phi1a、开关Phi1b、开关Phi1c、开关Phi1d、开关Phi2a、开关Phi2b均为传输门开关。

图6为锁存器14的电路结构示意图，包括晶体管M19、M20、M21、M22，锁存器14的正负极输出电压信号Vout3+、Vout3-以及锁存器14的正负极输入电压信号Vin3+、Vin3-，晶体管M19、M20、M21、M22均与电源电压相连接，晶体管M19、M22的栅极分别连接时钟数字信号Vc；晶体管M19的漏极分别连接晶体管M20的漏极、晶体管M23的漏极、晶体管M21的栅极、晶体管M28的栅极以及与非门NAND2的一个输入端；晶体管M22的漏极分别连接晶体管M21的漏极、晶体管M24的漏极、晶体管M20的栅极、晶体管M27的栅极以及与非门NAND1的一个输入端；晶体管M23的栅极连接正极输入电压信号Vin3+，晶体管M24的栅极连接输入负极电压信号Vin3-；晶体管M23的源极连接晶体管M25的漏极，晶体管M24的源极连接晶体管M26的漏极，晶体管M25的栅极和晶体管M26的栅极连接并接入时钟数字信号Vc，晶体管M25的源极连接晶体管M27的漏极，晶体管M26的源极连接晶体管M28的漏极，晶体管M27源极和晶体管M28的源极连接并接地，负极输出电压信号Vout3-分别连接与非门NAND1的另一输入端以及与非门NAND2的输出端，正极输出电压信号Vout3+分别连接与非门NAND2的另一输入端以及与非门NAND1的输出端。

本发明提供的上述技术方案中，预放大器11采用二极管负载的差分单级放大器，以保证比较器较大的带宽特性；正反馈电路模块15加在预放大器11的输出上，实现更高的增益，以提高比较器的精度和速度；其次，为防止输出锁死，预放大器11和正反馈电路模块15的输入端均采用开关用以控制输入信号的输入时刻；缓冲级电路模块包括N型缓冲器12和P型缓冲器13，是将正反馈电路模块15输入端的电容与预放大器11电路的输出端进行隔离，N型缓冲器使得输出电平下降一个阈值电压，因此加入P型缓冲器13来提高输出电平；锁存器14的电路采用的是动态锁存结构，在时钟的控制下，可分为复位和比较两个过程，并在输出端加入RS触发器，使输出信号更加稳定。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (5)

1.一种锁存比较器，其特征在于：包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。

2.根据权利要求1所述的锁存比较器，其特征在于：正反馈电路模块包括晶体管M14、M15和来自于N型缓冲器输出端的正、负极输入电压信号Vin2+、Vin2-，以及用于连接预放大器输出端的正、负极输出电压信号Vout2+、Vout2-；晶体管M14的源极和晶体管M15的源极分别与电源电压相连接，晶体管M14的漏极分别连接晶体管M15的栅极、晶体管M17的栅极、正极输出电压信号Vout2+、开关Phi1a的一端、开关Phi2a的一端以及晶体管M16的漏极，开关Phi1a的另一端接入参考电压信号Vref，开关Phi2a的另一端分别连接开关Phi1c的一端和电容C1的一端，开关Phi1c的另一端接入参考电压信号Vref，电容C1的另一端接入正极输入电压信号Vin2+；晶体管M15的漏极分别连接晶体管M14的栅极、晶体管M16的栅极、负极输出电压信号Vout2-、开关Phi1b的一端、开关Phi2b的一端和晶体管M17的漏极，开关Phi1b的另一端接入参考电压信号Vref，开关Phi2b的另一端分别连接开关Phi1d的一端和电容C2的一端，开关Phi1d的另一端接入参考电压信号Vref，电容C2的另一端接入负极输入电压信号Vin2-；晶体管M16的源极和晶体管M17的源极连接并连接到晶体管M18的漏极，晶体管M18的栅极连接偏置电压信号Vb1，晶体管M18的源极接地。

3.根据权利要求1或2所述的锁存比较器，其特征在于：预放大器采用二极管负载的差分单级放大器。

4.根据权利要求3所述的锁存比较器，其特征在于：预放大器包括晶体管M1、M2，预放大器的正负极输入信号Vin1+、Vin1-以及预放大器的正负极输出信号Vout1+、Vout1-，晶体管M1、M2的源极分别连接电压电源，晶体管M1的栅极与漏极短接并连接负极输出信号Vout1-和晶体管M3的漏极，晶体管M3的栅极分别连接开关Phi11的一端和开关Phi21的一端，开关Phi11的另一端接入电压信号Vref，开关Phi21的另一端接入正极输入信号Vin1+；晶体管M2的栅极与漏极短接，并连接正极输出信号Vout1+和晶体管M4的漏极，晶体管M4的栅极分别连接开关Phi12的一端和开关Phi22的一端，开关Phi12的另一端接入电压信号Vref，开关Phi22的另一端接入负极输入信号Vin1-；晶体管M3、M4的源极连接并连接晶体管M5的漏极，晶体管M5的栅极连接偏置电压信号Vb1，晶体管M5的源极连接地。

5.根据权利要求1或2所述的锁存比较器，其特征在于：锁存器包括晶体管M19、M20、M21、M22，锁存器的正负极输出电压信号Vout3+、Vout3-以及锁存器的正负极输入电压信号Vin3+、Vin3-，晶体管M19、M20、M21、M22均与电源电压相连接，晶体管M19、M22的栅极分别连接时钟数字信号Vc；晶体管M19的漏极分别连接晶体管M20的漏极、晶体管M23的漏极、晶体管M21的栅极、晶体管M28的栅极以及与非门NAND2的一个输入端；晶体管M22的漏极分别连接晶体管M21的漏极、晶体管M24的漏极、晶体管M20的栅极、晶体管M27的栅极以及与非门NAND1的一个输入端；晶体管M23的栅极连接正极输入电压信号Vin3+，晶体管M24的栅极连接输入负极电压信号Vin3-；晶体管M23的源极连接晶体管M25的漏极，晶体管M24的源极连接晶体管M26的漏极，晶体管M25的栅极和晶体管M26的栅极连接并接入时钟数字信号Vc，晶体管M25的源极连接晶体管M27的漏极，晶体管M26的源极连接晶体管M28的漏极，晶体管M27源极和晶体管M28的源极连接并接地，负极输出电压信号Vout3-分别连接与非门NAND1的另一输入端以及与非门NAND2的输出端，正极输出电压信号Vout3+分别连接与非门NAND2的另一输入端以及与非门NAND1的输出端。