CN103178850A

CN103178850A - 一种4bit相位量化模数转换器电路结构

Info

Publication number: CN103178850A
Application number: CN2013100699581A
Authority: CN
Inventors: 张敏; 张有涛; 李晓鹏; 陈新宇
Original assignee: NANJING GEC ELECTONICS CO Ltd
Current assignee: Nanjing Guobo Electronics Co.,Ltd.
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2013-06-26
Anticipated expiration: 2033-03-06
Also published as: CN103178850B

Abstract

本发明公开了一种4bit相位量化ADC的电路结构，包括依次连接的输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲，同时还包括为电路各组成部分提供偏置的片上偏置电路。优点：利用本发明，可通过分压及单端转差分相结合的方法，简便得到4bit相位量化所需的所有加权信号，同时可通过在在比较器整列中加入冗余比较器的方法提高整个电路的性能。

Description

一种4bit相位量化模数转换器电路结构

技术领域

本发明涉及的是一种4bit相位量化模数转换器（ADC）电路结构。属于半导体集成电路设计技术领域

背景技术

模数转换器作为连接模拟信号与数字信号之间的桥梁，在现代电子设备中无处不在，且不可替代。传统的模数转换器（ADC）的数字化对象是模拟信号的幅度信息，如果将数字化对象变为模拟信号的相位信息，这种模数转换器就被称为相位量化ADC。

相位量化ADC的优势在于在正交采样技术的基础上可大大减少比较器数量，降低系统复杂度，同时性能不受模拟信号幅度变化的影响，在系统应用中还可以直接实现数字的相位调制。所谓正交采样技术，即将模拟输入信号变换为两路正交信号I/Q后再进行后续处理。精度为N bit的相位量化ADC要实现的功能是通过对I/Q的各种加权信号的不同组合两两比较，得到2^N个等相位区间，每个区间宽度为(2π/2^N)度，然后将它们量化输出。简单来说就是要得到2^（N-1）路与I/Q同频率的且占空比为50%的方波，它们两两之间的相差为(2π/2^N)度。精度越高，相位量化ADC的性能就越优越。

因此4bit相位ADC就应该实现如下功能：由正交信号I/Q得到8路两两相差22.5°的占空比为50%，且与I/Q同频的方波。

图1所示为由4bit相位量化原理得到的8路方波以及它们由I/Q的各种加权信号两两组合的表达式。从图中可以看出，4bit相位量化ADC的实现需要多达8种加权信号。如何简便又精确地在电路中得到这些加权信号成为了4bit相位量化ADC由理论转为实现的瓶颈。

发明内容

本发明提出的是一种4bit相位量化ADC的电路结构，其目的在于采用分压及单端转差分相结合的方法，可简便得到4bit相位量化所需的所有加权信号，同时在比较器整列中加入冗余比较器从而提高整个电路的性能。

本发明的技术解决方案： 4bit相位量化ADC的电路结构，包括依次连接的输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲。

本发明具有以下有益效果：1）本发明提供的4bit相位量化ADC结构，通过分压及单端转差分相结合的方法，简便得到了实现4bit相位量化ADC功能所需要的所有I/Q加权信号，使4bit相位量化ADC实现成为可能。随着精度的提升，相位量化ADC本身性能包括其所在应用系统的性能必然得到显著提升；2）本发明提供的4bit相位量化ADC结构，通过增加冗余比较器的方法，避免了加权信号在进入比较器时幅度受不同负载情况影响而导致交点移位，进而相位区间失真的情况发生，进一步提到了4bit相位量化ADC的性能；3）本发明提供的4bit相位量化ADC结构具有LVDS数字接口，方便进行后续数字处理。

附图说明

图1是根据4bit相位量化原理得到的8路方波及其表达式图。

图2是本发明的电路结构系统框图。

图3是基本的差分放大器电路图。

图4是加权分压网络电路示意图。

图5是加权信号与比较器阵列连接方法示意图。

图6是信号负载不同导致相位区间失真的示意图。

图1中的1-16表示相位区间，V1-V8是方波。

具体实施方式

本发明采用简便的电阻分压及单端转差分方法得到4bit相位量化ADC所需的所有加权信号，便于整个电路的实现；并通过增加冗余比较器的方法进一步提高电路性能。

如图2所示， 4bit相位量化ADC的电路结构系统的结构是由输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲依次串接而成，同时还包括片上偏置电路用于为除加权分压网络之外的其它电路组成部分提供偏置。

所述的输入预放大单元是一个具有5dB左右增益的放大器，用于补偿所述加权分压网络所带来的幅度损耗。

所述的加权分压网络是一个通过电阻分压实现I/Q信号加权网络，I/Q信号经过所述加权分压网络后，就得到了实现4bit相位ADC所需的主要加权信号0.38I/Q和0.92I/Q。

所述的单端转差分放大单元实现了将上述加权信号由单端转变为差分，得到实现4bit相位ADC所需的所有加权信号±0.38I/Q和±0.92I/Q。

所述的比较器阵列用于将上述8种加权信号按照4bit相位ADC原理两两组合后进行电压比较，得出8路两两相差22.5°并与I/Q同频的方波。

所述的比较器阵列中存在冗余部分，其作用是保证由所有加权信号的负载情况一致。

所述的LVDS输出缓冲用于将上述方波继续整形并满足LVDS标准输出，便于后面的数字传输和处理。

所述的片上偏置电路用于为除加权分压网络之外的其它电路组成部分提供偏置。

上述中的输入预放大单元、单端转差分放大单元、比较器阵列和LVDS输出缓冲均采用基本的差分放大器结构实现。

对照附图3，差分放大器电路的结构包括电阻R7、电阻R8、NMOS管M1、NMOS管M2、NMOS管M3，其中电阻R7的一端与电阻R8的一端相接，电阻R7的另一端与NMOS管M1的集电极相接，电阻R8的另一端与NMOS管M2的集电极相接，NMOS管M1、NMOS管M2的发射极与NMOS管M3的集电极相接。

对照图4，其结构是电阻R1一端和电阻R2一端的串接点通过电容C3与电阻R5和电阻R6的串接点相接，电阻R1的另一端通过电容C2与电阻R3和电阻R4的串接点相接。

对照附图5，比较器阵列包括A冗余比较器、B冗余比较器、C冗余比较器、D冗余比较器和A比较器、B比较器、C比较器、D比较器、E比较器、F比较器、G比较器、H比较器，其中：

A冗余比较器的一个信号输入端连接加权信号+0.92I、另一个输入端连接加权信号-0.92I；

B冗余比较器的一个信号输入端连接加权信号+0.38I、另一个信号输入端连接加权信号+0.92Q；

C冗余比较器的一个信号输入端连接加权信号-0.92Q、另一个信号输入端连接加权信号-0.38Q；

D冗余比较器的一个信号输入端连接加权信号-0.38I、另一个信号输入端连接加权信号-0.38Q；

A比较器正信号输入端连接加权信号+0.92I、负信号输入端连接加权信号-0.92I；

B比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号-0.92I；

C比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号-0.38I；

D比较器正信号输入端连接加权信号+0.38I、负信号输入端连接加权信号-0.92Q；

E比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号-0.92Q；

F比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号+0.38I；

G比较器正信号输入端连接加权信号-0.38I、负信号输入端连接加权信号-0.38Q；

H比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号+0.92I。

工作时，

I/Q信号首先会进入各自的预放大单元进行放大，得到5dB左右的增益用以补偿后级加权分压网络中的幅度损耗，这样做的好处是ADC将会获得更低的动态范围下限。电路结构如图3所示，为基本的差分放大器结构。虽然是差分放大器，但在这一级使用单进单出工作模式。

预放大后的I/Q将会进入各自的加权分压网络，电路结构如图4所示。下面以Q为例介绍其工作原理。电容C1，C2，C3用来隔直，两个串连电阻R1和R2分压，具有衰减器的作用；由于(R1+R2)/R1=0.92/0.38，又为了获得良好的匹配，所以电阻R1+电阻R2=50Ω,因此可得到电阻R1≈29.3Ω, 电阻R2≈20.7Ω；电阻R3~电阻R6用来为后级提供直流工作点，一般为KΩ量级。I/Q分别经过各自的加权分压网络后就得到了0.92I/Q和0.38I/Q。

上述中的四路信号分别进入单端转差分放大单元，它由两个基本的差分放大器级联而成。为得到较高的动态范围上限，增益不能过大，否则大信号将提前进入限幅区导致进入比较器时交点移位。经过单端转差分放大单元后，图1中实现4bit相位量化ADC所需的所有加权信号就全部生成。

比较器也是由若干级基本差分放大器（图3）级联而成。以两路输入信号的交点作为比较得到信号的上升下降沿，比较得到的信号再经过若干级放大，最后限幅输出；图5所示为加权信号与比较器阵列连接方法示意图。首先根据图1中的表达式，将相应的加权信号两两与8路结构完全相同的比较器相连；连接后可见所有加权信号中有+0.38Q驱动了3路比较器，而-0.38Q仅驱动了1路比较器，其余6个加权信号均驱动了2路比较器；此时各加权信号负载不同，会造成加权信号幅度变化，导致进入比较器时交点移位，进而引起相位区间失真的情况发生。下面以图1中的V2为例说明这一情况，V2由0.38Q与-0.92I比较而得，如图6所示。由于0.38Q驱动3路比较器而-0.92I仅驱动两路，0.38Q幅度必然会受到压缩，如图中虚线正弦波所示。此时再与-0.92I进行比较得到图6中虚线所示方波V2’, V2’与V2存在Δφ的相位差，与方波V1、V3的相位差不再是22.5°而分别变为（22.5°-Δφ）、（22.5°+Δφ），引起了ADC相位失真。为保证所有加权信号的负载情况相同，在比较器阵列中加入冗余比较器，使所有加权信号均驱动3路比较器，如图5所示。

LVDS输出缓冲同样由若干级基本差分放大器（图3）级联而成，作用是对比较器输出的波形进行进一步的整形，同时得到满足LVDS电平接口的波形。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明。所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种4bit相位量化ADC的电路结构，其特征是由输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲依次连接而成。

2.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述输入预放大单元是一个具有5dB左右增益的放大器，用于补偿所述加权分压网络所带来的幅度损耗。

3.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述加权分压网络是一个通过电阻分压实现I/Q信号加权网络，I/Q信号经过所述加权分压网络后，就得到了实现4bit相位ADC所需的加权信号0.38I/Q和0.92I/Q。

4.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述单端转差分放大单元的结构包括第七电阻（R7）、第八电阻（R8）、第一NMOS管、第二NMOS管、第三NMOS管，其中第七电阻（R7）的一端与第八电阻（R8）的一端相接，第七电阻（R7）的另一端与第一NMOS管的漏极相接，第八电阻（R8）的另一端与第二NMOS管的漏极相接，第一NMOS管、第二NMOS管的源极与第三NMOS管的漏极相接；实现加权信号由单端转变为差分，得到实现4bit相位ADC所需的8种加权信号±0.38I/Q和±0.92I/Q。

5.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，

所述比较器阵列包括A冗余比较器、B冗余比较器、C冗余比较器、D冗余比较器和A比较器、B比较器、C比较器、D比较器、E比较器、F比较器、G比较器、H比较器，其中：

H比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号+0.92I； 8种加权信号按照4bit相位ADC原理两两组合后进行电压比较，得出8路两两相差22.5°并与I/Q同频的方波。

6.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述LVDS输出缓冲用于将上述方波继续整形并满足LVDS标准输出，便于后面的数字传输和处理。