JPH05251970A - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JPH05251970A JPH05251970A JP4047097A JP4709792A JPH05251970A JP H05251970 A JPH05251970 A JP H05251970A JP 4047097 A JP4047097 A JP 4047097A JP 4709792 A JP4709792 A JP 4709792A JP H05251970 A JPH05251970 A JP H05251970A
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- Japan
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- amplifier
- differential amplifier
- output
- inverting
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Abstract
(57)【要約】
【目的】 高速かつ厳密な処理が要求される用途にも使
用できるクランプ回路を実現することである。 【構成】 差動アンプ１の出力をベース接地アンプ２で
受け、電流送出のみ行えるエミッタフォロワ３を介して
電流の帰還を行わせる。帰還ループにミラー容量が介在
せず、また、カスコードアンプの採用等により、高速な
クランプが可能である。
用できるクランプ回路を実現することである。 【構成】 差動アンプ１の出力をベース接地アンプ２で
受け、電流送出のみ行えるエミッタフォロワ３を介して
電流の帰還を行わせる。帰還ループにミラー容量が介在
せず、また、カスコードアンプの採用等により、高速な
クランプが可能である。
Description
【０００１】
【産業上の利用分野】本発明はクランプ回路に関し、特
に、ＨＤＴＶ（ハイビジョン）のような高速信号処理が
要求される機器におけるピーク（ペデスタル）クランプ
等に用いて好適なクランプ回路に関する。
に、ＨＤＴＶ（ハイビジョン）のような高速信号処理が
要求される機器におけるピーク（ペデスタル）クランプ
等に用いて好適なクランプ回路に関する。
【０００２】
【従来の技術】ＨＤＴＶ（ハイビジョン）の標準信号
（１ＶP-P 程度）の水平同期信号処理に用いるペデスタ
ル（ピーク）クランパは、基本的には、図６のようなア
ノードを接地したダイオードＤP により構成できる。こ
の場合、標準信号はＤＣカットフィルタＣを介して入力
され、その信号レベルが、接地レベルからダイオードＤ
Pの順方向電圧ＶF 分だけ低下すると、このダイオード
ＤP がオンしてクランプ動作が行われ、電圧レベルの低
下が阻止される。
（１ＶP-P 程度）の水平同期信号処理に用いるペデスタ
ル（ピーク）クランパは、基本的には、図６のようなア
ノードを接地したダイオードＤP により構成できる。こ
の場合、標準信号はＤＣカットフィルタＣを介して入力
され、その信号レベルが、接地レベルからダイオードＤ
Pの順方向電圧ＶF 分だけ低下すると、このダイオード
ＤP がオンしてクランプ動作が行われ、電圧レベルの低
下が阻止される。
【０００３】ただし、この場合は、ダイオードＤP の順
方向電圧ＶF 分のオフセットが生じて０Ｖのクランプを
実現できない。したがって、０Ｖクランプを行うために
は、ダイオードＤP として、順方向電圧ＶF 分のオフセ
ットが生じない理想ダイオードを使用することが必要と
なる。
方向電圧ＶF 分のオフセットが生じて０Ｖのクランプを
実現できない。したがって、０Ｖクランプを行うために
は、ダイオードＤP として、順方向電圧ＶF 分のオフセ
ットが生じない理想ダイオードを使用することが必要と
なる。
【０００４】従来の理想ダイオードの一例が図５（ａ）
に示される。この理想ダイオードは、オペアンプＡ１
と、ダイオードＤ１０，Ｄ２０とからなり、基本的に半
波整流回路を構成している。すなわち、図５（ｂ）に示
されるように、入力信号ＶINに対して出力信号ＶOUT が
変化するのは、入力が正の半波の場合のみとなる。
に示される。この理想ダイオードは、オペアンプＡ１
と、ダイオードＤ１０，Ｄ２０とからなり、基本的に半
波整流回路を構成している。すなわち、図５（ｂ）に示
されるように、入力信号ＶINに対して出力信号ＶOUT が
変化するのは、入力が正の半波の場合のみとなる。
【０００５】この理想ダイオードの動作は、以下のとお
りである。まず、入力ＶIN が正の半サイクルの場合に
は、反転増幅器であるオペアンプＡ１の出力電圧は負と
なり、ダイオードＤ１０がオンしてオペアンプＡ１の出
力は、−0.7 Ｖ（ダイオードＤ１０の順方向電圧降下
分）に固定され、一方、ダイオードＤ２０は完全にオフ
となる。このため、出力ＶOUT は０Ｖを保持する（すな
わち、ＶOUT が０Ｖにクランプされる）。次に、入力Ｖ
INが負の半サイクルに変化すると、Ａ１のオープンルー
プゲインによる急速な増幅によってＡ１の出力は正に変
化し、やがてダイオードＤ２０がオンしてＲ２０／Ｒ１
０の閉ループ（負帰還ループ）利得をもつ反転増幅器と
なって、反転増幅信号を出力する。この結果、図５
（ｂ）のような、反転形理想ダイオードの波形が得られ
る。
りである。まず、入力ＶIN が正の半サイクルの場合に
は、反転増幅器であるオペアンプＡ１の出力電圧は負と
なり、ダイオードＤ１０がオンしてオペアンプＡ１の出
力は、−0.7 Ｖ（ダイオードＤ１０の順方向電圧降下
分）に固定され、一方、ダイオードＤ２０は完全にオフ
となる。このため、出力ＶOUT は０Ｖを保持する（すな
わち、ＶOUT が０Ｖにクランプされる）。次に、入力Ｖ
INが負の半サイクルに変化すると、Ａ１のオープンルー
プゲインによる急速な増幅によってＡ１の出力は正に変
化し、やがてダイオードＤ２０がオンしてＲ２０／Ｒ１
０の閉ループ（負帰還ループ）利得をもつ反転増幅器と
なって、反転増幅信号を出力する。この結果、図５
（ｂ）のような、反転形理想ダイオードの波形が得られ
る。
【０００６】この反転形理想ダイオードを図６のクラン
プ回路に適用した場合（図５（ｃ））、入力の正サイク
ルについて０Ｖのピーククランプを行う、クランプ回路
を実現できる。
プ回路に適用した場合（図５（ｃ））、入力の正サイク
ルについて０Ｖのピーククランプを行う、クランプ回路
を実現できる。
【０００７】
【発明が解決しようとする課題】上述の従来の理想ダイ
オードを用いたクランプ回路（図５（ｃ））は、クラン
プ動作を行うためにダイオードＤ１０がオンからオフに
移行する際、ダイオードＤ１０のオフ時のアノード・カ
ソード間の寄生容量が、ミラー効果によってオペアンプ
Ａ１のゲイン倍されてみえ、このミラー容量の充電のた
めの遅延によってダイオードＤ２０のオンが遅れ、入力
信号に追従できず、高速なクランプ動作が困難となると
いう問題点がある。
オードを用いたクランプ回路（図５（ｃ））は、クラン
プ動作を行うためにダイオードＤ１０がオンからオフに
移行する際、ダイオードＤ１０のオフ時のアノード・カ
ソード間の寄生容量が、ミラー効果によってオペアンプ
Ａ１のゲイン倍されてみえ、このミラー容量の充電のた
めの遅延によってダイオードＤ２０のオンが遅れ、入力
信号に追従できず、高速なクランプ動作が困難となると
いう問題点がある。
【０００８】すなわち、ＨＤＴＶの水平同期信号期間
（約500ns)を±１０ｍＶ以内の精度で０Ｖにクランプす
るというような、高速かつ厳密な処理には適用が困難で
ある。本発明は、このような問題点に着目してなされた
ものであり、その目的は、極めて高速動作が要求される
用途にも適用可能な、クランプ回路を提供することにあ
る。
（約500ns)を±１０ｍＶ以内の精度で０Ｖにクランプす
るというような、高速かつ厳密な処理には適用が困難で
ある。本発明は、このような問題点に着目してなされた
ものであり、その目的は、極めて高速動作が要求される
用途にも適用可能な、クランプ回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明のクランプ回路
は、非反転入力端子が所定電位に接続され、反転入力端
子が信号線に接続された反転差動アンプと、この反転差
動アンプの出力を受けるべース接地アンプとからなるカ
スコード増幅器と、このカスコード増幅器の出力を受
け、その出力を前記反転差動アンプの反転端子に帰還さ
せるエミッタフォロワとを有し、このエミッタフォロワ
は電流のプッシュあるいはプルのいずれかのみを行い、
これによって、非線形素子として動作することを特徴と
するものである。
は、非反転入力端子が所定電位に接続され、反転入力端
子が信号線に接続された反転差動アンプと、この反転差
動アンプの出力を受けるべース接地アンプとからなるカ
スコード増幅器と、このカスコード増幅器の出力を受
け、その出力を前記反転差動アンプの反転端子に帰還さ
せるエミッタフォロワとを有し、このエミッタフォロワ
は電流のプッシュあるいはプルのいずれかのみを行い、
これによって、非線形素子として動作することを特徴と
するものである。
【００１０】
【作用】本発明のクランプ回路では、クローズドループ
内に、ミラー効果の対象となる容量性の負荷を挿入して
いない。このため、高速動作が可能となる。また、差動
アンプ（基本的にエミッタ接地トランジスタ）の出力を
ベース接地トランジスタで受けるカスコード接続を採用
しているため、差動アンプの負荷が実質的に低減され、
高速化に適する。
内に、ミラー効果の対象となる容量性の負荷を挿入して
いない。このため、高速動作が可能となる。また、差動
アンプ（基本的にエミッタ接地トランジスタ）の出力を
ベース接地トランジスタで受けるカスコード接続を採用
しているため、差動アンプの負荷が実質的に低減され、
高速化に適する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のクランプ回路の一実施例の
構成を示す図である。
て説明する。図１は本発明のクランプ回路の一実施例の
構成を示す図である。
【００１２】本実施例は、差動アンプ１と、ベース接地
アンプ２と、エミッタフォロワ３と、このエミッタフォ
ロワ３のベース保護用のショットキーダイオードＤ１
（ＳＢＤ）とを有している。本実施例の特徴点は、
（１）差動アンプ１の入力トランジスタが飽和しないよ
うに内部パラメータの設定がなされていること、（２）
差動アンプ（基本的にエミッタ接地トランジスタ）１の
出力をベース接地アンプ２で受けるカスコード接続を採
用しているため、差動アンプの負荷が実質的に低減さ
れ、高速化に適するようになっていること、（３）帰還
ループに介在するのはエミッタフォロワ３のみであり、
このエミッタフォロワ３のベース・エミッタ間の電圧ゲ
インは「１」以下のため、ミラー効果に影響されないよ
うになっていること、（４）エミッタフォロワ３は、電
流のプッシュ（押出し）のみしか行えず、電流のプル
（吸込み）については出力インピーダンスは無限大とな
って、アンプとしての動作は停止するようになっている
（すなわち、非線形の動作を行う）ことである。
アンプ２と、エミッタフォロワ３と、このエミッタフォ
ロワ３のベース保護用のショットキーダイオードＤ１
（ＳＢＤ）とを有している。本実施例の特徴点は、
（１）差動アンプ１の入力トランジスタが飽和しないよ
うに内部パラメータの設定がなされていること、（２）
差動アンプ（基本的にエミッタ接地トランジスタ）１の
出力をベース接地アンプ２で受けるカスコード接続を採
用しているため、差動アンプの負荷が実質的に低減さ
れ、高速化に適するようになっていること、（３）帰還
ループに介在するのはエミッタフォロワ３のみであり、
このエミッタフォロワ３のベース・エミッタ間の電圧ゲ
インは「１」以下のため、ミラー効果に影響されないよ
うになっていること、（４）エミッタフォロワ３は、電
流のプッシュ（押出し）のみしか行えず、電流のプル
（吸込み）については出力インピーダンスは無限大とな
って、アンプとしての動作は停止するようになっている
（すなわち、非線形の動作を行う）ことである。
【００１３】この結果、本実施例では、信号ラインＬ１
の入力ＶINとＶOUT の関係は図２のようになり、負の半
サイクルの期間は０Ｖにクランプされ、正の半サイクル
については、入力信号ＶINがそのままＶOUT として出力
される。
の入力ＶINとＶOUT の関係は図２のようになり、負の半
サイクルの期間は０Ｖにクランプされ、正の半サイクル
については、入力信号ＶINがそのままＶOUT として出力
される。
【００１４】すなわち、差動アンプ１の反転端子（理想
ダイオードのカソード）の電位が非反転端子（理想ダイ
オードのアノード）の電位（すなわち、グランドレベ
ル）より低くなると、差動アンプならびにベース接地ア
ンプ２の出力がハイレベル（プラス）となり、エミッタ
フォロワ３を介して充電電流が送出され、差動アンプ１
の反転端子の電位は０Ｖに持ち上げられ、クランプされ
る。
ダイオードのカソード）の電位が非反転端子（理想ダイ
オードのアノード）の電位（すなわち、グランドレベ
ル）より低くなると、差動アンプならびにベース接地ア
ンプ２の出力がハイレベル（プラス）となり、エミッタ
フォロワ３を介して充電電流が送出され、差動アンプ１
の反転端子の電位は０Ｖに持ち上げられ、クランプされ
る。
【００１５】一方、差動アンプ１の反転端子電位が非反
転端子の電位（グランドレベル）以上となると、差動ア
ンプ１の出力はマイナスとなる。但し、ベース接地アン
プ２の出力（エミッタフォロワ３の入力）レベルは、シ
ョットキーダイオードＤ１の導通によって、ほぼ０Ｖに
クランプされる。したがって、エミッタフォロワ３のベ
ース・エミッタ間は逆バイアスとなってオフする。この
ためフィードバックループが成立せず、この場合は、信
号線Ｌ１に対して、本実施例のクランパは影響を及ぼさ
ない。
転端子の電位（グランドレベル）以上となると、差動ア
ンプ１の出力はマイナスとなる。但し、ベース接地アン
プ２の出力（エミッタフォロワ３の入力）レベルは、シ
ョットキーダイオードＤ１の導通によって、ほぼ０Ｖに
クランプされる。したがって、エミッタフォロワ３のベ
ース・エミッタ間は逆バイアスとなってオフする。この
ためフィードバックループが成立せず、この場合は、信
号線Ｌ１に対して、本実施例のクランパは影響を及ぼさ
ない。
【００１６】図３は図１のクランプ回路のより具体的な
構成例を示す図である。ＮＰＮトランジスタＱ１，Ｑ
２、エミッタ抵抗Ｒ２，負荷抵抗Ｒ１はシングルエンド
出力の差動アンプを構成しており、ＰＮＰトランジスタ
Ｑ３，Ｒ３，抵抗Ｒ４，コンデンサＣ１，抵抗Ｒ５はベ
ース接地アンプを構成している。トランジスタＱ４は電
流帰還を行うエミッタフォロワであり、そのベースは、
その電位がマイナス側に大きく振れないようにショット
キーダイオードＤ１によって保護されており、逆バイア
スによる破壊が生じないようになっている。また、この
エミッタフォロワのベース電位の低下防止は、動作の高
速化にも貢献している。
構成例を示す図である。ＮＰＮトランジスタＱ１，Ｑ
２、エミッタ抵抗Ｒ２，負荷抵抗Ｒ１はシングルエンド
出力の差動アンプを構成しており、ＰＮＰトランジスタ
Ｑ３，Ｒ３，抵抗Ｒ４，コンデンサＣ１，抵抗Ｒ５はベ
ース接地アンプを構成している。トランジスタＱ４は電
流帰還を行うエミッタフォロワであり、そのベースは、
その電位がマイナス側に大きく振れないようにショット
キーダイオードＤ１によって保護されており、逆バイア
スによる破壊が生じないようになっている。また、この
エミッタフォロワのベース電位の低下防止は、動作の高
速化にも貢献している。
【００１７】前述のように、このエミッタフォロワＱ４
は、電流送出のみを行い、非線形的に動作するようにな
っている。本クランプ回路のゲインは、実質的に差動ト
ランジスタＱ１，Ｑ２の相互コンダクタンスと、抵抗Ｒ
３およびショットキーダイオードＤ１の並列抵抗とによ
って決定される。
は、電流送出のみを行い、非線形的に動作するようにな
っている。本クランプ回路のゲインは、実質的に差動ト
ランジスタＱ１，Ｑ２の相互コンダクタンスと、抵抗Ｒ
３およびショットキーダイオードＤ１の並列抵抗とによ
って決定される。
【００１８】以上、本発明を実施例を用いて説明した
が、本発明はこれに限定されるものではなく、変形が可
能である。例えば、図４（ａ）のように、ＰＮＰ差動ト
ランジスタを用いて極性を反転させることもでき、ま
た、図４（ｂ）のように、差動アンプを、接合型ＦＥＴ
（Ｊ１，Ｊ２）トップの構成とし、入力インピーダンス
を高くして入力バイアス電流を低減することもできる。
が、本発明はこれに限定されるものではなく、変形が可
能である。例えば、図４（ａ）のように、ＰＮＰ差動ト
ランジスタを用いて極性を反転させることもでき、ま
た、図４（ｂ）のように、差動アンプを、接合型ＦＥＴ
（Ｊ１，Ｊ２）トップの構成とし、入力インピーダンス
を高くして入力バイアス電流を低減することもできる。
【００１９】
【発明の効果】以上説明したように本発明は、帰還ルー
プに容量性負荷を介在させない構成とし、また、カスコ
ードアンプの採用、入力アンプの飽和防止等の工夫によ
り、極めて高速動作が可能となり、ＨＤＴＶ等の高速信
号処理回路のペデスタルクランパとしても十分に使用で
き、この場合は、±１０ｍＶ程度の高い精度で、クラン
プを行えるようになるという効果がある。
プに容量性負荷を介在させない構成とし、また、カスコ
ードアンプの採用、入力アンプの飽和防止等の工夫によ
り、極めて高速動作が可能となり、ＨＤＴＶ等の高速信
号処理回路のペデスタルクランパとしても十分に使用で
き、この場合は、±１０ｍＶ程度の高い精度で、クラン
プを行えるようになるという効果がある。
【図１】本発明の一実施例の構成を示す図である。
【図２】図１の実施例の特性を説明するための波形図で
ある。
ある。
【図３】図１のクランプ回路のより具体的な構成例を示
す図である。
す図である。
【図４】（ａ），（ｂ）はそれぞれ、本発明の変形例の
構成を示し、（ａ）はＰＮＰ差動トランジスタを用いて
極性を反転させた例を、（ｂ）は差動アンプを接合型Ｆ
ＥＴ（Ｊ１，Ｊ２）トップの構成とした例を示す。
構成を示し、（ａ）はＰＮＰ差動トランジスタを用いて
極性を反転させた例を、（ｂ）は差動アンプを接合型Ｆ
ＥＴ（Ｊ１，Ｊ２）トップの構成とした例を示す。
【図５】（ａ），（ｂ），（ｃ）は従来例を説明するた
めの図であり、（ａ）は従来の反転理想ダイオードの例
を示し、（ｂ）はその入出力波形を示し、（ｃ）はクラ
ンパとして用いた形態を示す。
めの図であり、（ａ）は従来の反転理想ダイオードの例
を示し、（ｂ）はその入出力波形を示し、（ｃ）はクラ
ンパとして用いた形態を示す。
【図６】ＨＤＴＶの信号クランプを行う場合の形態を示
す図である。
す図である。
１ 差動アンプ ２ ベース接地アンプ ３ エミッタフォロワ Ｄ１ ショットキーダイオード
Claims (1)
- 【請求項１】非反転入力端子が所定電位に接続され、反
転入力端子が信号線に接続された反転差動アンプと、こ
の反転差動アンプの出力を受けるべース接地アンプとか
らなるカスコード増幅器（１，２）と、 このカスコード増幅器の出力を受け、その出力を前記反
転差動アンプの反転端子に帰還させるエミッタフォロワ
（３）とを有し、このエミッタフォロワは電流のプッシ
ュあるいはプルのいずれかのみを行い、これによって、
非線形素子として動作することを特徴とするクランプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047097A JPH05251970A (ja) | 1992-03-04 | 1992-03-04 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047097A JPH05251970A (ja) | 1992-03-04 | 1992-03-04 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251970A true JPH05251970A (ja) | 1993-09-28 |
Family
ID=12765685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047097A Withdrawn JPH05251970A (ja) | 1992-03-04 | 1992-03-04 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251970A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128539A2 (en) * | 2000-02-28 | 2001-08-29 | Hitachi, Ltd. | Surge voltage suppressed power inverter using a voltage driven switching circuit |
| JP2006133862A (ja) * | 2004-11-02 | 2006-05-25 | Nohmi Bosai Ltd | 炎感知器 |
| JP2007288392A (ja) * | 2006-04-14 | 2007-11-01 | Nec Electronics Corp | リミッタ回路 |
| CN101820255A (zh) * | 2010-04-12 | 2010-09-01 | 湖北大学 | 一种高电压输入的电压跟随器 |
-
1992
- 1992-03-04 JP JP4047097A patent/JPH05251970A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128539A2 (en) * | 2000-02-28 | 2001-08-29 | Hitachi, Ltd. | Surge voltage suppressed power inverter using a voltage driven switching circuit |
| EP1128539A3 (en) * | 2000-02-28 | 2003-07-23 | Hitachi, Ltd. | Surge voltage suppressed power inverter using a voltage driven switching circuit |
| JP2006133862A (ja) * | 2004-11-02 | 2006-05-25 | Nohmi Bosai Ltd | 炎感知器 |
| JP2007288392A (ja) * | 2006-04-14 | 2007-11-01 | Nec Electronics Corp | リミッタ回路 |
| CN101820255A (zh) * | 2010-04-12 | 2010-09-01 | 湖北大学 | 一种高电压输入的电压跟随器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |