JPH0582679B2 - - Google Patents
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- Publication number
- JPH0582679B2 JPH0582679B2 JP61264069A JP26406986A JPH0582679B2 JP H0582679 B2 JPH0582679 B2 JP H0582679B2 JP 61264069 A JP61264069 A JP 61264069A JP 26406986 A JP26406986 A JP 26406986A JP H0582679 B2 JPH0582679 B2 JP H0582679B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- hold
- terminal
- voltage
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000005070 sampling Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Description
〔産業上の利用分野〕
本発明は、ダイナミツクレンジ及び周波数特性
を改善したサンプル・ホールド回路に関する。 〔従来例〕 従来のサンプル・ホールド回路は第３図に示す
ものがある。まず構成を説明すると、Q1，Q2，
Q3はNPN型のトランジスタであり、差動対を形
成するトランジスタO1，O2のコレクタ端子がト
ランジスタQ3のベース・エミツタ端子間に接続
され、トランジスタQ3のコレクタ端子は電源端
子Vccに、トランジスタO1，O2の共通エミツタ
端子は定電流源回路１を介してグランド端子に接
続されている。 トランジスタQ1，Q2の夫々のベース端子はサ
ンプル・ホールド信号φ、を印加するための制
御信号入力端子２，３に、トランジスタQ3のベ
ース端子は抵抗４を介して入力バツフアアンプ５
の出力端子に夫々接続され、入力端子７より入力
バツフアアンプ５を介して入力信号Vsigを供給
するようになつている。 更に、トランジスタQ3のエミツタ端子はホー
ルド・コンデンサＣを介してグランド端子に接続
されると共に、出力バツフアアンプ８を介して出
力端子９に接続されている。 次にかかる構成のサンプル・ホールド回路の作
動を説明する。 制御信号入力端子２，３に供給される制御信号
Φ、Φはサンプル期間及びホールド期間を設定す
るもので、第４図に示すように、相互に同時に同
一レベルとならない所定電圧振幅VHの矩形波信
号であり、次表に示すように、制御信号が
“Ｌ”レベルで且つ制御信号Φが“Ｈ”レベルと
なる時をサンプリング期間TS、制御信号が
“Ｈ”レベルで且つ制御信号Φが“Ｌ”レベルと
なる時をホールド期間THに設定する。
を改善したサンプル・ホールド回路に関する。 〔従来例〕 従来のサンプル・ホールド回路は第３図に示す
ものがある。まず構成を説明すると、Q1，Q2，
Q3はNPN型のトランジスタであり、差動対を形
成するトランジスタO1，O2のコレクタ端子がト
ランジスタQ3のベース・エミツタ端子間に接続
され、トランジスタQ3のコレクタ端子は電源端
子Vccに、トランジスタO1，O2の共通エミツタ
端子は定電流源回路１を介してグランド端子に接
続されている。 トランジスタQ1，Q2の夫々のベース端子はサ
ンプル・ホールド信号φ、を印加するための制
御信号入力端子２，３に、トランジスタQ3のベ
ース端子は抵抗４を介して入力バツフアアンプ５
の出力端子に夫々接続され、入力端子７より入力
バツフアアンプ５を介して入力信号Vsigを供給
するようになつている。 更に、トランジスタQ3のエミツタ端子はホー
ルド・コンデンサＣを介してグランド端子に接続
されると共に、出力バツフアアンプ８を介して出
力端子９に接続されている。 次にかかる構成のサンプル・ホールド回路の作
動を説明する。 制御信号入力端子２，３に供給される制御信号
Φ、Φはサンプル期間及びホールド期間を設定す
るもので、第４図に示すように、相互に同時に同
一レベルとならない所定電圧振幅VHの矩形波信
号であり、次表に示すように、制御信号が
“Ｌ”レベルで且つ制御信号Φが“Ｈ”レベルと
なる時をサンプリング期間TS、制御信号が
“Ｈ”レベルで且つ制御信号Φが“Ｌ”レベルと
なる時をホールド期間THに設定する。
しかしながら、このような従来のサンプル・ホ
ールド回路にあつては、上記したように、ホール
ド状態を完全にするため、入力信号Vsigの通る
配線中に電圧降下を得るための抵抗４が介在さ
れ、その結果、ダイナミツクレンジが狭くなる問
題があつた。更に、トランジスタQ3のコレク
タ・ベース間容量及びトランジスタQ2のコレク
タ・グランド間容量と抵抗４の時定数により応答
速度が遅くなる問題があつた。又、抵抗４の抵抗
値を下げるとその分の電圧降下RS・Iaを確保す
るため定電流源回路１の設定電流Iaを増加させる
必要が生ずるので消費電力が増加する問題があつ
た。 〔問題点を解決するための手段〕 本発明はこのような問題点に鑑みてなされたも
のであり、ダイナミツクレンジが広くしかも周波
数特性の優れたサンプル・ホールド回路を提供す
ることを目的とする。 この目的を達成するため本発明は、エミツタ端
子にホールド・コンデンサが接続される電力トラ
ンジスタと、該電力トランジスタのベース・エミ
ツタ間に並列接続され該電力トランジスタの導
通・非導通の制御を行なう差動対とを備えるサン
プル・ホールド回路において、該電力トランジス
タのベース端子にエミツタフオロワ接続されベー
ス端子より入力信号を入力するトランジスタと、
該電力トランジスタのベース端子の電位をホール
ド期間において該差動対の飽和電圧以上の所定電
圧に保持する電圧保持回路とを備えたことを特徴
とする。 〔実施例〕 以下、本発明によるサンプル・ホールド回路の
一実施例を第１図とともに説明する。尚、同図に
おいて第３図と同一又は相当する部分については
同一符号を附けている。 まず、構成を第３図との相違点について説明す
る。 差動対を形成する一方のトランジスタQ2のコ
レクタ端子と電力増幅用のトランジスタQ3のベ
ース端子との接続点Pcに、電圧保持回路１０が
接続され、この電圧保持回路１０は、電源端子
Vccと接続点Pc間にコレクタ・エミツタ路が接続
され制御信号入力端子１１にベース端子が接続さ
れるNPN型のトランジスタQ4から成つている。 更に、接続点Pcには、電源端子Vccより定電流
を供給する定電流源回路１２が接続されると共
に、エミツタフオロワ接続によりコレクタ端子が
グランド端子に接続するPNP型のトランジスタ
Q5が設けられ、ベース端子は信号入力端子１３
に接続している。 ここで、制御信号入力端子１１は、ホールド期
間THにおいてトランジスタQ2が飽和しないよう
にするため、 VB≧VH＋Vbe4 ……(4) を満足する電圧VBが印加されている。尚、Vbe4
はトランジスタQ4の順方向ベース・エミツタ電
圧である。即ち、トランジスタQ2のベース端子
に電圧VHの制御信号が印加されているとき
（ホールド期間）、トランジスタQ4のコレクタ電
圧を電圧VH以上に保持して飽和するのを防止し
ている。 又、ホールド期間THにおいてトランジスタQ2
が導通、トランジスタQ1が非導通となるために、
定電流源回路１，１２の夫々の設定電流Ia，Ib
は、 Ia＞Ib ……(5) に設定されている。 次にかかる構成のサンプル・ホールド回路の作
動を説明する。 制御信号が“Ｌ”レベル、制御信号Φが
“Ｈ”レベルとなるサンプリング期間TSにおいて
は、トランジスタQ1，Q3が導通、トランジスタ
Q2が非導通となるので、入力端子１３に印加さ
れた入力信号Vsigの電圧にほぼ等しい電圧がホ
ールドコンデンサＣの一端PHに発生する。 次に、制御信号が“Ｈ”レベル、制御信号φ
が“Ｌ”レベルとなるホールド期間THにおいて
は、トランジスタQ2が導通、トランジスタQ1，
Q3が非導通となり、接続点PCの電位は電圧VHに
保持される。したがつて、ホールド・コンデンサ
Ｃへの信号の入力は停止され、この期間中は接続
点PHの電位がホールド電圧VHDに保持される。 第２図は接続点PCに発生しうる最大電位に対
する最大入力信号振幅（ダイナミツクレンジ）を
表したグラフである。直線(A)に示すように接続点
PCの最大電位に比例して最大信号振幅（ダイナ
ミツクレンジ）は拡大していく。これに対し第３
図の従来例では、バツフア出力点PXの最大出力
電位に対し、最大信号振幅は、(B)で示すように特
定の値VXを超えると(2)(3)式のために傾きが1/2に
低下してしまう。このように本発明の実施例によ
れば、従来例に比べて最大入力信号振幅（ダイナ
ミツクレンジ）が拡大される。 又、このように入力信号Vsigが最低電圧レベ
ル（xOV）となつても、トランジスタO2は飽和
することなく、次のサンプル動作にす早く移行す
ることができる。更に、従来のような電圧降下に
よつてトランジスタQ3を非導通にするための抵
抗が無いので、トランジスタQ2，Q3の寄生容量
に伴う応答速度の低下は低減され、高速動作が可
能となる。 〔発明の効果〕 以上説明したように本発明によれば、エミツタ
端子にホールド・コンデンサが接続された電力ト
ランジスタと、該電力トランジスタのベース・エ
ミツタ間に並列接続され該電力トランジスタの導
通・非導通の制御を行なう差動対とを備えるサン
プル・ホールド回路において、該電力トランジス
タのベース端子にエミツタフオロワ接続されベー
ス端子より入力信号を入力するトランジスタと、
該電力トランジスタのベース端子の電位をホール
ド期間において該差動対の飽和電圧以上の所定電
圧に保持する電圧保持回路を備えたので、周波数
特性の向上、消費電力の低減化を図ることがで
き、しかもダイナミツクレンジを拡大することが
できる。
ールド回路にあつては、上記したように、ホール
ド状態を完全にするため、入力信号Vsigの通る
配線中に電圧降下を得るための抵抗４が介在さ
れ、その結果、ダイナミツクレンジが狭くなる問
題があつた。更に、トランジスタQ3のコレク
タ・ベース間容量及びトランジスタQ2のコレク
タ・グランド間容量と抵抗４の時定数により応答
速度が遅くなる問題があつた。又、抵抗４の抵抗
値を下げるとその分の電圧降下RS・Iaを確保す
るため定電流源回路１の設定電流Iaを増加させる
必要が生ずるので消費電力が増加する問題があつ
た。 〔問題点を解決するための手段〕 本発明はこのような問題点に鑑みてなされたも
のであり、ダイナミツクレンジが広くしかも周波
数特性の優れたサンプル・ホールド回路を提供す
ることを目的とする。 この目的を達成するため本発明は、エミツタ端
子にホールド・コンデンサが接続される電力トラ
ンジスタと、該電力トランジスタのベース・エミ
ツタ間に並列接続され該電力トランジスタの導
通・非導通の制御を行なう差動対とを備えるサン
プル・ホールド回路において、該電力トランジス
タのベース端子にエミツタフオロワ接続されベー
ス端子より入力信号を入力するトランジスタと、
該電力トランジスタのベース端子の電位をホール
ド期間において該差動対の飽和電圧以上の所定電
圧に保持する電圧保持回路とを備えたことを特徴
とする。 〔実施例〕 以下、本発明によるサンプル・ホールド回路の
一実施例を第１図とともに説明する。尚、同図に
おいて第３図と同一又は相当する部分については
同一符号を附けている。 まず、構成を第３図との相違点について説明す
る。 差動対を形成する一方のトランジスタQ2のコ
レクタ端子と電力増幅用のトランジスタQ3のベ
ース端子との接続点Pcに、電圧保持回路１０が
接続され、この電圧保持回路１０は、電源端子
Vccと接続点Pc間にコレクタ・エミツタ路が接続
され制御信号入力端子１１にベース端子が接続さ
れるNPN型のトランジスタQ4から成つている。 更に、接続点Pcには、電源端子Vccより定電流
を供給する定電流源回路１２が接続されると共
に、エミツタフオロワ接続によりコレクタ端子が
グランド端子に接続するPNP型のトランジスタ
Q5が設けられ、ベース端子は信号入力端子１３
に接続している。 ここで、制御信号入力端子１１は、ホールド期
間THにおいてトランジスタQ2が飽和しないよう
にするため、 VB≧VH＋Vbe4 ……(4) を満足する電圧VBが印加されている。尚、Vbe4
はトランジスタQ4の順方向ベース・エミツタ電
圧である。即ち、トランジスタQ2のベース端子
に電圧VHの制御信号が印加されているとき
（ホールド期間）、トランジスタQ4のコレクタ電
圧を電圧VH以上に保持して飽和するのを防止し
ている。 又、ホールド期間THにおいてトランジスタQ2
が導通、トランジスタQ1が非導通となるために、
定電流源回路１，１２の夫々の設定電流Ia，Ib
は、 Ia＞Ib ……(5) に設定されている。 次にかかる構成のサンプル・ホールド回路の作
動を説明する。 制御信号が“Ｌ”レベル、制御信号Φが
“Ｈ”レベルとなるサンプリング期間TSにおいて
は、トランジスタQ1，Q3が導通、トランジスタ
Q2が非導通となるので、入力端子１３に印加さ
れた入力信号Vsigの電圧にほぼ等しい電圧がホ
ールドコンデンサＣの一端PHに発生する。 次に、制御信号が“Ｈ”レベル、制御信号φ
が“Ｌ”レベルとなるホールド期間THにおいて
は、トランジスタQ2が導通、トランジスタQ1，
Q3が非導通となり、接続点PCの電位は電圧VHに
保持される。したがつて、ホールド・コンデンサ
Ｃへの信号の入力は停止され、この期間中は接続
点PHの電位がホールド電圧VHDに保持される。 第２図は接続点PCに発生しうる最大電位に対
する最大入力信号振幅（ダイナミツクレンジ）を
表したグラフである。直線(A)に示すように接続点
PCの最大電位に比例して最大信号振幅（ダイナ
ミツクレンジ）は拡大していく。これに対し第３
図の従来例では、バツフア出力点PXの最大出力
電位に対し、最大信号振幅は、(B)で示すように特
定の値VXを超えると(2)(3)式のために傾きが1/2に
低下してしまう。このように本発明の実施例によ
れば、従来例に比べて最大入力信号振幅（ダイナ
ミツクレンジ）が拡大される。 又、このように入力信号Vsigが最低電圧レベ
ル（xOV）となつても、トランジスタO2は飽和
することなく、次のサンプル動作にす早く移行す
ることができる。更に、従来のような電圧降下に
よつてトランジスタQ3を非導通にするための抵
抗が無いので、トランジスタQ2，Q3の寄生容量
に伴う応答速度の低下は低減され、高速動作が可
能となる。 〔発明の効果〕 以上説明したように本発明によれば、エミツタ
端子にホールド・コンデンサが接続された電力ト
ランジスタと、該電力トランジスタのベース・エ
ミツタ間に並列接続され該電力トランジスタの導
通・非導通の制御を行なう差動対とを備えるサン
プル・ホールド回路において、該電力トランジス
タのベース端子にエミツタフオロワ接続されベー
ス端子より入力信号を入力するトランジスタと、
該電力トランジスタのベース端子の電位をホール
ド期間において該差動対の飽和電圧以上の所定電
圧に保持する電圧保持回路を備えたので、周波数
特性の向上、消費電力の低減化を図ることがで
き、しかもダイナミツクレンジを拡大することが
できる。
第１図は本発明によるサンプル・ホールド回路
の一実施例を示す回路図、第２図は第１図に示す
実施例のダイナミツクレンジを示す特性曲線図、
第３図は従来のサンプル・ホールド回路を示す回
路図、第４図は第３図の回路動作を説明するため
の波形図である。 Q1，Q2，Q3，Q4……NPNトランジスタ、Q5
……PNPトランジスタ、１，１２……定電流源、
８……出力バツフアアンプ、Ｃ……ホールド・コ
ンデンサ。
の一実施例を示す回路図、第２図は第１図に示す
実施例のダイナミツクレンジを示す特性曲線図、
第３図は従来のサンプル・ホールド回路を示す回
路図、第４図は第３図の回路動作を説明するため
の波形図である。 Q1，Q2，Q3，Q4……NPNトランジスタ、Q5
……PNPトランジスタ、１，１２……定電流源、
８……出力バツフアアンプ、Ｃ……ホールド・コ
ンデンサ。
Claims (1)
- 【特許請求の範囲】 １ エミツタ端子にホールド・コンデンサが接続
される電力トランジスタと、 該電力トランジスタのベース・エミツタ間に並
列接続され該電力トランジスタの導通・非導通の
制御を行なう差動対とを備えるサンプル・ホール
ド回路において、 前記電力トランジスタのベース端子にエミツタ
フオロワ接続され、ベース端子より入力信号を入
力するトランジスタと、 該電力トラジスタのベース端子の電位をホール
ド期間において前記差動対の飽和電圧以上の所定
電圧に保持する電圧保持回路を具備したことを特
徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264069A JPS63119100A (ja) | 1986-11-07 | 1986-11-07 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264069A JPS63119100A (ja) | 1986-11-07 | 1986-11-07 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63119100A JPS63119100A (ja) | 1988-05-23 |
| JPH0582679B2 true JPH0582679B2 (ja) | 1993-11-19 |
Family
ID=17398085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264069A Granted JPS63119100A (ja) | 1986-11-07 | 1986-11-07 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119100A (ja) |
-
1986
- 1986-11-07 JP JP61264069A patent/JPS63119100A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63119100A (ja) | 1988-05-23 |
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