JPH02130009A - クリップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、クリップ回路に関する。

（従来の技術） 第７図は従来例のクリップ回路の回路図である。

第７図において、Ｑ３１は入力端子ＩＮを介してベース
に入力電圧（Ｖｉｎ）が印加されるトランジスタ、Ｑ３
２はベースにクリップ電源Ｅからのクリップ電圧（Ｖｃ
　）が印加されるトランジスタである。両トランジスタ
Ｑ３１．Ｑ３２それぞれのコレクタは直流電源子Ｂに接
続されるとともに、それぞれのエミッタは共通に接続さ
れて差動増幅回路を構成している。そして、両トランジ
スタＱ３１、Ｑ３２の共通エミッタは定電流源ＩＳＩを
介してグランドされている。差動増幅回路を構成する一
方側のトランジスタＱ３２のエミッタは出力端子ＯＵＴ
に接続されていて、この出力端子ＯＵＴには当該クリッ
プ回路の出力電圧（Ｖｏ　ｕ　ｔ　）が出力されるよう
になっている。そして、この出力端子ＯＵＴにあられれ
た出力電圧（Ｖｏ　ｕ　ｔ　）は、オン状態にあるアナ
ログスイッチＳＷを介してホールドコンデンサＣに蓄積
されるようになっている。

上記構成を有する従来例のクリップ回路にあっては、入
力端子（Ｖｉｎ）がクリップ電圧（Ｖｃ　）よりも小さ
いときにトランジスタＱ３１がオフしてトランジスタＱ
３２がオンする結果、出力端子ＯＵＴには、次式（１）
の出力電圧（Ｖｏ　ｕ　ｔ　）が出力される。

Ｖｏｕｔ　＝Ｖｃ−Ｖｂｅ　２　−　　（＋）また、入
力電圧（Ｖｉｎ）がクリップ電圧（ＶＣ）よりも大きい
ときはトランジスタＱ３１がオンしてトランジスタＱ３
２がオフする結果、出力端子ＯＵＴには、次式（２）の
出力電圧（Ｖｏｕｔ）が出力される。

Ｖｏｕｔ＝Ｖｉｎ−Ｖｂｅｌ　　・−（２）ここで、Ｖ
ｂｅ１はオン状態にあるトランジスタＱ３１のベース・
エミッタ間電圧、Ｖｂｅ２はオン状態にあるトランジス
タＱ３２のベース・エミッタ間電圧である。

そして、この出力電圧（Ｖｏ　ｕ　ｔ　）は、オン状態
にあるアナログスイッチＳＷを介してホールドコンデン
サＣに蓄積される。

（発明が解決しようとする課題） ところで、従来例のクリップ回路では、その出力電圧（
Ｖｏ　ｕ　ｔ　）の出力制御にアナログスイッチＳＷを
必要とする構成になっていたが、半導体集積回路にこの
クリップ回路を組み込む場合にはそのアナログスイッチ
ＳＷがその半導体のチップサイズの大形化の要因になる
という問題がある。

また、出力電圧（Ｖｏ　ｕ　ｔ　）には上記各式（１）
（２）から明らかなように各トランジスタＱ３１Ｑ３２
のベース・エミッタ間電圧が含まれているが、このベー
ス・エミッタ間電圧はよく知られているように温度変化
に応じて変動するために、その変動に伴って出力電圧（
Ｖｏｕｔ）が変動するという問題がある。

本発明は、上記課題に鑑みてなされたものであって、温
度変化の影響を受けることなく所定の出力電圧を出力す
ることが可能で、かつアナログスイッチを用いず、その
代わりに半導体集積回路のチップサイズを大形化するこ
とのないトランジスタスイッチでもって当該クリップ回
路の出力制御を行うことが可能なりリップ回路を搗供す
ることを目的としている。

（課題を解決するための手段） このような目的を達成するために、本発明の請求項（１
）に係るクリップ回路においては、ベースに入力電圧が
印加される第１のトランジスタと、ベースにクリップ電
圧が印加され、かつコレクタとエミッタとがそれぞれ前
記第１のトランジスタのコレクタとエミッタとに接続さ
れるとともに、前記第１のトランジスタと同型式の第２
のトランジスタと、エミッタが前記両トランジスタのエ
ミッタに接続され、かつベースが出力側に接続されると
ともに、前記各トランジスタと同型式の第３のトランジ
スタとを含む差動増幅回路を具備したことを特徴として
いる。

また、本発明の請求項（２）に係るクリップ回路におい
ては、請求項（１）に加えて、前記各トランジスタをオ
ン状態またはオフ状態に制御するトランジスタスイッチ
を具備したことを特徴としている。

（作用） 請求項（１）に係る本発明のクリップ回路においては、
差動増幅回路の第１のトランジスタのベースには入力電
圧が印加され、第２のトランジスタのベースにはクリッ
プ電圧が印加される。そして、その入力電圧がクリップ
電圧よりも小さいときは第１のトランジスタがオフして
第２のトランジスタがオンする。

その結果、第３のトランジスタのベースを介して出力側
にはクリップ電圧から第２のトランジスタのベース・エ
ミッタ間電圧と第３のトランジスタのベース・エミッタ
間電圧との差電圧（オフセット電圧）を差し引いた電圧
が出力電圧としてあられれることになる。

また、その入力電圧がクリップ電圧よりも大きいときは
第２のトランジスタがオフして第１のトランジスタがオ
ンする。

その結果、第３のトランジスタのベースを介して出力側
にはクリップ電圧から第１のトランジス夕のベース・エ
ミッタ間電圧と第３のトランジスタのベース・エミッタ
間電圧との差電圧（オフセット電圧）を差し引いた電圧
が出力電圧としてあられれることになる。

上記のいずれのオフセット電圧も各トランジスタの特性
が同一であれば実質的にゼロとなるから温度変化があっ
ても出力電圧がその温度変化によって変動することはな
い。また、各トランジスタの特性が同一でなかってもそ
のオフセット電圧は非常に小さな電圧であるから、温度
変化による出力電圧の変動はきわめて小さい。

本発明の請求項（２）に係るクリップ回路においては、
さらにトランジスタスイッチにより前記各トランジスタ
はオン状態またはオフ状態に制御されるから、アナログ
スイッチを用いることなく出力電圧の出力制御を行うこ
とが可能であるが、このトランジスタスイッチは、半導
体集積回路のチップサイズを大形化することがない。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。第１図は本発明の実施例に係るクリップ回路の回路図
であり、第７図のクリップ回路と同一ないしは相当する
部分には同一の符号を付している。第１図のクリップ回
路において、Ｑｌはベースに入力電圧（Ｖｉｎ）が印加
される第１のトランジスタ、Ｑ２はベースにクリ・ノブ
電源Ｅからの°クリップ電圧（Ｖｃ　）が印加され、か
つコレクタとエミッタとがそれぞれ第１のトランジスタ
Ｑ１のコレクタとエミッタとに接続された第２のトラン
ジスタ、Ｑ３はエミッタが前記両トランジスタＱｌ、Ｑ
２のエミッタに接続され、かつ／＜　−スが出力端子Ｏ
ＵＴに接続された第３のトランジスタである。これら各
トランジスタＱｌ、Ｑ２．Ｑ３で差動増幅回路Ａが構成
されている。

Ｑ４．Ｑ５は互いに第１のカレントミラー回路を構成す
る第４および第５のトランジスタである。

Ｑ６は第３のトランジスタＱ３のコレクタ・ベースにベ
ース・エミッタがそれぞれ接続された第６のトランジス
タである。ＩＳＩは第１ないし第３の各トランジスタＱ
　１　、Ｑ　２　、Ｑ　３の共通エミッタに接続された
定電流源、ＩＳ２はトランジスタＱ６のエミ・メタに接
続された定電流源である。

つぎに、動作を第２図を参照して説明すると、差動増幅
回路Ａの第１のトランジスタＱｌのベースに入力電圧（
Ｖｉｎ）が印加される一方、第２のトランジスタＱ２の
ベースにクリップ電圧（ＶＣ）が印加される。そして、
この場合、入力端子（Ｖｉｎ）がクリップ電圧（Ｖｃ）
よりも小さいときは第１のトランジスタＱ１がオフして
第２のｌ・ランジスタＱ２がオンする。

その結果、第３のトランジスタＱ３のベースを介して出
力端子ＯＵＴには、次式（３）に示すようにクリップ電
圧（Ｖｃ　）から第２のトランジスタＱ２のベース・エ
ミッタ間電圧（Ｖｂ　ｅ　２）と第３のトランジスタＱ
３のベース・エミッタ間電圧（Ｖｂ　ｅ　３）との差電
圧（オフセット電圧）を差し引いた電圧が出力電圧（Ｖ
ｏ　ｕ　ｔ　）としてあられれることになる。つまり、
第２図のＩ２１に示すように出力端子ＯＵＴから出力さ
れる出力電圧（Ｖｏ　ｕ　ｔ　）は入力端子（Ｖｉｎ）
の変化とは無関係のクリップ電圧（Ｖｃ）になる。ただ
し、前記オフセット電圧を無視ｊ、ている。

Ｖｏ　ｕ　ｔ　＝Ｖｃ　−（Ｖｂ　ｅ　２−Ｖｂ　ｅ　
３）・・・　（３） また、その入力端子（Ｖｉｎ）がクリップ電圧（Ｖｃ）
よりも大きいときは第２のトランジスタＱ２がオフして
第１のトランジスタＱ１がオンする。その結果、第３の
トランジスタＱ３のベースを介して出力端子ＯＵＴには
、次式（４）に示すようにクリップ電圧（Ｖｃ）から第
１のトランジスタＱｌのベース・エミッタ間電圧（Ｖｂ
ｅｌ）と第３のトランジスタＱ３のベース・エミッタ間
電圧（Ｖｂ　ｅ　３）との差電圧（オフセット電圧）を
差し引いた電圧が出力電圧（Ｖｏ　ｕ　ｔ　）としてあ
られれることになる。つまり、第２図のＱ２に示すよう
に出力端子ＯＵＴから出力される出力電圧（Ｖｏ　ｕ　
Ｌ　）は入力電圧（Ｖｉｎ）の変化に比例した電圧とな
る。ただし、オフセット電圧を無視している。

Ｖｏ　ｕ　ｔ　＝Ｖｃ　−（Ｖｂ　ｅ　１−Ｖｂ　ｅ　
３）・・・　　（４） 上記のいずれの式におけるオフセット電圧も各トランジ
スタＱｌ、Ｑ２．Ｑ３の特性が同一であれば実質的にゼ
ロとなるから温度変化があっても出力電圧がその温度変
化によって変動することはない。また、各トランジスタ
Ｑｌ、Ｑ２．Ｑ３の特性が同一でなかってもそのオフセ
ット電圧は非常に小さな電圧であるから、温度変化によ
る出力電圧の変動はきわめて小さい。

第３図は本発明の他の実施例に係るクリップ回路の回路
図である。第３図において、第１図のクリップ回路と同
一ないしは相当する部分には同一の符号を付している。

第３図の実施例のクリップ回路において、第１図の実施
例と異なる構成は、第１図のクリップ回路の各トランジ
スタがｎｐｎ型であるのに対して、それを構成する各ト
ランジスタがｐｎｐ型であることである。そして、その
トランジスタの型の相違に伴って、第１図の実施例にお
ける差動増幅回路Ａがグランド側に接続されているのに
対して、第３図の実施例における差動増幅回路Ａが電源
子Ｂ側に接続されていることと、第１図の実施例におけ
る第１のカレントミラー回路が′ｒｃｉ源＋Ｂ側に接続
されているのに対して、第３図の実施例における第■の
カレントミラー回路がグランド側に接続されていること
である。

なお、第３図の実施例のクリップ回路の動作は第１図の
実施例のそれと同様であるから、その説明は省略する。

ただし、この場合、第３図の実施例のクリップ回路の出
力電圧（Ｖｏ　ｕ　ｔ　）と入力電圧（Ｖｉｎ）との関
係は第４図に示すようになる。つまり、入力電圧（Ｖｉ
ｎ）がクリップ電圧（Ｖｃ）よりも小さいときはＱ３の
ようにその出力電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）
に比例して変化し、入力電圧（Ｖｉｎ）がクリップ電圧
（Ｖｃ　）よりも大きいときはその出力電圧（Ｖｏｕｔ
）は入力電圧（Ｖｉｎ）には無関係にクリップ電圧（Ｖ
ｃ）となる。

第５図は本発明のさらに他の実施例に係るクリップ回路
の回路図である。第５図において、第１図のクリップ回
路を構成する各部品、部分と同一ないしは相当する部品
、部分には同一の符号を付すとともに、その同一の符号
に係る構成についての説明は省略する。第５図の実施例
において特徴とする構成は次の通りである。すなわち、
第５図に示されたクリップ回路にあっては、差動増幅回
路Ａに加えて、前記各トランジスタをオン状態またはオ
フ状態に制御するトランジスタスイッチＢを備えている
ことである。そして、このトランジスタスイッチＢでも
って、出力電圧出力端子ＯＵＴに接続されたホールドコ
ンデンサＣにその出力電圧の出力を制御するように構成
している。

このトランジスタスイッチＢは、第２のカレントミラー
回路を構成する第７、第８および第９の各トランジスタ
Ｑ　７　、Ｑ　Ｂ　、Ｑ　９と、制御信号入力端子Ｓｉ
Ｎから入力される制御信号に応答して前記各トランジス
タＱ　７　、Ｑ　８　、Ｑ　９のオンオフを制御する制
御ｌ・ランジスタＱ１０とから構成されている。ここで
、ＩＳ３は第２のカレントミラー回路に電流を供給する
定電流源である。

このような第５図のクリップ回路において、制御信号入
力端子ＳＩＮに制御トランジスタＱＩＯをオンにする制
御信号が人力されると、この制御トランジスタＱＩＯが
オンし、それに伴って各トランジスタＱ　７　、Ｑ　８
　、Ｑ　９がオフする。その結果、差動増幅回路Ａを構
成する各トランジスタ等はオフされることになって、出
力端子ＯＵＴからは当該クリップ回路の出力電圧（Ｖｏ
　ｕ　ｔ　）がホールドコンデンサＣに出力されること
がない。また、制御信号入力端子ＳＩＮに制御トランジ
スタＱ１０をオフにする制御信号が入力されると、この
制御トランジスタＱＩＯがオフし、それに伴って各トラ
ンジスタＱ　７　、Ｑ　８　、Ｑ　９がオンする。その
結果、差動増幅回路Ａを構成する各トランジスタ等はオ
ン可能状態になるから、出力端子ＯＵＴからは前記各式
（３）（４）に示される出力電圧（Ｖｏｕｔ）がホール
ドコンデンサＣに出力可能となる。

したがって、第５図の実施例ではトランジスタスイッツ
チＢによりアナログスイッチを用いることなく出力電圧
の出力制御を行うことが可能となるわけであるが、この
トランジスタスイッチＢは、半導体集積回路のチップサ
イズを大形化することがない。

第６図は本発明のさらにまた他の実施例に係るクリップ
回路の回路図である。第６図において、第５図のクリッ
プ回路と同一ないしは相当する°部分には同一の符号を
付している。

第６図の実施例のクリップ回路において、第５図の実施
例と異なる構成は、第５図のクリップ回路の各トランジ
スタがｎｐｎ型であるのに対して、それを構成する各ト
ランジスタがｐｎｐ型であることである。そして、その
トランジスタの型の相違に伴って、第５図の実施例にお
ける差動増幅回路Ａがグランド側に接続されているのに
対して、第６図の実施例における差動増幅回路Ａが電源
子Ｂ側に接続されていることと、第５図の実施例におけ
る第１のカレントミラー回路が電源＋Ｂ側に接続されて
いるのに対して、第６図の実施例における第１のカレン
トミラー回路がグランド側に接続されていることである
。

なお、第６図の実施例のクリップ回路の動作は第５図の
実施例のそれと同様であるから、その説明は省略する。

（発明の効果） 以上説明したことから明らかなように請求項（１）に係
る本発明によれば、上記のような差動増幅回路でクリッ
プ回路を構成したから、温度変化の影響を受けることな
く所定の出力電圧を出力することが可能となる。

また、請求項（２）に係る本発明によれば、その差動増
幅回路に加えて、出力電圧のオンオフ制御が可能なトラ
ンジスタスイッチを具備したので、アナログスイッチを
用いる必要がなくなり、これにより半導体集積回路のチ
ップサイズを大形化することなく出力電圧のオンオフ制
御が可能なりリップ回路を提供することができる。

【図面の簡単な説明】

第１図ないし第６図は本発明の実施例に係り、第１図は
一実施例のクリップ回路の回路図、第２図は第１図のク
リップ回路における入力電圧と出力電圧との関係を示す
図、第３図は他の実施例のクリップ回路の回路図、第４
図は第３図のクリップ回路における入力電圧と出力電圧
との関係を示す図である。第５図はさらに他の実施例の
クリップ回路の回路図、第６図はさらにまた他の実施例
のクリップ回路の回路図である。 第７図は従来例に係るクリップ回路の回路図である。 Ａ・・・差動増幅回路、Ｂ・・・トランジスタスイッチ
。ＩＮ・・・入力電圧入力端子、ＯＵＴ・・・出力電圧
出力端子、ＳＩＮ・・・制御信号入力端子。 図中、同一符号は同一ないしは相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ベースに入力電圧が印加される第１のトランジス
   タと、ベースにクリップ電圧が印加され、かつコレクタ
   とエミッタとがそれぞれ前記第１のトランジスタのコレ
   クタとエミッタとに接続されるとともに、前記第１のト
   ランジスタと同型式の第２のトランジスタと、エミッタ
   が前記両トランジスタのエミッタに接続され、かつベー
   スが出力側に接続されるとともに、前記各トランジスタ
   と同型式の第３のトランジスタとを含む差動増幅回路を
   具備したことを特徴とするクリップ回路。
2. （２）前記各トランジスタをオン状態またはオフ状態に
   制御するトランジスタスイッチを具備したことを特徴と
   する請求項（１）に記載のクリップ回路。