JPWO2004077665A1 - リミッタアンプ - Google Patents
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Abstract
Description
図10は従来のDCフィードバック型リミッタアンプの構成を示すブロック図である。図10のリミッタアンプは、フィードバック入力端子付き差動増幅器20、差動増幅器21、容量素子22,23、抵抗素子24,25およびバイアス発生回路26により構成される。in+,in−は差動入力信号、out+,out−は差動出力信号、fin+,fin−はフィードバック信号、biasはバイアス電圧である。
前述のように、信号成分を増幅して、DCオフセットをキャンセルするためにはDC成分のみを入力にフィードバックする必要がある。そこで、図10に示したリミッタアンプでは、出力信号out+のDC成分のみを取り出したフィードバック信号fin+を生成して差動増幅器20に入力するローパスフィルタを、容量素子22と抵抗素子24とで構成し、出力信号out−のDC成分のみを取り出したフィードバック信号fin−を生成して差動増幅器20に入力するローパスフィルタを、容量素子23と抵抗素子25とで構成するようにしている。信号周波数が低い場合には、ローパスフィルタのカットオフ周波数を十分低くする必要があるため、容量素子22,23の容量値と抵抗素子24,25の抵抗値とを大きな値にする必要がある。
ところで、無線の受信機に使用される回路は低消費電力化が必須である。そのため、パワーコントロールを行い、回路を動作させる必要の無い時間は回路を休止状態にすることで消費電力を低下させる手法が用いられる。図10に示したリミッタアンプをCMOSプロセスで構成した場合、入力段の差動増幅器20は図11の回路で実現され、入力段以外の差動増幅器21は図12の回路で実現される。このようなリミッタアンプの場合、休止状態は、各差動増幅器20,21の電流源トランジスタQ1,Q8のバイアス電圧biasをグランドレベルに落とし、各差動増幅器20,21に電流が流れなくすることで実現できる。
図10に示したリミッタアンプを休止状態にした場合、最終段の差動増幅器21のトランジスタQ11,Q12がオンの状態で、トランジスタQ8,Q9,Q10に電流が流れなくなるため、最終段の差動増幅器21の出力信号out+,out−の電位は電源電圧VDDに近い値となり、ローパスフィルタの容量素子22,23の両端電圧(フィードバック信号fin+,fin−の電位)も電源電圧VDDに近い値となる。
この休止状態から各差動増幅器20,21の電流源トランジスタQ1,Q8に所定のバイアス電圧biasを与えてリミッタアンプを動作状態にすると、初期の段階ではフィードバック信号fin+,fin−の電位が電源電圧VDD付近にあるため、入力段の差動増幅器20のトランジスタQ4,Q5がオン状態となって、リミッタアンプは増幅動作をしない。その後、最終段の差動増幅器21の出力信号out+,out−の電位低下に応じてフィードバック信号fin+,fin−の電位が徐々に低下し、一定の電圧範囲になったところで、リミッタアンプは増幅動作を始める。
しかしながら、図10に示したリミッタアンプの場合、ローパスフィルタのカットオフ周波数が低く設定されており、時定数が長いため、パワーオンしてからフィードバック信号fin+,fin−の電位がリミッタアンプの動作条件を満たすレベルに低下するまでに長時間を要し、その結果、パワーオンしてからリミッタアンプの増幅動作が立ち上がるまでに長時間を要するという問題点があった。また、ローパスフィルタの時定数によってはリミッタアンプの立ち上がり時間が著しく長くなり、このような場合にリミッタアンプを休止状態にすることは実用上好ましくないので、パワー制御ができないという問題点があった。
なお、図10の例では差動増幅器を用いてリミッタアンプを構成しているが、シングル構成の増幅器を多段接続してリミッタアンプを構成することも可能である。シングル構成の増幅器を用いたリミッタアンプにおいては、設計上の入力信号のDCレベルが製造ばらつき等によりずれると、そのずれ分が増幅され、リミッタアンプの出力が飽和し、信号成分を増幅できない場合がある。このずれ分は、出力信号のDC成分をローパスフィルタで取り出して入力にフィードバックすることにより、ある程度補正することが可能である。しかし、このようなシングル構成の増幅器を用いたリミッタアンプにおいても、ローパスフィルタの時定数が長くなるため、差動増幅器を用いる場合と同様に、リミッタアンプの増幅動作が立ち上がるまでに長時間を要するという問題点があった。
本発明のリミッタアンプは、信号入力端子と信号出力端子とフィードバック入力端子とを有し、動作状態と休止状態との切り替えが可能な増幅器と、インピーダンス素子と容量素子とからなり、前記信号出力端子の出力信号からDC成分のみを取り出して前記フィードバック入力端子に入力するローパスフィルタと、前記インピーダンス素子と並列に接続されたスイッチと、前記増幅器が前記休止状態から前記動作状態になるとき、前記スイッチを一定時間閉状態にする制御回路とを備えるものである。
また、本発明のリミッタアンプの1構成例において、前記増幅器は、n(nは自然数)段目の差動増幅器の信号出力端子とn+1段目の差動増幅器の信号入力端子とを接続することにより、多段接続された複数の差動増幅器からなり、前記ローパスフィルタは、最終段の差動増幅器の出力信号からDC成分のみを取り出して入力段の差動増幅器のフィードバック入力端子に入力するものである。
また、本発明のリミッタアンプの1構成例は、前記複数の差動増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数の差動増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えるものである。
また、本発明のリミッタアンプの1構成例において、前記増幅器は、n(nは自然数)段目のシングル構成増幅器の信号出力端子とn+1段目のシングル構成増幅器の信号入力端子とを接続することにより、多段接続された複数のシングル構成増幅器からなり、前記ローパスフィルタは、最終段のシングル構成増幅器の出力信号からDC成分のみを取り出して入力段のシングル構成増幅器のフィードバック入力端子に入力するものである。
また、本発明のリミッタアンプの1構成例は、前記複数のシングル構成増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数のシングル構成増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えるものである。
図2は、図1のリミッタアンプにおける制御回路の構成例を示すブロック図である。
図3は、図2の制御回路の動作を示すタイミングチャート図であり、図3Aは、クロック信号の波形図、図3Bは、パワーコントロール信号の波形図、図3Cは、スイッチ制御信号の波形図、図3Dは、キャリー信号の波形図である。
図4は、図1のリミッタアンプの動作を示すタイミングチャート図であり、図4Aは、パワーコントロール信号の波形図、図4Bは、スイッチ制御信号の波形図、図4Cは、バイアス電圧の波形図、図4Dは、フィードバック信号の波形図である。
図5は、図1のリミッタアンプのシミュレーション結果を示す図であり、図5Aは、パワーコントロール信号の波形図、図5Bは、スイッチ制御信号の波形図、図5Cは、バイアス電圧の波形図、図5Dは、フィードバック信号の波形図、図5Eは、最終段の差動増幅器の出力信号の波形図、図5Fは、図1のリミッタアンプの消費電流の波形図である。
図6は、従来のリミッタアンプのシミュレーション結果を示す図であり、図6Aは、パワーコントロール信号の波形図、図6Bは、バイアス電圧の波形図、図6Cは、フィードバック信号の波形図、図6Dは、最終段の差動増幅器の出力信号の波形図、図6Eは、従来のリミッタアンプの消費電流の波形図である。
図7は、本発明の第2実施例となるDCフィードバック型リミッタアンプの構成を示すブロック図である。
図8は、図7のリミッタアンプにおける入力段の増幅器の構成を示す回路図である。
図9は、図7のリミッタアンプにおける入力段以外の増幅器の構成を示す回路図である。
図10は、従来のDCフィードバック型リミッタアンプの構成を示すブロック図である。
図11は、図10のリミッタアンプにおける入力段の差動増幅器の構成を示す回路図である。
図12は、図10のリミッタアンプにおける入力段以外の差動増幅器の構成を示す回路図である。
以下、本発明の実施例について図面を参照して詳細に説明する。図1は本発明の第1実施例となるDCフィードバック型リミッタアンプの構成を示すブロック図である。図1のリミッタアンプは、フィードバック入力端子付き差動増幅器1、差動増幅器2、容量素子3,4、インピーダンス素子5,6、スイッチ7,8、バイアス発生回路9、バイアス電圧出力回路10および制御回路11により構成される。
n(nは自然数)段目の差動増幅器の信号出力端子は、n+1段目の差動増幅器の信号入力端子と接続される。差動増幅器1,2を何段接続するかは、差動増幅器1段当たりのゲインとリミッタアンプ全体で必要となるゲインで決まる。差動増幅器2は、グランドと電源電圧VDDとの間に、電流源トランジスタと差動トランジスタと負荷トランジスタとを直列に設けたもので、差動トランジスタのゲート端子が信号入力端子、差動トランジスタと負荷トランジスタとの接続点が信号出力端子となる。フィードバック入力端子付き差動増幅器1は、差動増幅器2の差動トランジスタと並列にフィードバックトランジスタを追加したもので、このフィードバックトランジスタのゲート端子がフィードバック入力端子となる。
フィードバック入力端子付き差動増幅器1を、CMOSプロセスで実現した場合、図11に示した回路構成となる。差動増幅器1は、ゲート端子にバイアス電圧biasが入力され、ソース端子が接地された電流源トランジスタとなるnMOSトランジスタQ1と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタQ1のドレイン端子と接続され、ドレイン端子が信号出力端子と接続された差動トランジスタとなるnMOSトランジスタQ2,Q3と、ゲート端子がフィードバック入力端子と接続され、ソース端子がトランジスタQ1のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたフィードバック用のnMOSトランジスタQ4,Q5と、ゲート端子およびドレイン端子に電源電圧VDDが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるnMOSトランジスタQ6,Q7とを有している。
また、入力段以外の差動増幅器2を、CMOSプロセスで実現した場合、図12に示した回路構成となる。差動増幅器2は、ゲート端子にバイアス電圧biasが入力され、ソース端子が接地された電流源トランジスタとなるnMOSトランジスタQ8と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタQ8のドレイン端子と接続され、ドレイン端子が信号出力端子と接続された差動トランジスタとなるnMOSトランジスタQ9,Q10と、ゲート端子およびドレイン端子に電源電圧VDDが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるnMOSトランジスタQ11,Q12とを有している。
最終段の差動増幅器2の信号出力端子(out+)と差動増幅器1のフィードバック入力端子(fin+)との間に設けられたインピーダンス素子5と、差動増幅器1のフィードバック入力端子(fin+)とグランドとの間に設けられた容量素子3とからなる第1のローパスフィルタは、出力信号out+からDC成分のみを取り出したフィードバック信号fin+を出力する。同様に、最終段の差動増幅器2の信号出力端子(out−)と差動増幅器1のフィードバック入力端子(fin−)との間に設けられたインピーダンス素子6と、差動増幅器1のフィードバック入力端子(fin−)とグランドとの間に設けられた容量素子4とからなる第2のローパスフィルタは、出力信号out−からDC成分のみを取り出したフィードバック信号fin−を出力する。インピーダンス素子5,6としては、例えば抵抗素子あるいはインダクタンス素子がある。
スイッチ7,8は、それぞれインピーダンス素子5,6と並列に接続される。スイッチ7,8をCMOSプロセスで実現する場合、それぞれ1個のトランジスタで構成することができる。
制御回路11は、リミッタアンプを動作状態(パワーオン)または休止状態(パワーダウン)にするパワーコントロール信号pctlに応じてスイッチ7,8の開閉を制御する。図2は制御回路11の構成例を示すブロック図、図3は制御回路11の動作を示すタイミングチャート図である。制御回路11は、インバータ110と、Dフリップフロップ111と、カウンタ112とを有している。制御回路11の動作を簡単に説明すると、インバータ110はパワーコントロール信号pctlを反転させるので、図3Bのようにパワーコントロール信号pctlがdown(ハイレベル)からon(ローレベル)になると、インバータ110の出力がローレベルからハイレベルに立ち上がり、Dフリップフロップ111からハイレベルが出力される。Dフリップフロップ111からハイレベルが出力されたことにより、図3Cのようにスイッチ制御信号swctlもハイレベルとなり、カウンタ112は、図3Aに示すクロック信号CLKのカウントを開始する。カウンタ112は、クロック信号CLKを予め設定された数だけカウントすると、図3Dのようにキャリー信号Carryを出力する。このキャリー信号Carryの出力により、Dフリップフロップ111はリセットされ、その出力はローレベルとなる。その結果、図3Cのようにスイッチ制御信号swctlもローレベルとなる。また、キャリー信号Carryの出力により、カウンタ112は、クロック信号CLKのカウントを停止し、カウント値を0にリセットする。こうして、制御回路11は、パワーコントロール信号pctlがonになってから一定時間だけハイレベルとなるスイッチ制御信号swctlを発生する。
バイアス発生回路9は、バイアス電圧biasを発生する。バイアス電圧出力回路10は、差動増幅器1,2の電流源トランジスタQ1,Q8に供給するバイアス電圧biasをパワーコントロール信号pctlに応じて制御する。このバイアス電圧出力回路10は、差動増幅器1,2の電流源トランジスタQ1,Q8のゲート端子とグランドとの間に設けられたスイッチ100と、パワーコントロール信号pctlを反転させるインバータ101と、バイアス発生回路9の出力端子と差動増幅器1,2の電流源トランジスタQ1,Q8のゲート端子との間に設けられたスイッチ102とを有している。スイッチ7,8と同様に、スイッチ100,102をCMOSプロセスで実現する場合、それぞれ1個のトランジスタで構成することができる。
次に、以上のようなリミッタアンプの動作を説明する。図4はリミッタアンプの動作を示すタイミングチャート図である。まず、パワーコントロール信号pctlがdown(ハイレベル)の場合、すなわちリミッタアンプをパワーダウンさせる場合、制御回路11は、スイッチ7,8を開状態(open)にするローレベルのスイッチ制御信号swctlを出力する(図4B)。
バイアス電圧出力回路10のスイッチ100,102をそれぞれNMOSトランジスタで構成したとすると、スイッチ100のゲート端子に供給されるパワーコントロール信号pctlがdownの場合、スイッチ100は閉状態となる。また、インバータ101を介してスイッチ102のゲート端子にパワーコントロール信号pctlが入力されるので、パワーコントロール信号pctlがdownの場合、スイッチ100は開状態となる。その結果、各差動増幅器1,2の電流源トランジスタQ1,Q8に供給されるバイアス電圧biasは図4Cのように0Vとなる。バイアス電圧biasを0Vにしたことにより、差動増幅器1,2内の各トランジスタには電流が流れなくなり、リミッタアンプの消費電力はほぼ0となる。このとき、最終段の差動増幅器2の出力信号out+,out−のDC電位は電源電圧VDDに近い値となり、フィードバック信号fin+,fin−のDC電位も電源電圧VDDに近い値となる。
このようなパワーダウンの状態でパワーコントロール信号pctlがon(ローレベル)になった場合、すなわちリミッタアンプをパワーオンの状態にする場合、バイアス電圧出力回路10のスイッチ100は開状態、スイッチ102は閉状態となる。これにより、差動増幅器1,2の電流源トランジスタQ1,Q8に供給されるバイアス電圧biasは図4Cのように動作時に印加すべき所定のレベルとなり、差動増幅器1,2内の各トランジスタには増幅動作に必要な電流が流れ、最終段の差動増幅器2の出力信号out+,out−のDC電位は動作時のレベルまで低下する。
一方、制御回路11は、パワーコントロール信号pctlがonになった場合、このパワーオンの立ち上がり期間で図4Bのようにスイッチ7,8を閉状態(close)にするハイレベルのスイッチ制御信号swctlを出力する。スイッチ7を閉じたことにより、インピーダンス素子5と容量素子3とで構成される第1のローパスフィルタの抵抗成分は、インピーダンス素子5の抵抗値が0になったことから、最終段の差動増幅器2の信号出力端子(out+)から容量素子3までの配線に存在する抵抗成分のみとなり、第1のローパスフィルタの時定数が短くなる。同様に、スイッチ8を閉じたことにより、インピーダンス素子6と容量素子4とで構成される第2のローパスフィルタの抵抗成分は、最終段の差動増幅器2の信号出力端子(out−)から容量素子4までの配線に存在する抵抗成分のみとなり、第2のローパスフィルタの時定数が短くなる。
したがって、第1、第2のローパスフィルタの時定数が小さいことから、フィードバック信号fin+,fin−のDC電位は、最終段の差動増幅器2の出力信号out+,out−の電位低下に応じて図4Dに示すように速やかに動作時のレベルに低下する。
フィードバック信号fin+,fin−のDC電位が動作時のレベルで安定したとき、制御回路11は、図4Bのようにスイッチ7,8を開状態にするローレベルのスイッチ制御信号swctlを出力する。スイッチ7,8を開いたことにより、第1、第2のローパスフィルタの時定数が本来の値になるので、最終段の差動増幅器2の出力信号out+,out−のDC成分のみを取り出したフィードバック信号fin+,fin−が入力段の差動増幅器1に入力される。こうして、図1のリミッタアンプはDCフィードバック型リミッタアンプとしての動作を開始する。なお、フィードバック信号fin+,fin−のDC電位が動作時のレベルで安定したか否かは時間で管理すればよい。すなわち、制御回路11は、パワーコントロール信号pctlがonになってから一定時間後にスイッチ7,8を開状態にすればよい。
図5は図1のリミッタアンプをCMOSプロセスを用いて実現した時のシミュレーション結果を示す図であり、図5Aはパワーコントロール信号pctlの波形図、図5Bはスイッチ制御信号swctlの波形図、図5Cはバイアス電圧biasの波形図、図5Dはフィードバック信号fin+,fin−の波形図、図5Eは最終段の差動増幅器2の出力信号out+,out−の波形図、図5Fは図1のリミッタアンプの消費電流の波形図である。ここでは、制御回路11にパワーコントロール信号pctlと1MHzのクロック信号CLKを入力し、パワーコントロール信号pctlの立ち下がりと同時にスイッチ制御信号swctlを立ち上げ、クロック信号CLKを64回数えた後にスイッチ制御信号swctlを立ち下げるようにした。
一方、図6は図10に示した従来のリミッタアンプのシミュレーション結果を示す図であり、図6Aはパワーコントロール信号の波形図、図6Bはバイアス電圧biasの波形図、図6Cはフィードバック信号fin+,fin−の波形図、図6Dは最終段の差動増幅器21の出力信号out+,out−の波形図、図6Eは図10のリミッタアンプの消費電流の波形図である。従来のリミッタアンプでは、本実施例のリミッタアンプと同様にパワーコントロール信号をロウレベルにすると、差動増幅器20,21の電流源トランジスタQ1,Q8にバイアス電圧biasが加わり、リミッタアンプに電流が流れるが、フィードバック信号fin+,fin−が動作時のレベルに安定するのに時間がかかる。このシミュレーションでは、図10のリミッタアンプのフィードバック信号fin+,fin−が安定するまでに1msec以上の時間がかかっている。
図5のシミュレーション結果で示したように本実施例のリミッタアンプにおいては、従来のリミッタアンプに比べて、フィードバック信号fin+,fin−が速やかに動作時のレベルに安定し、最終段の差動増幅器2から増幅された信号が出力されることが確認できる。
以上のように、本実施例によれば、DCフィードバック型のリミッタアンプにおいてDCオフセットを相殺するために必要となる、フィードバックパスに挿入されるローパスフィルタに対し、このローパスフィルタのインピーダンス素子と並列にスイッチを設け、増幅器が休止状態から動作状態になるときスイッチを一定時間閉状態にする制御回路を設けることにより、増幅器が休止状態から動作状態になるとき、ローパスフィルタの大きな時定数を一時的に小さくすることができ、ローパスフィルタから出力されるフィードバック信号のDC電位を動作時のレベルに速やかに安定させることができるので、リミッタアンプの立ち上がり時間を短くすることができる。その結果、ローパスフィルタの時定数の影響を受けるリミッタアンプの立ち上がり時間を考慮することなく、リミッタアンプの効果的なパワー制御を行うことができ、回路全体の低消費電力化に大きな効果がある。
[第2実施例]
第1実施例では、複数の差動増幅器を用いてリミッタアンプを構成したが、シングル構成のアンプを用いてリミッタアンプを実現することもできる。図7は本発明の第2実施例となるDCフィードバック型リミッタアンプの構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。図7のリミッタアンプは、フィードバック入力端子付き増幅器1a、増幅器2a、容量素子3a、インピーダンス素子5a、スイッチ7a、バイアス発生回路9、バイアス電圧出力回路10および制御回路11により構成される。
フィードバック入力端子付き増幅器1aを、CMOSプロセスで実現した場合、図8に示した回路構成となる。増幅器1aは、ゲート端子にバイアス電圧biasが入力され、ソース端子が接地された電流源トランジスタとなるnMOSトランジスタQ13と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタQ13のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたnMOSトランジスタQ14と、ゲート端子がフィードバック入力端子と接続され、ソース端子がトランジスタQ13のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたフィードバック用のnMOSトランジスタQ15と、ゲート端子およびドレイン端子に電源電圧VDDが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるnMOSトランジスタQ16とを有している。
入力段以外の増幅器2aを、CMOSプロセスで実現した場合、図9に示した回路構成となる。増幅器2aは、ゲート端子にバイアス電圧biasが入力され、ソース端子が接地された電流源トランジスタとなるnMOSトランジスタQ17と、ゲート端子が信号入力端子と接続され、ソース端子がトランジスタQ17のドレイン端子と接続され、ドレイン端子が信号出力端子と接続されたnMOSトランジスタQ18と、ゲート端子およびドレイン端子に電源電圧VDDが与えられ、ソース端子が信号出力端子と接続された負荷トランジスタとなるnMOSトランジスタQ19とを有している。
最終段の増幅器2aの信号出力端子(out)と増幅器1aのフィードバック入力端子(fin)との間に設けられたインピーダンス素子5aと、増幅器1aのフィードバック入力端子(fin)とグランドとの間に設けられた容量素子3aとからなるローパスフィルタは、出力信号outからDC成分のみを取り出したフィードバック信号finを出力する。インピーダンス素子5aとしては、例えば抵抗素子あるいはインダクタンス素子がある。
スイッチ7aは、インピーダンス素子5aと並列に接続される。スイッチ7aをCMOSプロセスで実現する場合、1個のトランジスタで構成することができる。
バイアス発生回路9、バイアス電圧出力回路10および制御回路11の動作は第1実施例と同様である。また、バイアス電圧出力回路10から出力されるバイアス電圧biasに基づく増幅器1a,2aの動作は第1の実施例の差動増幅器1,2と同様であり、制御回路11から出力されるスイッチ制御信号swctlに基づくスイッチ7aの動作は第1実施例のスイッチ7と同様である。したがって、複数のシングル構成の増幅器1a,2aを用いてリミッタアンプを構成する本実施例においても、第1実施例と同様の効果を得ることができる。
なお、入力段の増幅器1aに図8に示したような構成のアンプを使用し、入力段以外の増幅器2aに図9に示したような構成の反転アンプを使用した場合、増幅器1aに入力されるフィードバック信号finは入力信号inと同相の信号であるため、負帰還をかけるためには、増幅器1aと増幅器2aの合計の個数を奇数にする必要がある。
以上のように、本発明にかかるリミッタアンプは、無線通信用送受信器に適している。
Claims (5)
- 出力信号の直流(DC)成分を入力にフィードバックしてDCオフセットを相殺するDCフィードバック型のリミッタアンプにおいて、
信号入力端子と信号出力端子とフィードバック入力端子とを有し、動作状態と休止状態との切り替えが可能な増幅器と、
インピーダンス素子と容量素子とからなり、前記信号出力端子の出力信号からDC成分のみを取り出して前記フィードバック入力端子に入力するローパスフィルタと、
前記インピーダンス素子と並列に接続されたスイッチと、
前記増幅器が前記休止状態から前記動作状態になるとき、前記スイッチを一定時間閉状態にする制御回路とを備えることを特徴とするリミッタアンプ。 - 請求の範囲第1項記載のリミッタアンプにおいて、
前記増幅器は、n(nは自然数)段目の差動増幅器の信号出力端子とn+1段目の差動増幅器の信号入力端子とを接続することにより、多段接続された複数の差動増幅器からなり、
前記ローパスフィルタは、最終段の差動増幅器の出力信号からDC成分のみを取り出して入力段の差動増幅器のフィードバック入力端子に入力することを特徴とするリミッタアンプ。 - 請求の範囲第2項記載のリミッタアンプにおいて、
前記複数の差動増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数の差動増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えることを特徴とするリミッタアンプ。 - 請求の範囲第1項記載のリミッタアンプにおいて、
前記増幅器は、n(nは自然数)段目のシングル構成増幅器の信号出力端子とn+1段目のシングル構成増幅器の信号入力端子とを接続することにより、多段接続された複数のシングル構成増幅器からなり、
前記ローパスフィルタは、最終段のシングル構成増幅器の出力信号からDC成分のみを取り出して入力段のシングル構成増幅器のフィードバック入力端子に入力することを特徴とするリミッタアンプ。 - 請求の範囲第4項記載のリミッタアンプにおいて、
前記複数のシングル構成増幅器の電流源トランジスタに供給するバイアス電圧を制御することにより、前記複数のシングル構成増幅器の動作状態と休止状態との切り替えを行うバイアス電圧出力回路を備えることを特徴とするリミッタアンプ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003046874 | 2003-02-25 | ||
JP2003046874 | 2003-02-25 | ||
PCT/JP2004/002198 WO2004077665A1 (ja) | 2003-02-25 | 2004-02-25 | リミッタアンプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2004077665A1 true JPWO2004077665A1 (ja) | 2006-06-08 |
Family
ID=32923246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005502904A Pending JPWO2004077665A1 (ja) | 2003-02-25 | 2004-02-25 | リミッタアンプ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2004077665A1 (ja) |
WO (1) | WO2004077665A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4717692B2 (ja) | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
JP2008236568A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | パワー検出回路および振幅制限回路 |
JP4999774B2 (ja) * | 2008-05-15 | 2012-08-15 | 日本電信電話株式会社 | 振幅制限増幅回路 |
CN101729032B (zh) * | 2008-10-22 | 2014-06-18 | 杭州士兰微电子股份有限公司 | 增益限幅电路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02186725A (ja) * | 1989-01-13 | 1990-07-23 | Pioneer Electron Corp | 受信機の中間周波増幅回路 |
JP2515070B2 (ja) * | 1991-10-30 | 1996-07-10 | 株式会社エヌエフ回路設計ブロック | 増幅器 |
JP3374710B2 (ja) * | 1996-10-30 | 2003-02-10 | 松下電工株式会社 | 帰還増幅回路 |
JPH10284947A (ja) * | 1997-03-31 | 1998-10-23 | Nec Corp | 送信用増幅器 |
-
2004
- 2004-02-25 WO PCT/JP2004/002198 patent/WO2004077665A1/ja active Application Filing
- 2004-02-25 JP JP2005502904A patent/JPWO2004077665A1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
WO2004077665A1 (ja) | 2004-09-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080922 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090623 |