KR100872920B1

KR100872920B1 - 버퍼 앰프, 드라이버 ｉｃ 및 이 드라이버 ｉｃ를 이용하는표시 장치

Info

Publication number: KR100872920B1
Application number: KR1020077005695A
Authority: KR
Inventors: 히로유끼 이노꾸찌
Original assignee: 로무 가부시키가이샤
Priority date: 2004-09-13
Filing date: 2005-09-06
Publication date: 2008-12-08
Also published as: CN100505522C; US7916133B2; JP4950665B2; TW200614657A; JPWO2006030666A1; KR20070032832A; CN101019312A; US20080088616A1; WO2006030666A1

Abstract

저전압 구동으로 고속 동작을 하는 버퍼 회로를 제공하는 데에 있다. 본 발명은, 버퍼 앰프의 입력 단자와 출력 단자 사이에 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 비교부가 구성되고 이 비교부의 비교 동작에 소정의 오프셋 전압이 설정된 제1 콤퍼레이터와 이 제1 콤퍼레이터의 출력 신호에 따라 ON/OFF 하는 스위치 회로를 갖고, 전원 라인으로부터 출력 단자에 스위치 회로를 통해 전류를 흘림으로써 버퍼 앰프의 출력 전압의 상승을 가속하는 버퍼 회로에 있어서, P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 비교부가 구성된 제2 콤퍼레이터와, 제2 콤퍼레이터의 비교 동작을 제1 콤퍼레이터의 비교부를 구성하는 트랜지스터의 불감대의 범위로 제한하는 동작 제한 회로를 포함하고 있으며, 스위치 회로가 제1 콤퍼레이터의 출력 신호 및 제2 콤퍼레이터의 출력 신호에 따라 ON/OFF되는 것이다.

콤퍼레이터, 불감대, MOS 트랜지스터, 스위치 회로, 버퍼 회로, 동작 제한 회로, 입력 단자, 출력 단자, 출력 전압

Description

버퍼 앰프, 드라이버 ＩＣ 및 이 드라이버 ＩＣ를 이용하는 표시 장치{BUFFER AMPLIFIER, DRIVER IC, AND DISPLAY APPARATUS USING THAT DRIVER IC}

본 발명은, 버퍼 앰프, 드라이버 IC 및 이 드라이버 IC를 이용하는 표시 장치에 관한 것으로, 상세하게는, 표시 장치용의 저전압 구동으로 고속 동작을 하는 전압 출력 앰프의 개량에 관한 것이다.

액정 표시 장치나 유기 EL 표시 장치 등의 IC 드라이버, 즉, 전압 출력 앰프는, 대용량, 저소비 전력, 고속 출력 응답이 요구된다. 그 때문에, 출력 전압은, 그라운드 전위로부터 전원 전위 부근까지의 다이나믹 레인지가 필요하게 된다.

출원인은, CMOS의 버퍼 앰프(볼티지 팔로워)의 출력측에서 출력측과 전원 라인 사이, 그리고 출력측과 그라운드 라인 사이에 각각 스위치 회로를 설치하고, 또한 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 콤퍼레이터를 2개 설치한 출력 가속 회로(인핸서 회로)를 갖는 버퍼 회로를 발명으로서 출원하고 있다(특허 문헌 1). 이 버퍼 회로는, 버퍼 앰프의 상승, 하강시의 출력 전류의 대부분을 출력 가속 회로로부터 공급함으로써 출력 전압 신호의 스루 레이트를 향상시키는 것이다.

이 버퍼 회로는, 각 콤퍼레이터의 비교 동작에 오프셋이 공급되어, 버퍼 앰프에의 입력 전압이 출력 전압에 대해 소정의 오프셋 전압을 초과하는 일정한 범위 에 있을 때에는, 콤퍼레이터에서 그것을 검출하여, 입력 신호가 상승할 때에는 전원측에 접속된 스위치 회로를 ON으로 하여 출력 신호를 급속히 상승시키고, 입력 신호가 하강할 때에는 그라운드측에 접속된 스위치 회로를 ON으로 하여 출력 전압 신호를 급속히 하강시키고, 출력 전압이 입력 전압에 대해 오프셋 전압의 범위에 들어 있었을 때에 각각에 스위치 회로를 OFF로 하여 버퍼 앰프의 출력만으로서 입력 전압에 대응하는 출력 전압을 버퍼 앰프로부터 출력하는 것이다.

또한, 상기의 콤퍼레이터의 비교 동작에 대해 공급되는 상기의 오프셋 전압은, 콤퍼레이터를 구성하는 한 쌍의 MOS 트랜지스터의 임계치를 이용함으로써 형성되어 있다.

특허 문헌 1: 일본특허공개공보 제2004-140487호

상기의 일본특허공개공보 제2004-140487호의 전원측과 그라운드측에 각각 접속되는 2개의 스위치 회로는, 각각 콤퍼레이터에 의해 ON/OFF가 제어된다. 이 경우, 콤퍼레이터의 1개는, 상승측에 대응하여 N 채널 MOS 트랜지스터의 차동쌍으로 구성되는 전류 절환 회로로 되고, 다른 1개는, 하강측에 대응하여 P 채널 MOS 트랜지스터의 차동쌍으로 구성되는 전류 절환 회로로 된다. 그 때문에, 각각의 콤퍼레이터는, N 채널 혹은 P 채널의 트랜지스터의 동작 임계치로 결정되는 0.8V 정도의 불감대(소스-게이트간 전압)를 갖는다.

<발명의 개시>

<발명이 해결하고자 하는 과제>

MOS 트랜지스터는, 통상적으로, 임계치 이하의 입력 신호에 대해 동작은 하 지 않는, 입력 신호에 대한 불감대가 있다. 따라서, 상승 신호에 대해 N 채널 MOS 트랜지스터의 차동쌍을 비교부에 갖는 콤퍼레이터는, 입력 신호가 불감대를 초과한 곳으로부터 동작을 개시한다. 또한, 하강 신호에 대해 P 채널 MOS 트랜지스터의 차동쌍의 콤퍼레이터는, 불감대가 전원 전압측으로 되므로 입력 신호가 전원 전압을 기준으로 하여 이곳으로부터 불감대 이하의 전압까지 저하된 곳으로부터 동작을 개시한다.

한편, 콤퍼레이터의 비교 동작에 대해 공급되는 상기의 오프셋 전압은, 버퍼 앰프의 입력 전압의, 출력 전압에 대한 차전압이다. 따라서, 콤퍼레이터의 차동쌍 트랜지스터의 동작 임계치 이상에서의 차전압으로서 공급되기 때문에, 여전히 차동쌍 트랜지스터의 동작 개시 시점에서의 불감대는 비교 동작 상에서 남게 된다.

버퍼 앰프, 특히, 저전압 구동의 버퍼 앰프에서는, 그라운드 전위로부터 전원 전위까지의 레일·투·레일로 동작시키는 것이 필요하게 되지만, 이 경우의 출력 가속 회로(그 콤퍼레이터)가 갖는 0.8V 정도의 불감대 영역은, 버퍼 앰프만의 동작으로 되게 되어, 스루 레이트가 떨어지는 결점이 있다. 이러한 버퍼 앰프를 액정 표시 장치나 유기 EL 표시 장치 등의 IC 드라이버로서 사용한 경우에 스루 레이트의 하락은, 수평 방향의 구동 주파수에 영향을 주어 고해상도화의 장해로 된다.

특히, 액티브 매트릭스형의 유기 EL 표시 장치의 픽셀 회로의 콘덴서의 구동 전압(기입 전압)을 발생하는 드라이버에서는, 출력 신호의 상승까지의 시간이 10μsec 이하의 동작 속도로 구동 전압을 4.0V 정도의 전압으로 설정할 것이 요구되므 로 문제이다.

본 발명의 목적은, 이와 같은 종래 기술의 문제점을 해결하는 것으로서, 저전압 구동으로 고속 동작을 하는 버퍼 회로를 제공하는 것에 있다.

또한, 본 발명의 다른 목적은, 기준 전위 라인(예를 들면 그라운드)으로부터 전원 전위 부근까지 다이나믹 레인지가 큰 출력 전압을 발생하는 것이 가능한 저전압 구동의 버퍼 회로를 갖는 드라이버 IC를 제공하는 것에 있다.

또한, 본 발명의 다른 목적은, 저소비 전력으로 고속 표시가 가능한 표시 장치를 제공하는 것에 있다.

<과제를 해결하기 위한 수단>

이와 같은 목적을 달성하기 위한 제1 발명의 버퍼 앰프, 드라이버 IC 혹은 이 드라이버 IC를 이용하는 표시 장치의 특징은, 버퍼 앰프의 입력 단자와 출력 단자 사이에 설치되며 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 소정의 오프셋 전압이 설정되며 이 오프셋 전압을 초과한 곳에서 출력 신호를 발생하는 제1 콤퍼레이터와, 이 제1 콤퍼레이터의 상기 출력 신호에 따라 ON/OFF하는 스위치 회로를 갖고, 이 스위치의 ON 혹은 OFF에 따라 전원 라인으로부터 상기 출력 단자에 혹은 상기 출력 단자로부터 기준 전위 라인에 전류를 흘림으로써 상기 버퍼 앰프의 출력 전압의 상승 혹은 출력 전압의 하강을 가속하는 버퍼 회로로서,

P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성된 제2 콤퍼레이터와, 제1 콤퍼레이터의 비교부를 구성하는 상기 어느 한쪽의 MOS 트랜지스터의 불감대의 범위로 제2 콤퍼레이터의 비교 동작을 제한하기 위한 동작 제한 회로를 포함하고 있으며, 스위치 회로가 제1 콤퍼레이터의 상기 출력 신호 및 제2 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF되는 것이다.

또한, 제2 발명은, 버퍼 앰프의 입력 단자와 출력 단자 사이에 설치되며 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 제1 오프셋 전압이 설정되며 이 제1 오프셋 전압을 초과한 곳에서 비교 동작을 하는 제1 콤퍼레이터와, P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성되며 이 비교부의 비교 동작에 제2 오프셋 전압이 설정되며 이 제2 오프셋 전압을 초과한 곳에서 비교 동작을 하는 제2 콤퍼레이터와 상기 제1 콤퍼레이터의 출력 신호에 따라 ON/OFF하는 제1 스위치 회로와 상기 제2 콤퍼레이터의 출력 신호에 따라 ON/OFF하는 제2 스위치 회로를 갖고, 상기 제1 스위치의 ON 혹은 OFF에 따라 전원 라인으로부터 상기 출력 단자에 전류를 흘림으로써 상기 버퍼 앰프의 출력 전압의 상승을 가속하고, 상기 제2 스위치의 ON 혹은 OFF에 따라 상기 출력 단자로부터 기준 전위 라인에 전류를 싱크함으로써 상기 버퍼 앰프의 출력 전압의 하강을 가속하는 버퍼 회로로서,

상기 P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성된 제3 콤퍼레이터와, 상기 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성된 제4 콤퍼레이터와, 상기 제1 콤퍼레이터의 상기 비교부를 구성하는 상기 트랜지스터의 불감대의 범위로 상기 제3 콤퍼레이터의 비교 동작을 제한하기 위한 제1 동작 제한 회로와, 상기 제4 콤퍼레이터의 비교 동작을 상기 제2 콤퍼레이터의 상기 비교부를 구성하는 상기 트랜지스터의 불감대의 범위로 제한하기 위한 제2 동작 제한 회로를 포함하고 있으며,

상기 제1 스위치 회로가 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제3 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF되고, 상기 제2 스위치 회로가 상기 제2 콤퍼레이터의 상기 출력 신호 및 상기 제4 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF되는 것이다.

<발명의 효과>

스루 레이트를 향상시키기 위해서는, 출력 가속 회로의 콤퍼레이터에 설정되는 소정의 오프셋 전압은, 가능한 한 낮은 전압치가 바람직하다. 소정의 오프셋 전압은, 버퍼 앰프의 출력 전류치에도 의존하지만, 유기 EL 표시 장치와 같은 구동 회로에 사용되는 버퍼 회로에서는, ㎂ 오더의 버퍼 앰프의 출력 전류에 대해 적어도 비교부를 구성하는 트랜지스터의 불감대 이하의 전압치로 되고, 그 전압은, 0.1V나, 그 이하로 설정될 필요가 있다. 게다가, 비교 동작의 개시는, 불감대 이상인 곳으로부터로 된다.

한편, 스위치 회로를 ON시켜 전원 라인으로부터 전류를 공급하는 출력 가속 회로는, 급속히 전류를 출력 단자에 공급하기 때문에, 오버슈트가 발생하기 쉽다. 그 때문에, 버퍼 앰프의 입력 전압과 출력 전압의 비교를 개시하기 위한 소정의 오프셋 전압을 낮게 하는 데에는 한계가 있다. 따라서, 스루 레이트를 향상시키기 어렵다.

따라서, 본 발명에서는, 제1 콤퍼레이터는, 오버슈트를 억제하는 한계 근처의 오프셋 전압으로서, 예를 들면, 0.1V 정도로 억제하여 불감대 영역 이상으로 동작하도록 한다. 또한, 제1 콤퍼레이터의 비교부를 구성하는 MOS 트랜지스터와는 상이한 P 채널 혹은 N 채널의 제2 콤퍼레이터를 설치하고, 이 제2 콤퍼레이터의 비교 동작을 제1 콤퍼레이터의 불감대 영역에서 동작하도록 제한한다. 제2 콤퍼레이터의 동작 범위를 불감대 영역으로 제한함으로써, 소정의 오프셋 전압을 갖고 비교 동작을 하는 제1 콤퍼레이터에 대해 오프셋 전압의 설정이 실질적으로 이루어지지 않는 제2 콤퍼레이터가 영향을 주지 않도록 한다. 이에 의해, 오버슈트를 억제하는 한계 근처까지 제1 콤퍼레이터의 소정의 오프셋 전압을 낮게 하는 것이 가능하게 되어, 제1 콤퍼레이터의 불감대에서는 제1 콤퍼레이터의 동작에 영향을 주지 않고 제2 콤퍼레이터가 동작하므로 스루 레이트를 향상시킬 수 있다.

그런데, 출력 가속 회로를 상승 신호와 하강 신호에 대응하여 각각 동작시키는 경우에는, 각각 콤퍼레이터가 필요하게 된다. 이 경우, N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터의 비교부를 갖는 콤퍼레이터(출력 가속 회로측)에 병렬로 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터의 비교부를 갖는 콤퍼레이터를 설치함으로써 한쪽의 불감대 영역에서 다른쪽의 트랜지스터를 동작시켜 각각의 비교 동작에 대해 불감대를 없애는 것이 생각된다.

그러나, N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터의 콤퍼레이터(출력 가속 회로측)에 병렬로 설치한 불감대에서 동작하는 다른쪽의 콤퍼레이터가 오프셋 전압을 갖는 콤퍼레이터와 동일한 타입의 트랜지스터로 구성되게 된다. 그 때문에, 동일한 타입의 트랜지스터가 입력 전압 신호의 상승, 하강의 대부분의 기간에서 패러럴 구동되게 된다. 설령, 콤퍼레이터에 소정의 오프셋 전압을 갖게 하였다고 해도, 부하 전류가 커지게 되면, 상승 신호, 하강 신호에서의 오버슈트를 완전히 억제할 수 없게 되어, 링잉으로 발전하고, 이와 같은 것은, 실제로는 쓸모없는 회로로 되게 되는 것을 알 수 있었다.

그러나, 상기와 같은 동작 제한 회로를 설치하면, 상승측과 하강측의 쌍방에 불감대에서 동작하고 또한 오프셋 전압의 설정이 실질적으로 이루어지지 않는 콤퍼레이터의 동작 범위가 불감대 영역 부근으로 제한되므로, 상승 신호의 후반 혹은 하강 신호의 후반에는 동일한 타입의 트랜지스터로 구성되는 콤퍼레이터의 패러럴 구동은 없어져, 설령 비교 검출 동작에 변동이 있어도 링잉을 방지할 수 있다.

그 결과, 본 발명은, 예를 들면, 버퍼 앰프가 그라운드 전위로부터 전원 전위까지의 레일·투·레일로 동작하는 것이라도 높은 스루 레이트로 동작시킬 수 있어, 저전압 구동으로 고속 동작을 하는 버퍼 회로를 용이하게 실현할 수 있다. 또한, 기준 전위 라인(그라운드)으로부터 전원 전위 부근까지 다이나믹 레인지가 큰 출력 전압을 발생하는 드라이버 IC, 나아가서는, 저소비 전력으로 고속 표시가 가능한 표시 장치를 이 버퍼 회로를 이용하여 용이하게 실현할 수 있다.

<발명을 실시하기 위한 최량의 형태>

도 1은 본 발명을 적용한 버퍼 회로의 일 실시예의 블록도, 그리고 도 2는 그 구체적인 회로도이다.

도 1에서, 참조 부호 10은 버퍼 회로로서, 버퍼 앰프(1)와 출력 가속 회로(2)로 이루어진다. 출력 가속 회로(2)는, 스위치 회로(20)와 콤퍼레이터(COM)(23∼26), 그리고 동작 제한 회로(27, 28)로 구성되며, 스위치 회로(20)는, 스위치 회로(21)와 스위치 회로(22)로 이루어진다.

버퍼 앰프(1)는, OP 앰프(OP) 혹은 차동 증폭 회로 등으로 구성되며, 그 출력측이 (-) 입력 단자(반전 입력 단자)(10c)에 전귀환되어, 볼티지 팔로워로 되어 있다. 이 버퍼 앰프(1)는, 전원 전압 라인(+VDD)과 그라운드 라인(GND)(기준 전위 라인) 사이, 즉, 레일·투·레일로 동작한다. 전원 전압 라인(+VDD)의 전압은, 여기에서는, 5.0V이다.

버퍼 앰프(1)의 (+) 입력 단자(비반전 입력 단자)(10a)와 출력 단자(10b) 사이에는 상승측 콤퍼레이터(COM)(23)와 하강측 콤퍼레이터(COM)(24)가 설치되어 있다. 이들 콤퍼레이터(23, 24)는, 버퍼 앰프(1)의 입력 전압과 출력 전압을 입력측에 받아 이들 전압을 비교하여 이들 사이에 콤퍼레이터(23)에서는 전위차 ΔV 이상의 차가 있는 것을 검출하고, 콤퍼레이터(23)에서는 전위차 ΔV' 이상의 차가 있는 것을 검출한다. 콤퍼레이터(23, 24)는, 각각 그 비교 결과에 따라, 스위치 회로(21, 22)를 각각 ON/OFF한다.

즉, 콤퍼레이터(23)는, 출력 가속 회로의 상승측의 입력단 회로를 구성하고 있고, 그 (+) 입력 단자는 버퍼 앰프(1)의 (+) 입력 단자(10a)에, 그 (-) 입력 단 자는 버퍼 앰프(1)의 (-) 입력 단자(10c)에 각각 접속되어 있다. 콤퍼레이터(24)는, 출력 가속 회로의 하강측의 입력단 회로를 구성하고 있고, 그 (-) 입력 단자는 (+) 입력 단자(10a)에, 그 (+) 입력 단자는 (-) 입력 단자(10c)에 각각 접속되어 있다.

버퍼 앰프(1)의 입력 전압(Vin)이 출력 전압(Vout)에 대해 전위차 ΔV 이상의 차이가 있을 때에는, 콤퍼레이터(23)가 스위치 회로(21)를 ON으로 하고, 버퍼 앰프(1)의 입력 전압(Vin)이 출력 전압(Vout)에 대해 전위차 ΔV' 이상의 차이가 있을 때에는, 콤퍼레이터(24)가 스위치 회로(22)를 ON으로 한다.

스위치 회로(21)는, 전원 전압 라인(+VDD)과 출력 단자(10b) 사이에 설치되고, 스위치 회로(22)는 출력 단자(10b)와 그라운드 라인(GND) 사이에 설치되어 있다.

전위차 ΔV는 콤퍼레이터(23)에 설정되는 비교 동작 개시 전압에 대한 오프셋 전압이고, 전위차 ΔV'는 콤퍼레이터(24)에 설정되는 비교 동작 개시 전압에 대한 오프셋 전압이다. 여기서는, 이들은, 오버슈트를 억제하는 한계 근처인 0.1V 정도로 설정되어 있다. 또한, ΔV'=ΔV이어도, 그렇지 않아도 된다.

Co는, 출력 단자(10b)에 접속된 부하로서의 콘덴서이다. 입력 전압 신호(Vin)는, (+) 입력 단자(10a)에 가해지며, 통상적으로, 이것은 상승, 하강이 급준한 펄스 신호이다. 출력 전압 신호(Vout)는, 출력 단자(10b)에 발생하는 전압 신호이다.

통상적으로, 콤퍼레이터(23)와 콤퍼레이터(24)는, P 채널 혹은 N 채널 중 어 느 한쪽의, 한 쌍의 차동 동작의 MOS 트랜지스터로 비교부가 구성되므로, 그 게이트 임계치(VTH)로 결정되는 동작 임계치에 의해 발생하는 0.8V 정도의 불감대가 있다.

따라서, (+) 입력 단자(10a)와 출력 단자(10b) 사이에는 상승측 콤퍼레이터(23)의 불감대 영역에서 동작하는 불감대 동작의 콤퍼레이터(25)가 설치되고, 이 콤퍼레이터(25)의 동작을 불감대(VTH1)의 범위로 제한하는 동작 제한 회로(27)가 더 설치되어 있다. 또한, (+) 입력 단자(10a)와 출력 단자(10b) 사이에는 하강측 콤퍼레이터(24)의 불감대 영역에서 동작하는 불감대 동작의 콤퍼레이터(26)가 설치되고, 이 콤퍼레이터(26)의 동작을 불감대(VTH2)의 범위로 제한하는 동작 제한 회로(28)가 더 설치되어 있다.

콤퍼레이터(25)의 (+) 입력 단자는 (+) 입력 단자(10a)에, 그 (-) 입력 단자는 (-) 입력 단자(10c)에 각각 접속되고, 콤퍼레이터(26)의 (-) 입력 단자는 (+) 입력 단자(10a)에, 그 (+) 입력 단자는 (-) 입력 단자(10c)에 각각 접속되어 있다. 이들 콤퍼레이터(25, 26)는, 페어성이 높은 차동쌍 MOS 트랜지스터로 구성되어, 이들 콤퍼레이터의 비교부에는 비교 동작에 대해 실질적인 오프셋 전압은 없다.

버퍼 앰프(1)는, 내부에 정전류원과 차동 증폭 회로 등의 증폭 회로를 갖는 회로로서 구성되므로, 그만큼 스위치 동작의 회로보다 동작 속도가 느려진다. 한편, 콤퍼레이터(23, 24, 25, 26)는, 도 2에 도시하는 바와 같이 스위치 동작의 전류 절환 회로로 구성되므로, 그 동작 속도는 버퍼 앰프(1)보다 빠르다.

또한, 버퍼 앰프(1)는, 입력 전압 신호(Vin)를 받아 그 전압에 따라 출력 전 압 신호(Vout)를 발생하는 것으로, 입력 전압 신호(Vin)에 대해 출력 전압 신호(Vout)의 상승 혹은 하강 타이밍이 느려지므로, 펄스 형상의 입력 전압 신호(Vin)가 가해졌을 때에는, 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이에는 전위차가 발생한다. 이 전위차를 콤퍼레이터(23, 24)가 비교 검출한다.

콤퍼레이터(23)의 동작에 대해 설명하면, 입력 전압 신호(Vin)가 상승하여, 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 불감대(=0.8V)를 초과하면 콤퍼레이터(23)가 동작을 개시하고, Vin＞Vout이고 또한 ΔV(=Vin-Vout=0.1V) 이상일 때에, 콤퍼레이터(23)의 검출 신호(P1)에 의해 스위치 회로(21)가 ON으로 된다. 이 때, 버퍼 앰프(1)의 상승이 느린 출력 전류에 대해 전원 전압 라인(+VDD)으로부터 출력 단자(10a)에 ON한 스위치 회로(21)를 통해 전류가 고속으로 공급되어 출력 전압 신호(Vout)가 고속으로 상승한다.

이 때 스위치 회로(21)로부터 공급되는 전류치는 버퍼 앰프(1)의 출력 전류치보다 크다. 출력 단자(10b)에는 부하(Co)가 접속되어 있으므로, 스위치 회로(21)가 ON 상태에 있어도 상승 상태에서는 통상 ΔV(=Vin-Vout=0.1V) 이상의 관계는 유지되어, 부하(Co)가 버퍼 앰프(1)의 출력 전류치와 스위치 회로(21)로부터 공급되는 전류치의 합으로 충전된다. 또한, 이 때에는 하강측 콤퍼레이터(24)는 출력 신호를 발생하지 않기 때문에, 스위치 회로(22)는 OFF이다.

입력 전압 신호(Vin)가 “H”(HIGH 레벨)에 가까워졌을 때에는, 출력 전압 신호(Vout)가 입력 전압 신호(Vin)의 상승에 추종하여 결국 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 ΔV(=0.1V) 이하로 되면, 콤퍼레이터(23)의 검출 신호(P1)가 정지하여 스위치 회로(21)가 OFF로 되며, 상승이 느린 버퍼 앰프(1)의 출력 전류에 의해 출력 전압 신호(Vout)가 “H”의 전압치에 이른다.

이 경우, 콤퍼레이터(23)의 비교부를 MOS 트랜지스터로 구성하면, 그 게이트 임계치(VTH1)로 결정되는 불감대가 있으므로 입력 전압 신호(Vin)가 0.8V 이하일 때에는 콤퍼레이터(23)는 동작하지 않지만, 콤퍼레이터(25)가 동작한다. 따라서, 스위치 회로(21)를 ON시키는 검출 신호(P1)는 콤퍼레이터(23)로부터는 발생하지 않지만, 이 때, 콤퍼레이터(23)의 불감대 영역(VTH1)(0V∼0.8V, 단 Vin＞Vout의 영역)에서 동작하는 콤퍼레이터(25)가 Vin＞Vout이면 검출 신호(P2)를 발생하여 스위치 회로(21)를 ON으로 한다. 그에 의해 입력 전압 신호(Vin)의 상승 초기에 출력 전압 신호(Vout)도 고속의 상승을 하는 것이 가능해진다.

콤퍼레이터(25)는, 동작 제한 회로(27)에 의해 콤퍼레이터(23)의 불감대 영역(VTH1)(0V∼0.8V)의 범위로 동작이 제한되고 있으므로, 불감대 영역을 초과하면 스위치 회로(21)을 ON으로 하는 검출 신호(P2)가 정지하지만, 이 때에는 콤퍼레이터(23)가 동작을 개시하고 있으므로 검출 신호(P1)가 발생하고 있고 스위치 회로(21)는 ON인 채로 유지된다. 그와 같이 동작 제한 회로(27)가 콤퍼레이터(25)의 동작을 제한한다. 따라서, 스위치 회로(21)는, 콤퍼레이터(25)와 콤퍼레이터(23)의 절환 시점에서는 양자의 검출 신호(P1, P2)를 받아 ON 상태로 되어 있다. 스위치 회로(21)가 OFF하는 것은, 입력 전압 신호(Vin)가 “H”에 근접하여 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 ΔV(=0.1V) 이하로 되었을 때이다. 이 때에는, 콤퍼레이터(25)는 동작하고 있지 않다. 게다가, 상승이므로 콤 퍼레이터(26)도 동작하지 않는다.

그 결과, 스위치 회로(21)는, 콤퍼레이터(23)의 불감대의 영향을 받지 않으므로 ON으로 된다.

또한, 콤퍼레이터(23)의 출력 신호는, 불감대+전위차 ΔV에서 발생하므로, 이 점을 고려하여, 입력 전압 신호(Vin)가 불감대 범위로부터 통상의 동작 범위로 천이하는 영역, 즉, 콤퍼레이터의 비교부를 구성하는 MOS 트랜지스터의 불감대에 들어가는 전압 영역 혹은 불감대로부터 나온 전압 영역에서는, 콤퍼레이터(23)와 콤퍼레이터(25)의 양자의 출력 신호를 받아 스위치 회로(21)가 ON하도록 한다. 입력 전압 신호(Vin)의 불감대 전압, 즉, 소스-게이트간 전압을 0.8V로 하였을 때에, 콤퍼레이터(25)의 출력 신호의 정지는, 이에 대해 전위차 ΔV=0.1보다 큰 +0.2V 정도의 범위가 적당하고, 후술하는 바와 같이, 그라운드(GND)의 전위로부터 1.0V 정도가 높은 전압이 콤퍼레이터(25)의 동작 정지 전압으로서 동작 제한 회로(27)에 의해 설정된다. 또한, 콤퍼레이터(25)의 출력 신호를 정지하는 전압은, 상기 입력 전압의 신호의 상승 종료 후의 전압의 절반의 전압치보다 작은 범위에 있으면 된다.

입력 전압 신호(Vin)가 하강한 경우도 콤퍼레이터(23, 25)가 콤퍼레이터(24, 26)로 바뀌고, 스위치 회로(21)가 스위치 회로(22)로 바뀔 뿐이며, 스위치 회로(22)의 ON/OFF의 절환 동작은, 입력 전압 신호(Vin)의 하강에 따라 마찬가지로 하여 행해진다. 즉, 입력 전압 신호(Vin)가 하강하여, 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 불감대(=0.8V)를 초과하여 동작을 개시하고, Vin＜Vout일 때에, 콤퍼레이터(24)의 검출 신호(P3)에 의해 스위치 회로(22)가 ON으로 되어, 버퍼 앰프(1)의 하강이 느린 출력 전류에 가해져 출력 단자(10a)로부터 그라운드 라인(GND)에 고속으로 출력 단자(10b)로부터 전류가 싱크되어 출력 전압 신호(Vout)가 하강한다.

이 때 스위치 회로(22)로부터 그라운드(GND)에 싱크되는 전류치는 버퍼 앰프(1)의 싱크 출력 전류치보다 크다. 출력 단자(10b)에는 부하(Co)가 접속되어 있으므로, 스위치 회로(22)가 ON 상태에 있어도 하강 상태에서는 통상적으로 ΔV'(=Vin-Vout=0.1V) 이상의 관계는 유지되어, 부하(Co)가 버퍼 앰프(1)의 싱크 출력 전류치와 스위치 회로(22)에 의해 싱크되는 전류치의 합으로 방전된다. 또한, 이 때에는 상승측 콤퍼레이터(23)는 출력 신호를 발생하지 않기 때문에, 스위치 회로(21)는 OFF이다.

입력 전압 신호(Vin)가 "L"(LOW 레벨), 즉 그라운드 전위에 근접하였을 때에는, 출력 전압 신호(Vout)가 입력 전압 신호(Vin)의 하강에 추종하여 결국 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 ΔV' 이하로 되어, 콤퍼레이터(24)의 검출 신호(P3)가 정지하여 스위치 회로(22)가 OFF되며, 하강이 느린 버퍼 앰프(1)의 출력 전류에 의해 "L"로 된다.

이 경우, 콤퍼레이터(24)의 비교부를 MOS 트랜지스터로 구성하면, 그 게이트 임계치(VTH2)로 결정되는 불감대가 있으므로 입력 전압 신호(Vin)가 +VDD로부터의 차가 0.8V 이하일 때에는 콤퍼레이터(24)는 동작하지 않지만, 콤퍼레이터(26)가 동작한다. 따라서, 스위치 회로(22)를 ON시키는 검출 신호(P3)는 콤퍼레이터(24)로 부터는 발생하지 않지만, 이 때, 콤퍼레이터(23)의 불감대 영역(VTH2)(+VDD∼(+VDD-0.8)V, 단, Vin＜Vout의 영역)에서 동작하는 콤퍼레이터(26)가 Vin＜Vout이면 검출 신호(P4)를 발생하여 스위치 회로(22)를 ON으로 한다. 그에 의해 출력 전압 신호(Vout)는, 고속 하강이 가능하게 된다.

콤퍼레이터(26)는, 동작 제한 회로(28)에 의해 콤퍼레이터(23)의 불감대 영역(VTH2)(+VDD∼(+VDD-0.8)V)의 범위로 동작이 제한되어 있으므로, 불감대 영역을 초과하면 스위치 회로(22)를 ON으로 하는 검출 신호(P4)가 정지한다. 그러나, 이 때에는 콤퍼레이터(24)가 동작을 개시하고 있으므로, 검출 신호(P3)가 발생하고 있어 스위치 회로(22)는 ON인 채로 유지된다.

또한, 상기와 마찬가지로 스위치 회로(22)는, 콤퍼레이터(26)와 콤퍼레이터(24)의 절환 시점에서는 양자의 검출 신호(P3, P4)를 받아 ON 상태로 되어 있다. 그리고 이 스위치 회로(22)가 OFF하는 것은, 그라운드 전위에 근접하여 입력 전압 신호(Vin)와 출력 전압 신호(Vout) 사이의 전위차가 ΔV(=0.1V) 이하로 되었을 때이다. 이 때에는, 콤퍼레이터(26)는 동작하고 있지 않다. 게다가, 하강이므로, 콤퍼레이터(25)도 동작하지 않는다.

그 결과, 스위치 회로(22)는, 콤퍼레이터(24)의 불감대의 영향을 받지 않고 ON으로 된다.

콤퍼레이터(24)의 출력 신호도 불감대+전위차 ΔV'에서 발생하므로, 이 점을 고려하여, 입력 전압 신호(Vin)가 불감대 범위로부터 통상의 동작 범위로 천이하는 영역, 즉, 콤퍼레이터의 비교부를 구성하는 MOS 트랜지스터의 불감대에 들어가는 전압 영역 혹은 불감대로부터 나온 전압 영역에서는, 콤퍼레이터(24)와 콤퍼레이터(26)의 양자의 출력 신호를 받아 스위치 회로(22)가 ON하도록 한다. 입력 전압 신호(Vin)의 불감대 전압, 즉, 소스-게이트간 전압을 0.8V로 했을 때에, 콤퍼레이터(26)의 출력 신호의 정지는, 이에 대해 +0.2V 정도로 되어, 후술하는 바와 같이, 전원 전압(+VDD)으로부터 1.0V 정도가 낮은 전압이 콤퍼레이터(26)의 정지 전압으로서 설정된다. 또한, 콤퍼레이터(26)의 출력 신호를 정지하는 전압은, 상기 입력 전압의 신호의 하강 개시 전압의 반의 전압치보다 작은 범위에 있으면 된다.

도 2는, 그 구체적인 회로도이다. 도 2에서는, 도 1과 동일한 구성 요소는 동일한 부호로 나타내고 있다.

각 콤퍼레이터(23∼26)는, 전류 절환 회로로 구성되어 있다. 콤퍼레이터(23)는, 차동쌍 트랜지스터가 N 채널 MOS 트랜지스터(TN1, TN2)로 구성되어 있다. 앞의 전위차 ΔV(=0.1V)의 오프셋 전압은, 트랜지스터(TN1, TN2)의 동작 임계치의 차로 결정된다. 이 전위차 ΔV의 오프셋 전압은, 이들 트랜지스터(TN1, TN2)의 불감대의 전압 0.8V보다 작다. 오프셋 전압은, 예를 들면, 페어성을 제거하여 한 쌍의 MOS 트랜지스터의 임계치를 미스매치(mismatch)시킴으로써 행해진다. 혹은 한 쌍의 MOS 트랜지스터의 채널폭비(게이트폭비)를 1:n(n은 2 이상의 수)으로 함으로써도 가능하다.

입력 신호의 상승 시점에서는, 이들 트랜지스터의 불감대의 전압 0.8V가 문제로 된다. 이 불감대에 대해 콤퍼레이터(25)는, 차동쌍 트랜지스터가 P 채널 MOS 트랜지스터(TP1, TP2)로 구성되어 있어, P 채널 트랜지스터이므로, 0V∼0.8V의 범 위에는 불감대는 없다.

한편, 콤퍼레이터(24)는, 차동쌍 트랜지스터가 P 채널 MOS 트랜지스터(TP3, TP4)로 구성되어 있다. 앞의 전위차 ΔV'(=0.1V)의 오프셋 전압은, 트랜지스터(TP3, TP4)의 동작 임계치의 차로 결정된다. 상기한 바와 같이, 이 전위차 ΔV'의 오프셋 전압도 이들 트랜지스터(TP3, TP4)의 불감대의 전압 0.8V보다 작다.

입력 신호의 하강 시점에서는, 이 불감대의 전압 0.8V가 문제로 된다. 이 불감대에 대해 콤퍼레이터(26)는, 차동쌍 트랜지스터가 N 채널 MOS 트랜지스터(TN3, TN4)로 구성되어 있어, N 채널 트랜지스터이므로, +VDD(=5.0V)∼(+VDD-0.8)V의 범위에는 불감대는 없다.

또한, 버퍼 앰프(1)의 입력 단자(10a)는, 트랜지스터(TN1, TP3, TN3, TP1)의 각 게이트에 각각 접속되어 있다. 버퍼 앰프(1)의 출력 단자(10b)는, 트랜지스터(TN2, TP4, TN4, TP2)의 각 게이트에 각각 접속되어 있다.

스위치 회로(21, 24)는, 각각 P 채널 MOS 트랜지스터(TP), N 채널 MOS 트랜지스터(TN)로 구성되어 있다. 트랜지스터(TP)는, 전원 라인(+VDD)과 출력 단자(10b) 사이에 소스-드레인이 접속되고, 트랜지스터(TN)는, 그라운드(GND)와 출력 단자(10b) 사이에 소스-드레인이 접속되어 있다.

트랜지스터(TP)의 게이트는, 콤퍼레이터(23)의 검출 신호(P1)를 발생하는 트랜지스터(TN1)의 드레인(그 부하 트랜지스터인 P 채널 MOS 트랜지스터(TP5)의 드레인)에 접속되고, 또한 출력측 트랜지스터(TN7)의 드레인에 접속되어 있다. 트랜지스터(TN7)는, 트랜지스터(TP2)의 부하 트랜지스터(TN6)와 커런트 미러 접속되어 있 다. 이 커런트 미러 회로에 의해, 콤퍼레이터(25)의 검출 신호(P2)에 상당하는 트랜지스터(TP2)의 드레인 전류가 출력측 트랜지스터(TN7)의 드레인 전류로서 전송되어, 스위치 회로(21)를 구성하는 트랜지스터(TP)의 게이트를 구동한다.

그 결과, 각 콤퍼레이터(23, 25)의 검출 신호(P1, P2)는, 트랜지스터(TN1)의 드레인과 트랜지스터(TP2)의 드레인(트랜지스터(TN7)의 드레인)에 각각 발생하고, 트랜지스터(TP)가 이들 검출 신호(P1, P2)에 의해 ON으로 된다.

한편, 트랜지스터(TN)의 게이트는, 콤퍼레이터(24)의 검출 신호(P3)를 발생하는 트랜지스터(TP3)의 드레인(그 부하 트랜지스터인 N 채널 MOS 트랜지스터(TN8)의 드레인)에 접속되고, 또한 출력측 트랜지스터(TP10)의 드레인에 접속되어 있다. 트랜지스터(TP10)는, 트랜지스터(TN4)의 부하 트랜지스터(TP9)와 커런트 미러 접속되어 있다. 이 커런트 미러 회로에 의해, 콤퍼레이터(26)의 검출 신호(P4)에 상당하는 트랜지스터(TN4)의 드레인 전류가 출력측 트랜지스터(TP10)의 드레인 전류로서 전송되어, 스위치 회로(22)를 구성하는 트랜지스터(TN)의 게이트를 구동한다.

그 결과, 각 콤퍼레이터(24, 25)의 검출 신호(P3, P4)는, 트랜지스터(TP3)의 드레인과 트랜지스터(TN4)의 드레인(트랜지스터(TP10)의 드레인)에 각각 발생하고, 트랜지스터(TN)가 이들 검출 신호(P3, P4)에 의해 ON으로 된다.

각 콤퍼레이터(23∼26)는, 전류 절환 회로의 정전류원으로서 각각 N 채널, P 채널의 MOS 트랜지스터(TN9, TP11, TP12, TN10)를 갖고 있다. 트랜지스터(TN9, TN10)의 게이트는 각각 정전압의 바이어스 라인(Vb)에 접속되고, 트랜지스터(TP11, TP12)의 게이트는 각각 정전압의 바이어스 라인(Va)에 접속되어 있다.

동작 제한 회로(27)는, 콤퍼레이터(25)의 차동 증폭 회로의 정전류원인 트랜지스터(TP12)의 드레인과 그 차동쌍 트랜지스터(TP1, TP2)의 공통 소스 사이에 설치되고, 소스-드레인이 접속된 트랜지스터(TP13, TP14)의 종속 접속 회로(직렬 회로)로 구성된다.

이와 같이 동작 제한 회로(27)를 콤퍼레이터(25)의 차동 증폭 회로의 한 쌍의 차동 트랜지스터(TP1, TP2)와 정전류원(트랜지스터(TP12)) 사이에 설치함으로써 간단한 회로로 비교 동작의 전압 범위를 제한할 수 있다.

트랜지스터(TP14)는, 그 게이트가 드레인에 다이오드 접속되고 또한 트랜지스터(TP1, TP2)의 공통의 소스에 접속되어 있다. 트랜지스터(TP14)의 소스측은, 트랜지스터(TP13)의 드레인에 접속되어 있다. 따라서, 트랜지스터(TP13)의 드레인의 전압에 따라 트랜지스터(TP14), 즉, 이 다이오드가 OFF한다. 이것이 OFF하는 전압은, 트랜지스터(TP1, TP2)의 게이트의 전압이 트랜지스터(TN1, TN2)의 불감대 전압(소스-게이트간 전압)보다 조금 높은 전압, 예를 들면, 1.0V 정도로 되었을 때이다. 이 OFF로 되는 전압의 설정은, 트랜지스터(TP13)의 게이트에 조정된 소정의 정전압(Vc)이 설정됨으로써 행해진다. 또한, 그렇게 되는 전압이 외부로부터 트랜지스터(TP13)의 게이트 전압(Vc)에 공급된다.

그 결과, 콤퍼레이터(25)의 차동쌍 트랜지스터(TP1, TP2)는, 트랜지스터(TN1, TN2)의 불감대(0V∼1.0V)의 범위에서 동작할 수 있어, 트랜지스터(TP1, TP2)가 ON으로 되었을 때에는, 동작 제한 회로(27)의 트랜지스터(TP13, TP14)는 모두 ON으로 되고, 트랜지스터(TP1, TP2)의 게이트의 전압이 1.0V 정도로 되었을 때 에 트랜지스터(TP14)가 OFF하여 콤퍼레이터(25)의 동작이 정지한다.

동작 제한 회로(28)는, 콤퍼레이터(26)의 차동 증폭 회로의 정전류원인 트랜지스터(TN10)의 드레인과 그 차동쌍 트랜지스터(TN3, TN4)의 공통 소스 사이에 설치된 소스-드레인이 접속되며, 트랜지스터(TN1, TN12)의 종속 접속 회로(직렬 회로)로 구성된다. 이 동작 제한 회로(28)도 콤퍼레이터(26)의 차동 증폭 회로의 한 쌍의 차동 트랜지스터(트랜지스터(TN3, TN4))와 정전류원(트랜지스터(TN10)) 사이에 설치되어 있다.

트랜지스터(TN12)는, 그 게이트가 드레인에 다이오드 접속되고, 또한 트랜지스터(TN3, TN4)의 공통의 소스에 접속되어 있다. 트랜지스터(TN12)의 소스측은, 트랜지스터(TN11)의 드레인에 접속되어 있다. 따라서, 트랜지스터(TN11)의 드레인의 전압에 따라 트랜지스터(TN12), 즉, 이 다이오드가 OFF한다. 이것이 OFF하는 전압은, 트랜지스터(TN3, TN4)의 게이트의 전압이 트랜지스터(TP3, TP4)의 불감대보다도 조금 낮은 전위, 예를 들면, +VDD(=5.0V)로부터 1.0V 정도 낮은 4.0V 정도로 되었을 때이다. 이 OFF로 되는 전압의 설정은, 트랜지스터(TN11)의 게이트에 조정된 정전압(Vd)이 설정됨으로써 행해진다. 또한, 그렇게 되게 하는 전압이 외부로부터 트랜지스터(TN11)의 게이트 전압(Vd)에 공급된다.

그 결과, 콤퍼레이터(26)의 차동쌍 트랜지스터(TN3, TN4)는, 트랜지스터(TP3, TP4)의 불감대(+VDD(=5.0V)로부터 4.0V)의 범위에서 동작할 수 있어, 트랜지스터(TN3, TN4)가 ON으로 되었을 때에는, 동작 제한 회로(28)의 트랜지스터(TN11, TN12)는 모두 ON으로 되고, 트랜지스터(TP1, TP2)의 게이트의 전압이 +VDD(=5.0V)로부터 4.0V 정도로 되었을 때에 트랜지스터(TP12)가 OFF하여 콤퍼레이터(26)의 동작이 정지한다.

한편, 버퍼 앰프(1)는, 차동 앰프(11, 12)로 이루어지는 드라이브단과 CMOS 구성의 출력단 회로(13)로 이루어지는 증폭 회로이다. 출력단 회로(13)는, P 채널 MOS 트랜지스터(QP), N 채널 MOS 트랜지스터(QN)로 구성되며, 이들 트랜지스터(QP), 트랜지스터(QN)가 차동 앰프(11, 12)에 의해 모두 구동된다. 이에 의해 버퍼 앰프(1)는, 레일·투·레일로, 동작하는 앰프로 된다.

차동 앰프(11)는, 차동쌍이 N 채널 트랜지스터로 구성되는 드라이브단으로서, 차동쌍의 N 채널 트랜지스터(Q1, Q2) 중, Q1의 게이트는 입력 단자(10a)에 접속되고, Q2의 게이트는 출력 단자(10b)에 접속되어 있다. 또한, 차동 앰프(12)는, 차동쌍이 P 채널 트랜지스터로 구성되는 드라이브단으로서, 차동쌍 트랜지스터의 P 채널 트랜지스터(Q3, Q4) 중, Q3의 게이트는 입력 단자(10a)에 접속되고, Q4의 게이트는 출력 단자(10b)에 접속되어 있다. 트랜지스터(Q2, Q4)의 게이트는, 각각 (-) 입력 단자(10c)에 접속되는 것이지만, 출력 단자(10b)에 직접 접속되게 되므로, 도 2에서는 특별히 (-) 입력 단자(10c)를 도시하고 있지 않다.

출력단 회로(13)의 트랜지스터(QP)의 게이트는, 차동 앰프(11)의 트랜지스터(Q1)의 드레인과, 커런트 미러 회로의 출력측의 N 채널 MOS 트랜지스터(Q5)의 드레인에 접속되어 있다. 트랜지스터(Q5)의 드레인은, 이것과 커런트 미러 접속되는 입력측 N 채널 MOS 트랜지스터(Q6)에 접속되어, 차동 앰프(12)의 트랜지스터(Q4)의 드레인 전류가 이 커런트 미러 회로에 의해 트랜지스터(Q5)의 드레인 전류로서 전 송된다. 트랜지스터(Q5, Q6)로 이루어지는 커런트 미러 회로는, 트랜지스터(Q4)에 발생하는 구동 전류를 역방향으로 반전하는 반환 회로(turn-around circuit)로 되어 있다.

그 결과, 트랜지스터(QP)의 게이트는, 차동 앰프(11)의 트랜지스터(Q1)와 차동 앰프(12)의 트랜지스터(Q4)에 의해 모두 구동된다.

출력단 회로(13)의 트랜지스터(QN)의 게이트는, 차동 앰프(12)의 트랜지스터(Q3)의 드레인과, 커런트 미러 회로의 출력측의 P 채널 MOS 트랜지스터(Q8)의 드레인에 접속되어 있다. 트랜지스터(Q8)의 드레인은, 이것과 커런트 미러 접속되는 입력측 P 채널 MOS 트랜지스터(Q9)에 접속되어, 차동 앰프(11)의 트랜지스터(Q2)의 드레인 전류가 이 커런트 미러 회로에 의해 트랜지스터(Q8)의 드레인 전류로서 전송된다. 여기서, 트랜지스터(Q8, Q9)로 이루어지는 커런트 미러 회로는, 트랜지스터(Q4)에 발생하는 구동 전류를 역방향으로 반전하는 반환 회로로 되어 있다.

그 결과, 트랜지스터(QN)의 게이트는, 차동 앰프(12)의 트랜지스터(Q3)와 차동 앰프(11)의 트랜지스터(Q2)에 의해 모두 구동된다.

또한, N 채널 MOS 트랜지스터(Q7)는 다이오드 접속되어, 트랜지스터(Q3)의 부하 트랜지스터로 되어 있다. 그 드레인에는 트랜지스터(Q8)의 드레인이 접속되어 있다. P 채널 MOS 트랜지스터(Q10)는 다이오드 접속되어, 트랜지스터(Q1)의 부하 트랜지스터로 되어 있다. 그 드레인에는 트랜지스터(Q5)의 드레인이 접속되어 있다.

또한, N 채널 MOS 트랜지스터(Q11)는, 차동 앰프(11)의 정전류원으로서, 바 이어스 전압(Vb)을 받는다. P 채널 MOS 트랜지스터(Q12)는, 차동 앰프(12)의 정전류원으로서, 바이어스 전압(Va)을 받는다.

그런데, 버퍼 앰프(1)를 구성하는 각 트랜지스터(QP, QN, Q1∼Q12)는, 출력 단자(10b)의 출력 전압이 입력에 전귀환되는 증폭 회로이므로, 각각 전류 출력용의 트랜지스터로 구성된다. 이에 대해 앞의 콤퍼레이터(23∼26)를 구성하는 트랜지스터 및 스위치 회로(21, 22)를 구성하는 트랜지스터는, 스위치 동작의 트랜지스터이다.

전류 출력용의 트랜지스터와 스위치 동작의 트랜지스터는, 소스, 드레인, 게이트의 크기(면적)가 다르다. 통상적으로, 스위치 동작의 트랜지스터는, ON/OFF 동작을 시킬 뿐이므로, 아날로그적인 전류 증폭 동작을 하지 않는다. 따라서, 소스-드레인 사이에 있는 게이트 폭은 좁아도 되어, 작은 면적의 트랜지스터로서 형성된다. 이 점, 전류 출력용의 트랜지스터는, 최대 출력 전류치에 따른 면적을 가져 소스-드레인 사이에 있는 게이트 폭은 커지게 된다. 그 때문에, 동작 속도는 스위치 동작의 트랜지스터 쪽이 전류 출력용의 트랜지스터보다 빠르다. 이와 같은 것에 의해 콤퍼레이터(23∼26)와 스위치 회로(21, 22)가 출력 가속 회로로서 동작할 수 있다.

그런데, 도 2에서, 스위치 회로(25)의 트랜지스터(TP14)는, 그 게이트가 드레인에 다이오드 접속되어 있지만, 다이오드 접속하지 않고, 트랜지스터(TP14)의 게이트에, 입력 단자(10a)에 입력되는 입력 전압 신호(Vin)를 입력할 수 있다. 이 경우에는, 트랜지스터(TP14)가 OFF하는 타이밍이 트랜지스터(TP13)의 드레인 전압 혹은 소스 전압과 입력 전압 신호(Vin)의 전압과의 관계로 결정된다.

마찬가지로 트랜지스터(TN12)는, 그 게이트가 드레인에 다이오드 접속되어 있다. 그러나, 이와 같은 다이오드 접속하지 않고, 트랜지스터(TN12)의 게이트에 입력 전압 신호(Vin)를 입력할 수 있다. 이와 같이 하여도 상기와 마찬가지의 동작이 가능하다. 이 경우에는, 트랜지스터(TN12)가 OFF하는 타이밍이 트랜지스터(TN11)의 드레인 전압 혹은 소스 전압과 입력 전압 신호(Vin)의 전압과의 관계로 결정된다.

또한, 실시예에서는, 트랜지스터(TP13)의 게이트에 조정된 정전압(Vc)을 가하고, 트랜지스터(TN11)의 게이트에 조정된 정전압(Vd)을 가하고 있지만, 이들 정전압(Vc, Vd) 대신에 입력 전압 신호(Vin)를 트랜지스터(TP13)의 게이트와 트랜지스터(TN11)의 게이트에 각각 가하여도 된다. 이와 같이 하면, 정전압(Vc, Vd)을 발생하는 바이어스 회로가 불필요하게 된다. 이 경우, 트랜지스터(TP13), 트랜지스터(TN11)의 ON/OFF하는 타이밍과 각각의 차동쌍의 트랜지스터(TP1, TP2)와, 차동쌍의 트랜지스터(TN3, TN4)의 비교 동작의 타이밍이 약간 어긋날 뿐으로, 상기와 마찬가지의 동작이 가능하여, 동작상의 문제는 생기지 않는다.

이상 설명하였지만, 도 2의 실시예의 동작 제한 회로는, 일례로서, 실시예에 한정되는 것은 아니다. 오프셋 전압(ΔV, ΔV')의 값도 일례로서, 실시예에 한정되는 것은 아니다.

실시예에서는, 콤퍼레이터의 비교부를 차동쌍의 트랜지스터로 구성하고, 오 프셋 전압(ΔV, ΔV')을 차동쌍 트랜지스터의 동작 임계치의 차에 의해 형성하고 있지만, 오프셋 전압(ΔV, ΔV')은, 게이트 폭비(채널 폭비)나, 패러럴로 접속하는 소자수, 혹은 소스에 직렬 저항을 삽입하는 것 등에 의해 형성하여도 되는 것은 물론이다.

실시예의 불감대에서 동작하는 콤퍼레이터(25, 26)의 비교부는, 차동쌍 트랜지스터를 페어성이 높은 것으로 하여, 실질적으로 오프셋 전압이 없는 것으로 하고 있지만, 다소 페어성이 나빠도 오프셋 전압(ΔV, ΔV')에 대해 문제가 없을 정도, 예를 들면, ΔV/2 혹은 ΔV'/2보다 작은 오프셋 전압이 있어도 된다.

실시예의 출력 가속 회로는, 버퍼 앰프의 상승 및 하강 시의 출력 전류의 대부분을 출력 단자(10b)에 공급하거나 혹은 싱크하는 것이지만, 본 발명은, 버퍼 앰프의 상승 및 하강 시 중 어느 한쪽만에서 출력 전류를 출력 단자에 공급하거나 혹은 싱크하는 것이어도 된다. 버퍼 앰프의 상승측만 가속하는 경우에는, 콤퍼레이터(23, 25)만을 설치하고, 콤퍼레이터(24, 26)와 스위치 회로(22)를 설치할 필요는 없다. 하강측은 버퍼 앰프만의 동작으로 하면 된다.

또한, 버퍼 앰프의 하강측만을 가속하는 경우에는, 콤퍼레이터(24, 26)만을 설치하고, 콤퍼레이터(23, 25)와 스위치 회로(21)를 설치할 필요는 없다. 상승측은 버퍼 앰프만의 동작으로 하면 된다.

그런데, 실시예에서 설명한 그라운드 전위는, 전원 전압과 상이한 소정의 기준 전위이면 되는 것은 물론이다.

도 1은 본 발명을 적용한 버퍼 회로의 일 실시예의 블록도.

도 2는 그 구체적인 회로도.

<부호의 설명>

1: 버퍼 앰프

2: 출력 가속 회로

10: 버퍼 회로

10a: (+) 입력 단자

10b: 출력 단자

10c: (-) 입력 단자

11, 12: 차동 앰프

13: 출력단 회로

20, 21, 22: 스위치 회로

23, 24, 25, 26: 콤퍼레이터

27, 28: 동작 제한 회로

Claims

버퍼 앰프의 입력 단자와 출력 단자 사이에 설치되며 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 제1 오프셋 전압이 설정되며 이 오프셋 전압을 초과한 곳에서 비교 동작을 하는 제1 콤퍼레이터와, 이 제1 콤퍼레이터의 출력 신호에 따라 ON/OFF하는 제1 스위치 회로를 갖고, 이 제1 스위치의 ON 혹은 OFF에 따라 전원 라인으로부터 상기 출력 단자에 혹은 상기 출력 단자로부터 기준 전위 라인에 전류를 흘림으로써 상기 버퍼 앰프의 출력 전압의 상승 혹은 출력 전압의 하강을 가속하는 버퍼 회로로서,

상기 P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성된 제2 콤퍼레이터와,

상기 어느 한쪽의 MOS 트랜지스터의 불감대(不感帶)의 범위에 상기 제2 콤퍼레이터의 비교 동작을 제한하기 위한 제1 동작 제한 회로

를 포함하고,

상기 제1 스위치 회로가 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제2 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF로 되는 버퍼 회로.
제1항에 있어서,

상기 제1 동작 제한 회로는, 상기 입력 전압이 상기 불감대에 들어가는 전압 영역 혹은 상기 불감대로부터 나온 전압 영역 중 어느 하나의 전압 영역과, 상기 불감대 영역에서 상기 제2 콤퍼레이터의 출력 신호를 발생시키는 것이며, 상기 제1 스위치 회로는, 상기 기준 라인과 상기 출력 단자 사이에 설치되며, 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제2 콤퍼레이터의 상기 출력 신호 중 어느 한쪽에 의해 선택적으로 ON으로 되고 또한 상기 불감대에 들어가는 전압 영역 혹은 상기 불감대로부터 나온 전압 영역에서는 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제2 콤퍼레이터의 상기 출력 신호를 동시에 받아 ON으로 되는 버퍼 회로.
제1항에 있어서,

상기 제1 동작 제한 회로는, 상기 입력 전압이 상기 불감대에 들어가는 전압 영역 혹은 상기 불감대로부터 나온 전압 영역 중 어느 하나의 전압 영역과, 상기 불감대 영역에서 상기 제2 콤퍼레이터의 출력 신호를 발생시키는 것이며, 상기 제1 스위치 회로는, 상기 전원 라인과 상기 출력 단자 사이에 설치되며 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제2 콤퍼레이터의 출력 신호 중 어느 한쪽에 의해 선택적으로 ON으로 되고 또한 상기 불감대에 들어가거나 혹은 상기 불감대로부터 나온 전압 영역에서는 제1 콤퍼레이터의 상기 출력 신호 및 상기 제2 콤퍼레이터의 출력 신호를 동시에 받아 ON으로 되는 버퍼 회로.
제2항에 있어서,

상기 제1 및 제2 콤퍼레이터의 각 상기 비교부는, 한 쌍의 차동 MOS 트랜지스터로 구성되고, 상기 제2 콤퍼레이터의 상기 비교부는, 오프셋 전압이 없는 비교 동작을 하는 것이며, 상기 제1 오프셋 전압은, 상기 제1 콤퍼레이터의 상기 한 쌍의 MOS 차동 트랜지스터의 동작 임계치의 차에 의해 형성되는 버퍼 회로.
제4항에 있어서,

상기 제2 콤퍼레이터는, 상기 한 쌍의 차동 트랜지스터의 동작 전류를 결정하는 제1 정전류원을 더 포함하고, 상기 제1 동작 제한 회로는, 상기 제2 콤퍼레이터의 상기 한 쌍의 차동 트랜지스터와 상기 제1 정전류원 사이에 설치된, N 채널 혹은 P 채널의 MOS 트랜지스터로 이루어지며, 상기 불감대에 들어가는 전압 영역 혹은 상기 불감대로부터 나온 전압 영역은, 상기 불감대의 전압치+상기 제1 오프셋 전압치보다 크고 또한 상기 입력 전압의 신호의 상승 전압의 절반의 전압치 혹은 하강 개시 전압의 절반의 전압치보다 작은 버퍼 회로.
제5항에 있어서,

상기 제1 및 제2 콤퍼레이터의 상기 비교부와 상기 제1 스위치 회로는, 스위치 동작의 트랜지스터로 구성되고, 상기 버퍼 앰프를 구성하는 트랜지스터는, 전류 출력용의 트랜지스터로 구성되며, 상기 제1 동작 제한 회로는, 상기 N 채널 혹은 P 채널의 MOS 트랜지스터를 복수개 종속 접속한 회로로서 형성되는 버퍼 회로.
제6항에 있어서,

상기 제1 및 제2 콤퍼레이터는 전류 절환 회로로 구성되고, 상기 제1 오프셋 전압치는, 상기 불감대로 되는 전압치보다 작은 것이며, 상기 버퍼 앰프는, P 채널 MOS 트랜지스터의 차동쌍을 갖는 제1 차동 증폭 회로와 N 채널 MOS 트랜지스터의 차동쌍을 갖는 제2 차동 증폭 회로로 이루어지는 드라이브단과, 이들 제1 및 제2 차동 증폭 회로에 의해 구동되는 CMOS 회로의 출력단을 갖고, 레일·투·레일로 동작하는 앰프인 버퍼 회로.
제2항에 있어서,

제3 및 제4 콤퍼레이터와 제2 스위치 회로와 제2 동작 제한 회로를 더 포함하고, 상기 제3 콤퍼레이터는, P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 상기 제1 오프셋 전압 혹은 상기와는 다른 오프셋 전압이 설정되며, 상기 제3 콤퍼레이터의 출력 신호에 따라 상기 제2 스위치 회로가 ON/OFF되고, 상기 제4 콤퍼레이터는, 상기 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성되며, 상기 제2 동작 제한 회로는, 상기 제3 콤퍼레이터의 상기 비교부를 구성하는 상기 어느 한쪽의 MOS 트랜지스터의 불감대의 범위로 상기 제4 콤퍼레이터의 비교 동작을 제한하기 위한 것인 버퍼 회로.
제8항에 있어서,

상기 제2 동작 제한 회로는, 상기 입력 전압이 상기 제3 콤퍼레이터의 상기 MOS 트랜지스터의 불감대에 들어가는 전압 영역 혹은 이 불감대로부터 나온 전압 영역 중 어느 하나의 전압 영역과, 이 불감대 영역에서 상기 제4 콤퍼레이터의 출력 신호를 발생시키는 것이며, 상기 제2 스위치 회로는, 상기 기준 라인과 상기 출력 단자 사이에 설치되며 상기 제3 콤퍼레이터의 상기 출력 신호 및 상기 제4 콤퍼레이터의 출력 신호 중 어느 한쪽에 의해 선택적으로 ON으로 되고 또한 상기 입력 전압이 상기 불감대에 들어가는 전압 영역 혹은 상기 불감대로부터 나온 전압 영역에서는 제3 콤퍼레이터의 상기 출력 신호 및 상기 제4 콤퍼레이터의 출력 신호를 동시에 받아 ON으로 되는 버퍼 회로.
제9항에 있어서,

상기 제3 및 제4 콤퍼레이터의 각 상기 비교부는, 한 쌍의 차동 MOS 트랜지스터로 구성되고, 상기 제4 콤퍼레이터의 상기 비교부는, 오프셋 전압이 없는 비교 동작을 하는 것이며, 상기 제3 콤퍼레이터의 상기 제1 오프셋 전압 혹은 상기 다른 오프셋 전압은, 상기 제3 콤퍼레이터의 상기 한 쌍의 MOS 차동 트랜지스터의 동작 임계치의 차에 의해 형성되는 버퍼 회로.
제10항에 있어서,

상기 제1 내지 제4 콤퍼레이터는 전류 절환 회로로 구성되고, 상기 제1 오프셋 전압 및 상기 다른 오프셋 전압은, 상기 불감대로 되는 전압치보다 작은 것이며, 상기 제4 콤퍼레이터는, 상기 한 쌍의 차동 트랜지스터의 동작 전류를 결정하는 제2 정전류원을 더 포함하고, 상기 제2 동작 제한 회로는, 상기 한 쌍의 차동 트랜지스터와 상기 제2 정전류원 사이에 설치되어 있는 또 다른 MOS 트랜지스터로 이루어지고, 상기 버퍼 앰프는, P 채널 MOS 트랜지스터의 차동쌍을 갖는 제1 차동 증폭 회로와 N 채널 MOS 트랜지스터의 차동쌍을 갖는 제2 차동 증폭 회로로 이루어지는 드라이브단과, 이들 제1 및 제2 차동 증폭 회로에 의해 구동되는 CMOS 회로의 출력단을 갖고, 레일·투·레일로 동작하는 앰프인 버퍼 회로.
버퍼 앰프의 입력 단자와 출력 단자 사이에 설치되며 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 제1 오프셋 전압이 설정되고 이 제1 오프셋 전압을 초과한 곳에서 비교 동작을 하는 제1 콤퍼레이터와, P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 입력 전압과 상기 출력 전압을 비교하는 비교부가 구성되고 이 비교부의 비교 동작에 제2 오프셋 전압이 설정되고 이 제2 오프셋 전압을 초과한 곳에서 비교 동작을 하는 제2 콤퍼레이터와, 상기 제1 콤퍼레이터의 출력 신호에 따라 ON/OFF하는 제1 스위치 회로와, 상기 제2 콤퍼레이터의 출력 신호에 따라 ON/OFF하는 제2 스위치 회로를 갖고, 상기 제1 스위치의 ON 혹은 OFF에 따라 전원 라인으로부터 상기 출력 단자에 전류를 흘림으로써 상기 버퍼 앰프의 출력 전압의 상승을 가속하며, 상기 제2 스위치의 ON 혹은 OFF에 따라 상기 출력 단자로부터 기준 전위 라인에 전류를 싱크함으로써 상기 버퍼 앰프의 출력 전압의 하강을 가속하는 버퍼 회로로서,

상기 P 채널 혹은 N 채널 중 어느 다른쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성된 제3 콤퍼레이터와,

상기 P 채널 혹은 N 채널 중 어느 한쪽의 MOS 트랜지스터로 상기 버퍼 앰프의 입력 전압과 출력 전압을 비교하는 비교부가 구성된 제4 콤퍼레이터와,

상기 제1 콤퍼레이터의 상기 비교부를 구성하는 상기 트랜지스터의 불감대의 범위로 상기 제3 콤퍼레이터의 비교 동작을 제한하기 위한 제1 동작 제한 회로와,

상기 제4 콤퍼레이터의 비교 동작을 상기 제2 콤퍼레이터의 상기 비교부를 구성하는 상기 트랜지스터의 불감대의 범위로 제한하기 위한 제2 동작 제한 회로

를 포함하고,

상기 제1 스위치 회로가 상기 제1 콤퍼레이터의 상기 출력 신호 및 상기 제3 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF되고, 상기 제2 스위치 회로가 상기 제2 콤퍼레이터의 상기 출력 신호 및 상기 제4 콤퍼레이터의 출력 신호에 따라 ON 혹은 OFF되는 버퍼 회로.
제1항 내지 제12항 중 어느 한 항의 버퍼 회로를 복수개 갖는 드라이버 IC.
드라이버 IC의 복수의 버퍼 회로가 표시 패널의 단자 핀 대응으로 각각 설치되고 각 상기 단자 핀에 각각 출력 전압을 송출하는 제13항의 상기 드라이버 IC를 갖는 표시 장치.
제14항에 있어서,

상기 표시 패널은, 액티브 매트릭스형의 유기 EL 표시 패널인 표시 장치.