JP4167883B2 - 電源降圧回路 - Google Patents
電源降圧回路 Download PDFInfo
- Publication number
- JP4167883B2 JP4167883B2 JP2002320303A JP2002320303A JP4167883B2 JP 4167883 B2 JP4167883 B2 JP 4167883B2 JP 2002320303 A JP2002320303 A JP 2002320303A JP 2002320303 A JP2002320303 A JP 2002320303A JP 4167883 B2 JP4167883 B2 JP 4167883B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- voltage
- transistor
- down circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は電源降圧回路に関する。
【０００２】
【従来の技術】
システムＬＳＩ等の半導体装置は、高集積化および微細化が進むに従って比較的高い電源電圧を全てのシステムに共通に使用することが困難になってきている。従って、このような半導体装置には、電源電圧を降圧して出力する電源降圧回路が必要である。電源降圧回路は、消費電力を低減させるためにスタンドバイ機能を有する場合がある。スタンドバイ機能は、電源降圧回路を不活性化してＤＣ電流を切断する機能である。
【０００３】
図１はスタンドバイ機能を具備した電源降圧回路のブロック図である。基準電圧発生回路（ＢＧＲ(Band Gap Reference)回路ともいう）は、外部電圧源の電圧Ｖdd-extを入力して、定電圧源である基準電圧Ｖrefを出力する。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、互いに並列に接続され、かつ、ＢＧＲ回路と出力端子との間に直列に接続されている。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefを基準として外部電圧Ｖdd-extよりも低い内部電源電圧Ｖdd-intを出力する。内部電源電圧Ｖdd-intは、出力端子から出力され、半導体装置内で電源電圧として用いられる。
【０００４】
降圧回路ＶＤＣｓは常時活性状態にあり、降圧回路ＶＤＣａは制御信号Ｖdc-enによって活性状態または不活性状態に制御される。従って、降圧回路ＶＤＣａが活性状態であるときには、内部電源電圧Ｖdd-intは降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａによって決定される電圧となり、一方で、降圧回路ＶＤＣａが不活性状態にあるときには、内部電源電圧Ｖdd-intは、常時活性状態である降圧回路ＶＤＣｓによって決定される電圧となる。
【０００５】
【発明が解決しようとする課題】
図３（Ａ）は、従来の降圧回路ＶＤＣａの回路図である。降圧回路ＶＤＣａは、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１、抵抗器Ｒ１、抵抗器Ｒ２および比較器ＡＭＰを備えている。
【０００６】
降圧回路ＶＤＣａが活性状態である場合を説明する。
【０００７】
制御信号Ｖdc-enがハイ（high）である場合には、トランジスタＰ３がオフになり、トランジスタＰ２およびトランジスタＮ１がオンになる。トランジスタＰ３がオフになるので、トランジスタＰ１のゲートは外部電圧源から切断される。それにより、トランジスタＰ１のゲートには比較器ＡＭＰからの出力電圧が印加される。トランジスタＰ２がオンであるので、内部電源電圧Ｖdd-intが、抵抗器Ｒ１およびＲ２によって分圧され、その分圧後の電圧がモニタ電圧Ｖmonとして比較器ＡＭＰへフィードバックされる。具体的には、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-int と表される。トランジスタＮ１がオンであるので比較器ＡＭＰは外部電圧源によって活性化されている。
【０００８】
比較器ＡＭＰは、基準電圧Ｖrefおよびモニタ電圧Ｖmonを入力し、それらの差を増幅して出力する。比較器ＡＭＰからの出力電圧に基づいてトランジスタＰ１が外部電圧源を出力端子へ接続する。モニタ電圧Ｖmonが比較器ＡＭＰへフィードバックされることによって、比較器ＡＭＰは、基準電圧Ｖrefおよびモニタ電圧Ｖmonが等しくなるように動作する。その結果、内部電源電圧Ｖdd-intは所望の電圧Ｖint-setで定常状態になる（図３（Ｂ）参照）。
【０００９】
次に、降圧回路ＶＤＣａが不活性状態である場合を説明する。
【００１０】
制御信号Ｖdc-enがロウ（low）である場合には、トランジスタＰ３がオンになり、トランジスタＰ２およびトランジスタＮ１がオフになる。トランジスタＰ３がオンになるので、トランジスタＰ１のゲートには外部電圧Ｖdd-extが印加される。それによりトランジスタＰ１はオフになる。トランジスタＰ２がオフになるので、比較器ＡＭＰの入力は電源降圧回路の出力端子から切断される。比較器ＡＭＰの入力は、抵抗器Ｒ２を介してグランドＧＮＤに接続される。従って、モニタ電圧Ｖmonは接地状態になる。
【００１１】
図３（Ｂ）は、降圧回路ＶＤＣａが活性状態と不活性状態との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。降圧回路ＶＤＣａは、まず、活性状態（アクティブ状態）Ａ１であり、次に、不活性状態（スタンドバイ状態）Ｓへ遷移し、さらに、活性状態（アクティブ状態）Ａ２へ遷移している。
【００１２】
降圧回路ＶＤＣａが活性状態Ａ１から不活性状態Ｓへ遷移したときには、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intから接地状態へ低下する。このとき、内部電源電圧Ｖdd-intは変動しない。これは、降圧回路ＶＤＣａが不活性状態になるので、内部電源電圧Ｖdd-intは、降圧回路ＶＤＣｓに依存するからである。
【００１３】
しかし、降圧回路ＶＤＣａが不活性状態Ｓから活性状態Ａ２へ遷移したときには、モニタ電圧Ｖmonが（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intの近傍で振動する。よって、モニタ電圧Ｖmonが定常状態へ復帰するまでに時間を要する。同様に、内部電源電圧Ｖdd-intは、所望の電圧Ｖint-setから外れ、定常状態へ復帰するまでに時間を要する。
【００１４】
これは、モニタ電圧Ｖmonのフィードバック配線の容量と抵抗器Ｒ１、Ｒ２とのＲＣ遅延に因る。一般に、配線の容量は小さいものの、抵抗器Ｒ１、Ｒ２の抵抗値は、降圧回路ＶＤＣａが活性状態のときに外部電圧源からのＤＣ電流の消費を低減させるために非常に高く設定されている。それにより、ＲＣ遅延が無視できないほどの大きさになるからである。
【００１５】
図４（Ａ）は、従来における他の降圧回路ＶＤＣａの回路図である。この降圧回路ＶＤＣａは、トランジスタＰ２を有さず、抵抗器Ｒ２とグランドＧＮＤとの間にＮＭＯＳトランジスタＮ２を有する点で図３（Ａ）に示す降圧回路ＶＤＣａと異なる。ＮＭＯＳトランジスタＮ２は制御信号Ｖdc-enによって制御される。
【００１６】
図４（Ａ）に示す降圧回路ＶＤＣａが活性状態のときには、トランジスタＰ３がオフになり、トランジスタＮ１およびトランジスタＮ２がオンになる。従って、活性状態においては、この降圧回路ＶＤＣａの動作は図３（Ａ）に示す降圧回路ＶＤＣａの動作と同様である。
【００１７】
図４（Ａ）に示す降圧回路ＶＤＣａが不活性状態のときには、トランジスタＰ３がオンになり、トランジスタＮ１およびトランジスタＮ２がオフになる。従って、内部電源電圧Ｖdd-intが抵抗器Ｒ１、Ｒ２によって分圧されることなく比較器ＡＭＰへフィードバックされる。
【００１８】
図４（Ｂ）は、図４（Ａ）に示す降圧回路ＶＤＣａが活性状態と不活性状態との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。
【００１９】
降圧回路ＶＤＣａが活性状態Ａ１から不活性状態Ｓへ遷移したときには、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intから内部電源電圧Ｖdd-intへ上昇する。このとき、内部電源電圧Ｖdd-intは変動しない。
【００２０】
しかし、降圧回路ＶＤＣａが不活性状態Ｓから活性状態Ａ２へ遷移したときには、モニタ電圧Ｖmonが（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intの近傍で振動する。よって、モニタ電圧Ｖmonが定常状態へ復帰するまでに時間を要する。同様に、内部電源電圧Ｖdd-intは所望の電圧Ｖint-setから外れ、定常状態へ復帰するまでに時間を要する。
【００２１】
これは、図３（Ａ）に示した降圧回路ＶＤＣａと同様にＲＣ遅延が配線容量および抵抗器Ｒ１、Ｒ２により生じることに因る。
【００２２】
そこで、本発明の目的は、モニタ電圧を適切に設定することにより、降圧回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が改善された電源降圧回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明に従った実施の形態による電源降圧回路は、外部電圧源から外部電圧を入力する入力端子と、前記外部電圧よりも低い内部電圧を出力する出力端子と、前記出力端子と前記外部電圧源との間に接続されたトランジスタと、前記出力端子と基準電圧源との間に互いに直列に接続された第１のスイッチング素子および第２のスイッチング素子と、第１の入力部、第２の入力部および出力部を有し、該出力部が前記トランジスタのゲートに接続された比較器と、前記第１の入力部に定電圧を供給する定電圧源と、前記第１のスイッチング素子および前記第２のスイッチング素子の間にあるノードから前記内部電圧に依存する電圧を前記第２の入力部へフィードバックするフィードバック回路と、任意に設定された電圧を前記第２の入力部へ供給する設定電圧源と、前記設定電圧源と前記第２の入力部との間に直列に接続された第３のスイッチング素子と、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子を制御する制御信号発信源と、前記外部電圧源から前記比較器へ電力を供給する電力経路に介在する第４のスイッチング素子とを備え、前記設定電圧源の電圧は、前記定電圧源の電圧にほぼ等しいことを特徴とする。
【００３１】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを互いに交代させても同様の効果を得ることができる。ただし、この場合、制御信号のハイとロウも交代させる必要がある。
【００３２】
図１は、スタンドバイ機能を具備した電源降圧回路のブロック図である。ＢＧＲ回路は、外部電圧源の電圧Ｖdd-extを入力して、定電圧源である基準電圧Ｖrefを出力する。外部電圧Ｖdd-extは比較的高く、例えば、５Ｖである。
【００３３】
降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、互いに並列に接続され、かつ、ＢＧＲ回路と出力端子との間に直列に接続されている。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefおよび外部電圧Ｖdd-extを入力する。さらに、降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefを基準として外部電圧Ｖdd-extよりも低い内部電源電圧Ｖdd-intを出力する。内部電源電圧Ｖdd-intは、電源降圧回路の出力端子から出力され、電源電圧として半導体装置内で用いられる。
【００３４】
降圧回路ＶＤＣｓは常時活性状態にあり、降圧回路ＶＤＣａは制御信号Ｖdc-enにより活性状態または不活性状態に制御される。従って、降圧回路ＶＤＣａが活性状態であるときには、内部電源電圧Ｖdd-intは降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａによって決定される電圧となり、一方で、降圧回路ＶＤＣａが不活性状態にあるときには、内部電源電圧Ｖdd-intは、常時活性状態である降圧回路ＶＤＣｓによって決定される電圧となる。
【００３５】
図２（Ａ）は、本発明に係る実施の形態に従った降圧回路ＶＤＣａの回路図である。本実施の形態による降圧回路ＶＤＣａを以下ＶＤＣ回路１００という。ＶＤＣ回路１００は、ＰＭＯＳトランジスタＰ１０、ＰＭＯＳトランジスタＰ２０、ＰＭＯＳトランジスタＰ３０、ＮＭＯＳトランジスタＮ１０、ＮＭＯＳトランジスタＮ２０、抵抗器Ｒ１０、抵抗器Ｒ２０、比較器ＡＭＰおよびスイッチＳＷを備えている。
【００３６】
トランジスタＰ１０のドレインがＶＤＣ回路１００の出力端子に接続され、そのソースが外部電圧源に接続されている。トランジスタＰ２０およびＰ３０は、ＶＤＣ回路１００の出力端子とグランドＧＮＤとの間に直列に接続されている。抵抗器Ｒ１０およびＲ２０は、トランジスタＰ２０とトランジスタＰ３０との間に直列に接続されている。
【００３７】
比較器ＡＭＰは、第１の入力部、第２の入力部および出力部を有する。該出力部はＰＭＯＳトランジスタＰ１０のゲートに接続されている。第１の入力部には、定電圧源が接続され、第２の入力部は、抵抗器Ｒ１０と抵抗器Ｒ２０との間のノードに接続されている。定電圧源の電圧Ｖrefは、外部電圧Ｖdd-extに基づいてＢＧＲ回路（図１参照）から供給される一定の電圧である。
【００３８】
トランジスタＰ２０は、このノードと出力端子との間を接続または切断することができる。トランジスタＰ３０は、このノードとグランドＧＮＤとの間を接続または切断することができる。
【００３９】
抵抗器Ｒ１０およびＲ２０は、出力端子における内部電源電圧Ｖdd-intを分圧する。内部電源電圧Ｖdd-intを分圧したノードにおける電圧は、該ノードから比較器ＡＭＰの第２の入力部へフィードバックされる。
【００４０】
スイッチＳＷは、第２の入力部と設定電圧源との間に接続されている。これにより、スイッチＳＷは、第２の入力部を設定電圧源に接続し、若しくは、第２の入力部を設定電圧源から切断する。設定電圧源の電圧Ｖsetは、任意に設定され得る。
【００４１】
トランジスタＰ３０は、トランジスタＰ１０のゲートと外部電圧源との間に接続されている。トランジスタＮ２０は、外部電圧源から比較器ＡＭＰへ電力を供給する経路に介在する。トランジスタＮ２０は、比較器ＡＭＰとグランドＧＮＤとの間に直接に接続されている。トランジスタＮ２０によって、外部電圧源から比較器ＡＭＰへの電力の供給を断つことができる。
【００４２】
トランジスタＰ２０、Ｐ３０、Ｎ１０およびＮ２０のそれぞれのゲート、並びに、スイッチＳＷは、制御信号発信源に接続されている。トランジスタＰ２０と制御信号発信源との間にはインバータ素子が接続されているので、トランジスタＰ２０には制御電圧Vdc-enの反転信号が供給される。従って、トランジスタＰ２０、Ｎ１０およびＮ２０は同じスイッチング動作を実行し、並びに、スイッチＳＷおよびトランジスタＰ３０はトランジスタＰ２０等とは逆のスイッチング動作を実行する。
【００４３】
図２（Ｂ）は、ＶＤＣ回路１００が活性状態（アクティブ状態）と不活性状態（スタンドバイ状態）との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。図２（Ａ）および図２（Ｂ）を参照して、ＶＤＣ回路１００の動作を説明する。
【００４４】
まず、ＶＤＣ回路１００が活性状態（図２（Ｂ）に示すＡ１）にあるときの動作を説明する。ＶＤＣ回路１００が活性状態のときには、制御信号発信源の電圧Ｖdc-enがハイ（high）になっている。それにより、トランジスタＰ２０、Ｎ１０およびＮ２０がオン状態であり、トランジスタＰ３０およびスイッチＳＷがオフ状態である。
【００４５】
トランジスタＰ２０、Ｎ１０がオン状態であるので、出力端子は抵抗器Ｒ１０、Ｒ２０を介してグランドＧＮＤに接続される。従って、ノードにおける電圧は、出力端子における内部電源電圧Ｖdd-intを抵抗器Ｒ１０、Ｒ２０によって分圧した電圧になる。より詳細には、ノードにおける電圧は、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int になる。
【００４６】
スイッチＳＷがオフ状態であるので、設定電圧源は比較器ＡＭＰの第２の入力部と切断されている。従って、活性状態においては、ノードにおける電圧がモニタ電圧Ｖmonとしてフィードバックされる。即ち、モニタ電圧Ｖmonは、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int である（図２（Ｂ）参照）。このように、モニタ電圧Ｖmonはノードを介して内部電源電圧Ｖdd-intをモニタすることができる。
【００４７】
トランジスタＮ２０がオン状態であるので、比較器ＡＭＰが活性状態にある。比較器ＡＭＰの第１の入力部には定電圧Ｖrefが供給されている。その第２の入力部にはモニタ電圧Ｖmonとして（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int が入力されている。比較器ＡＭＰは、定電圧Ｖrefとモニタ電圧Ｖmonとを比較して、それらの差を増幅して出力する。
【００４８】
トランジスタＰ３０がオフ状態であるので、トランジスタＰ１０のゲートは外部電圧源から切断されている。したがって、比較器ＡＭＰの出力がトランジスタＰ１０のゲートへ供給され、それによって、トランジスタＰ１０のソース-ドレイン間の接続状態が調節される。その結果、外部電圧Ｖdd-extがトランジスタＰ１０によって減圧されて出力端子から内部電源電圧Ｖdd-intとして出力される。
【００４９】
内部電源電圧Ｖdd-intは、抵抗器Ｒ１０、Ｒ２０によって分圧されて比較器ＡＭＰへフィードバックされる。従って、比較器ＡＭＰは、定電圧Ｖrefとモニタ電圧Ｖmonとを等しくするように動作する。定電圧Ｖrefとモニタ電圧Ｖmonとが等しくなったとき、即ち、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int であるときに、ＶＤＣ回路１００は定常状態となる。この定常状態のときの出力端子の電圧Ｖdd-intを定常電圧Ｖint-setとする（図２（Ｂ）参照）。このとき、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖint-set である。
【００５０】
次に、ＶＤＣ回路１００が不活性状態（図２（Ｂ）に示すＳ）になったときの動作を説明する。ＶＤＣ回路１００が不活性状態のときには、制御信号発信源の電圧Ｖdc-enがロウ（low）になっている。それにより、トランジスタＰ２０、Ｎ１０およびＮ２０がオフ状態になり、トランジスタＰ３０およびスイッチＳＷがオン状態になる。
【００５１】
トランジスタＰ２０がオフ状態になるので、ノードは出力端子から切断される。さらに、トランジスタＮ１０がオフ状態になるので、ノードはグランドＧＮＤからも切断される。従って、ノードは浮遊状態となる。
【００５２】
一方で、スイッチＳＷがオン状態になるので、設定電圧源が比較器ＡＭＰの第２の入力部へ接続される。それによって、設定電圧Ｖsetがモニタ電圧Ｖmonとして第２の入力部へ入力される。尚、設定電圧Ｖsetは任意の電圧であるが、本実施の形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である（図２（Ｂ）参照）。
【００５３】
トランジスタＮ２０がオフ状態になるので、比較器ＡＭＰが不活性状態となる。トランジスタＰ３０がオン状態になるので、外部電圧源がトランジスタＰ１０のゲートに接続される。従って、トランジスタＰ１０は、比較器ＡＭＰからの出力に依らず、外部電圧源に依存する。本実施の形態において、外部電圧Ｖdd-extはトランジスタＰ１０の閾値よりも高い電圧である。これにより、トランジスタＰ１０はオフ状態となる。
【００５４】
トランジスタＰ１０がオフ状態になることによって、出力端子の電圧Ｖdd-intは、図１に示すＶＤＣｓの出力に依存する。本実施の形態において、ＶＤＣｓの出力電圧は、Ｖint-setである。従って、ＶＤＣ回路１００の不活性状態において、Ｖdd-intは、Ｖint-setのまま維持される。このとき、内部電源電圧Ｖdd-intは変動しない。これは、降圧回路ＶＤＣａが不活性状態になるので、内部電源電圧Ｖdd-intは、降圧回路ＶＤＣｓに依存するからである。
【００５５】
次に、ＶＤＣ回路１００が、再度、活性状態（図２（Ｂ）に示すＡ２）に復活したときの動作を説明する。制御信号発信源の電圧Ｖdc-enがハイ（high）になる。トランジスタＰ２０、Ｎ１０およびＮ２０がオン状態になり、トランジスタＰ３０およびスイッチＳＷがオフ状態になる。それにより、比較器ＡＭＰが起動し、その結果、モニタ電圧Ｖmonが、設定電圧Ｖsetから定電圧Ｖrefに復活する。
【００５６】
しかし、本実施の形態によれば、設定電圧Ｖsetと定電圧Ｖrefとの差が従来の降圧回路よりも小さい。従って、モニタ電圧Ｖmonは、短時間で設定電圧Ｖsetから定電圧Ｖrefへ復帰する。それによって、内部電源電圧Ｖdd-intは、Ｖint-setから外れることなく定常状態を維持することができる。
【００５７】
本実施の形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である。しかし、設定電圧Ｖsetは定電圧Ｖrefに等しいことが好ましい。それによって、ＶＤＣ回路１００が活性状態および不活性状態のいずれの場合においても、モニタ電圧Ｖmonは定電圧Ｖrefになる。よって、ＶＤＣ回路１００が不活性状態から活性状態に遷移したときに、モニタ電圧Ｖmonは変動することがなく、ＶＤＣ回路１００の復活応答の特性がさらに向上する。尚、モニタ電圧Ｖmonが定電圧Ｖrefに等しい場合には、比較器ＡＭＰの第１の入力部および第２の入力部に同電位の信号が入力される。一般に、これは、ＶＤＣ回路１００が不活性状態のときに、比較器ＡＭＰに発散などの誤動作をもたらす原因となる。しかし、本実施の形態によれば、ＶＤＣ回路１００が不活性状態のときに比較器ＡＭＰがトランジスタＮ２０により外部電圧源から切断される。よって、モニタ電圧Ｖmonが定電圧Ｖrefに等しくても比較器ＡＭＰは誤動作を起こさない。
【００５８】
図２（Ｃ）は、スイッチＳＷの実施の形態の回路図である。本実施の形態において、スイッチＳＷは、互いに並列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタからなる。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、一体に形成されており、それにより１つのスイッチとして動作する。
【００５９】
制御信号発信源からの制御信号Ｖdc-enは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれか一方のゲートに反転入力され、他方に非反転入力される。例えば、制御信号Ｖdc-enは、ＮＭＯＳトランジスタのゲートに反転入力され、ＰＭＯＳトランジスタのゲートに非反転入力される。それによって、制御信号Ｖdc-enがロウのときには、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方がオン状態になる。制御信号Ｖdc-enがハイのときには、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方がオフ状態になる。このように、スイッチＳＷは、スイッチング動作を実行することができる。
【００６０】
【発明の効果】
本発明に従った電源降圧回路よれば、モニタ電圧を適切に設定することにより、降圧回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が従来よりも速くなる。
【図面の簡単な説明】
【図１】スタンドバイ機能を具備した電源降圧回路のブロック図。
【図２】本発明に係る実施の形態に従った降圧回路の回路図、その降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフおよびスイッチＳＷの回路図。
【図３】従来の降圧回路の回路図、および、従来の降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフ。
【図４】従来の降圧回路の回路図、および、従来の降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフ。
【符号の説明】
１００ ＶＤＣ回路
Ｐ１０、Ｐ２０、Ｐ３０ ＰＭＯＳトランジスタ
Ｎ１０、Ｎ２０ ＮＭＯＳトランジスタ
Ｒ１０、Ｒ２０ 抵抗器
ＡＭＰ 比較器
ＳＷ スイッチ
ＧＮＤ グランド
Ｖref 定電圧
Ｖdd-ext 外部電圧源電圧
Ｖdd-int 内部電源電圧
Ｖset 設定電圧
Ｖdc-en 制御信号
Ｖmon モニタ電圧
【発明の属する技術分野】
本発明は電源降圧回路に関する。
【０００２】
【従来の技術】
システムＬＳＩ等の半導体装置は、高集積化および微細化が進むに従って比較的高い電源電圧を全てのシステムに共通に使用することが困難になってきている。従って、このような半導体装置には、電源電圧を降圧して出力する電源降圧回路が必要である。電源降圧回路は、消費電力を低減させるためにスタンドバイ機能を有する場合がある。スタンドバイ機能は、電源降圧回路を不活性化してＤＣ電流を切断する機能である。
【０００３】
図１はスタンドバイ機能を具備した電源降圧回路のブロック図である。基準電圧発生回路（ＢＧＲ(Band Gap Reference)回路ともいう）は、外部電圧源の電圧Ｖdd-extを入力して、定電圧源である基準電圧Ｖrefを出力する。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、互いに並列に接続され、かつ、ＢＧＲ回路と出力端子との間に直列に接続されている。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefを基準として外部電圧Ｖdd-extよりも低い内部電源電圧Ｖdd-intを出力する。内部電源電圧Ｖdd-intは、出力端子から出力され、半導体装置内で電源電圧として用いられる。
【０００４】
降圧回路ＶＤＣｓは常時活性状態にあり、降圧回路ＶＤＣａは制御信号Ｖdc-enによって活性状態または不活性状態に制御される。従って、降圧回路ＶＤＣａが活性状態であるときには、内部電源電圧Ｖdd-intは降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａによって決定される電圧となり、一方で、降圧回路ＶＤＣａが不活性状態にあるときには、内部電源電圧Ｖdd-intは、常時活性状態である降圧回路ＶＤＣｓによって決定される電圧となる。
【０００５】
【発明が解決しようとする課題】
図３（Ａ）は、従来の降圧回路ＶＤＣａの回路図である。降圧回路ＶＤＣａは、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１、抵抗器Ｒ１、抵抗器Ｒ２および比較器ＡＭＰを備えている。
【０００６】
降圧回路ＶＤＣａが活性状態である場合を説明する。
【０００７】
制御信号Ｖdc-enがハイ（high）である場合には、トランジスタＰ３がオフになり、トランジスタＰ２およびトランジスタＮ１がオンになる。トランジスタＰ３がオフになるので、トランジスタＰ１のゲートは外部電圧源から切断される。それにより、トランジスタＰ１のゲートには比較器ＡＭＰからの出力電圧が印加される。トランジスタＰ２がオンであるので、内部電源電圧Ｖdd-intが、抵抗器Ｒ１およびＲ２によって分圧され、その分圧後の電圧がモニタ電圧Ｖmonとして比較器ＡＭＰへフィードバックされる。具体的には、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-int と表される。トランジスタＮ１がオンであるので比較器ＡＭＰは外部電圧源によって活性化されている。
【０００８】
比較器ＡＭＰは、基準電圧Ｖrefおよびモニタ電圧Ｖmonを入力し、それらの差を増幅して出力する。比較器ＡＭＰからの出力電圧に基づいてトランジスタＰ１が外部電圧源を出力端子へ接続する。モニタ電圧Ｖmonが比較器ＡＭＰへフィードバックされることによって、比較器ＡＭＰは、基準電圧Ｖrefおよびモニタ電圧Ｖmonが等しくなるように動作する。その結果、内部電源電圧Ｖdd-intは所望の電圧Ｖint-setで定常状態になる（図３（Ｂ）参照）。
【０００９】
次に、降圧回路ＶＤＣａが不活性状態である場合を説明する。
【００１０】
制御信号Ｖdc-enがロウ（low）である場合には、トランジスタＰ３がオンになり、トランジスタＰ２およびトランジスタＮ１がオフになる。トランジスタＰ３がオンになるので、トランジスタＰ１のゲートには外部電圧Ｖdd-extが印加される。それによりトランジスタＰ１はオフになる。トランジスタＰ２がオフになるので、比較器ＡＭＰの入力は電源降圧回路の出力端子から切断される。比較器ＡＭＰの入力は、抵抗器Ｒ２を介してグランドＧＮＤに接続される。従って、モニタ電圧Ｖmonは接地状態になる。
【００１１】
図３（Ｂ）は、降圧回路ＶＤＣａが活性状態と不活性状態との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。降圧回路ＶＤＣａは、まず、活性状態（アクティブ状態）Ａ１であり、次に、不活性状態（スタンドバイ状態）Ｓへ遷移し、さらに、活性状態（アクティブ状態）Ａ２へ遷移している。
【００１２】
降圧回路ＶＤＣａが活性状態Ａ１から不活性状態Ｓへ遷移したときには、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intから接地状態へ低下する。このとき、内部電源電圧Ｖdd-intは変動しない。これは、降圧回路ＶＤＣａが不活性状態になるので、内部電源電圧Ｖdd-intは、降圧回路ＶＤＣｓに依存するからである。
【００１３】
しかし、降圧回路ＶＤＣａが不活性状態Ｓから活性状態Ａ２へ遷移したときには、モニタ電圧Ｖmonが（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intの近傍で振動する。よって、モニタ電圧Ｖmonが定常状態へ復帰するまでに時間を要する。同様に、内部電源電圧Ｖdd-intは、所望の電圧Ｖint-setから外れ、定常状態へ復帰するまでに時間を要する。
【００１４】
これは、モニタ電圧Ｖmonのフィードバック配線の容量と抵抗器Ｒ１、Ｒ２とのＲＣ遅延に因る。一般に、配線の容量は小さいものの、抵抗器Ｒ１、Ｒ２の抵抗値は、降圧回路ＶＤＣａが活性状態のときに外部電圧源からのＤＣ電流の消費を低減させるために非常に高く設定されている。それにより、ＲＣ遅延が無視できないほどの大きさになるからである。
【００１５】
図４（Ａ）は、従来における他の降圧回路ＶＤＣａの回路図である。この降圧回路ＶＤＣａは、トランジスタＰ２を有さず、抵抗器Ｒ２とグランドＧＮＤとの間にＮＭＯＳトランジスタＮ２を有する点で図３（Ａ）に示す降圧回路ＶＤＣａと異なる。ＮＭＯＳトランジスタＮ２は制御信号Ｖdc-enによって制御される。
【００１６】
図４（Ａ）に示す降圧回路ＶＤＣａが活性状態のときには、トランジスタＰ３がオフになり、トランジスタＮ１およびトランジスタＮ２がオンになる。従って、活性状態においては、この降圧回路ＶＤＣａの動作は図３（Ａ）に示す降圧回路ＶＤＣａの動作と同様である。
【００１７】
図４（Ａ）に示す降圧回路ＶＤＣａが不活性状態のときには、トランジスタＰ３がオンになり、トランジスタＮ１およびトランジスタＮ２がオフになる。従って、内部電源電圧Ｖdd-intが抵抗器Ｒ１、Ｒ２によって分圧されることなく比較器ＡＭＰへフィードバックされる。
【００１８】
図４（Ｂ）は、図４（Ａ）に示す降圧回路ＶＤＣａが活性状態と不活性状態との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。
【００１９】
降圧回路ＶＤＣａが活性状態Ａ１から不活性状態Ｓへ遷移したときには、モニタ電圧Ｖmonは（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intから内部電源電圧Ｖdd-intへ上昇する。このとき、内部電源電圧Ｖdd-intは変動しない。
【００２０】
しかし、降圧回路ＶＤＣａが不活性状態Ｓから活性状態Ａ２へ遷移したときには、モニタ電圧Ｖmonが（Ｒ２／(Ｒ１+Ｒ２)）*Ｖdd-intの近傍で振動する。よって、モニタ電圧Ｖmonが定常状態へ復帰するまでに時間を要する。同様に、内部電源電圧Ｖdd-intは所望の電圧Ｖint-setから外れ、定常状態へ復帰するまでに時間を要する。
【００２１】
これは、図３（Ａ）に示した降圧回路ＶＤＣａと同様にＲＣ遅延が配線容量および抵抗器Ｒ１、Ｒ２により生じることに因る。
【００２２】
そこで、本発明の目的は、モニタ電圧を適切に設定することにより、降圧回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が改善された電源降圧回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明に従った実施の形態による電源降圧回路は、外部電圧源から外部電圧を入力する入力端子と、前記外部電圧よりも低い内部電圧を出力する出力端子と、前記出力端子と前記外部電圧源との間に接続されたトランジスタと、前記出力端子と基準電圧源との間に互いに直列に接続された第１のスイッチング素子および第２のスイッチング素子と、第１の入力部、第２の入力部および出力部を有し、該出力部が前記トランジスタのゲートに接続された比較器と、前記第１の入力部に定電圧を供給する定電圧源と、前記第１のスイッチング素子および前記第２のスイッチング素子の間にあるノードから前記内部電圧に依存する電圧を前記第２の入力部へフィードバックするフィードバック回路と、任意に設定された電圧を前記第２の入力部へ供給する設定電圧源と、前記設定電圧源と前記第２の入力部との間に直列に接続された第３のスイッチング素子と、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子を制御する制御信号発信源と、前記外部電圧源から前記比較器へ電力を供給する電力経路に介在する第４のスイッチング素子とを備え、前記設定電圧源の電圧は、前記定電圧源の電圧にほぼ等しいことを特徴とする。
【００３１】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを互いに交代させても同様の効果を得ることができる。ただし、この場合、制御信号のハイとロウも交代させる必要がある。
【００３２】
図１は、スタンドバイ機能を具備した電源降圧回路のブロック図である。ＢＧＲ回路は、外部電圧源の電圧Ｖdd-extを入力して、定電圧源である基準電圧Ｖrefを出力する。外部電圧Ｖdd-extは比較的高く、例えば、５Ｖである。
【００３３】
降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、互いに並列に接続され、かつ、ＢＧＲ回路と出力端子との間に直列に接続されている。降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefおよび外部電圧Ｖdd-extを入力する。さらに、降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａは、基準電圧Ｖrefを基準として外部電圧Ｖdd-extよりも低い内部電源電圧Ｖdd-intを出力する。内部電源電圧Ｖdd-intは、電源降圧回路の出力端子から出力され、電源電圧として半導体装置内で用いられる。
【００３４】
降圧回路ＶＤＣｓは常時活性状態にあり、降圧回路ＶＤＣａは制御信号Ｖdc-enにより活性状態または不活性状態に制御される。従って、降圧回路ＶＤＣａが活性状態であるときには、内部電源電圧Ｖdd-intは降圧回路ＶＤＣｓおよび降圧回路ＶＤＣａによって決定される電圧となり、一方で、降圧回路ＶＤＣａが不活性状態にあるときには、内部電源電圧Ｖdd-intは、常時活性状態である降圧回路ＶＤＣｓによって決定される電圧となる。
【００３５】
図２（Ａ）は、本発明に係る実施の形態に従った降圧回路ＶＤＣａの回路図である。本実施の形態による降圧回路ＶＤＣａを以下ＶＤＣ回路１００という。ＶＤＣ回路１００は、ＰＭＯＳトランジスタＰ１０、ＰＭＯＳトランジスタＰ２０、ＰＭＯＳトランジスタＰ３０、ＮＭＯＳトランジスタＮ１０、ＮＭＯＳトランジスタＮ２０、抵抗器Ｒ１０、抵抗器Ｒ２０、比較器ＡＭＰおよびスイッチＳＷを備えている。
【００３６】
トランジスタＰ１０のドレインがＶＤＣ回路１００の出力端子に接続され、そのソースが外部電圧源に接続されている。トランジスタＰ２０およびＰ３０は、ＶＤＣ回路１００の出力端子とグランドＧＮＤとの間に直列に接続されている。抵抗器Ｒ１０およびＲ２０は、トランジスタＰ２０とトランジスタＰ３０との間に直列に接続されている。
【００３７】
比較器ＡＭＰは、第１の入力部、第２の入力部および出力部を有する。該出力部はＰＭＯＳトランジスタＰ１０のゲートに接続されている。第１の入力部には、定電圧源が接続され、第２の入力部は、抵抗器Ｒ１０と抵抗器Ｒ２０との間のノードに接続されている。定電圧源の電圧Ｖrefは、外部電圧Ｖdd-extに基づいてＢＧＲ回路（図１参照）から供給される一定の電圧である。
【００３８】
トランジスタＰ２０は、このノードと出力端子との間を接続または切断することができる。トランジスタＰ３０は、このノードとグランドＧＮＤとの間を接続または切断することができる。
【００３９】
抵抗器Ｒ１０およびＲ２０は、出力端子における内部電源電圧Ｖdd-intを分圧する。内部電源電圧Ｖdd-intを分圧したノードにおける電圧は、該ノードから比較器ＡＭＰの第２の入力部へフィードバックされる。
【００４０】
スイッチＳＷは、第２の入力部と設定電圧源との間に接続されている。これにより、スイッチＳＷは、第２の入力部を設定電圧源に接続し、若しくは、第２の入力部を設定電圧源から切断する。設定電圧源の電圧Ｖsetは、任意に設定され得る。
【００４１】
トランジスタＰ３０は、トランジスタＰ１０のゲートと外部電圧源との間に接続されている。トランジスタＮ２０は、外部電圧源から比較器ＡＭＰへ電力を供給する経路に介在する。トランジスタＮ２０は、比較器ＡＭＰとグランドＧＮＤとの間に直接に接続されている。トランジスタＮ２０によって、外部電圧源から比較器ＡＭＰへの電力の供給を断つことができる。
【００４２】
トランジスタＰ２０、Ｐ３０、Ｎ１０およびＮ２０のそれぞれのゲート、並びに、スイッチＳＷは、制御信号発信源に接続されている。トランジスタＰ２０と制御信号発信源との間にはインバータ素子が接続されているので、トランジスタＰ２０には制御電圧Vdc-enの反転信号が供給される。従って、トランジスタＰ２０、Ｎ１０およびＮ２０は同じスイッチング動作を実行し、並びに、スイッチＳＷおよびトランジスタＰ３０はトランジスタＰ２０等とは逆のスイッチング動作を実行する。
【００４３】
図２（Ｂ）は、ＶＤＣ回路１００が活性状態（アクティブ状態）と不活性状態（スタンドバイ状態）との間を遷移したときの内部電源電圧Ｖdd-intおよびモニタ電圧Ｖmonを示すグラフである。図２（Ａ）および図２（Ｂ）を参照して、ＶＤＣ回路１００の動作を説明する。
【００４４】
まず、ＶＤＣ回路１００が活性状態（図２（Ｂ）に示すＡ１）にあるときの動作を説明する。ＶＤＣ回路１００が活性状態のときには、制御信号発信源の電圧Ｖdc-enがハイ（high）になっている。それにより、トランジスタＰ２０、Ｎ１０およびＮ２０がオン状態であり、トランジスタＰ３０およびスイッチＳＷがオフ状態である。
【００４５】
トランジスタＰ２０、Ｎ１０がオン状態であるので、出力端子は抵抗器Ｒ１０、Ｒ２０を介してグランドＧＮＤに接続される。従って、ノードにおける電圧は、出力端子における内部電源電圧Ｖdd-intを抵抗器Ｒ１０、Ｒ２０によって分圧した電圧になる。より詳細には、ノードにおける電圧は、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int になる。
【００４６】
スイッチＳＷがオフ状態であるので、設定電圧源は比較器ＡＭＰの第２の入力部と切断されている。従って、活性状態においては、ノードにおける電圧がモニタ電圧Ｖmonとしてフィードバックされる。即ち、モニタ電圧Ｖmonは、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int である（図２（Ｂ）参照）。このように、モニタ電圧Ｖmonはノードを介して内部電源電圧Ｖdd-intをモニタすることができる。
【００４７】
トランジスタＮ２０がオン状態であるので、比較器ＡＭＰが活性状態にある。比較器ＡＭＰの第１の入力部には定電圧Ｖrefが供給されている。その第２の入力部にはモニタ電圧Ｖmonとして（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int が入力されている。比較器ＡＭＰは、定電圧Ｖrefとモニタ電圧Ｖmonとを比較して、それらの差を増幅して出力する。
【００４８】
トランジスタＰ３０がオフ状態であるので、トランジスタＰ１０のゲートは外部電圧源から切断されている。したがって、比較器ＡＭＰの出力がトランジスタＰ１０のゲートへ供給され、それによって、トランジスタＰ１０のソース-ドレイン間の接続状態が調節される。その結果、外部電圧Ｖdd-extがトランジスタＰ１０によって減圧されて出力端子から内部電源電圧Ｖdd-intとして出力される。
【００４９】
内部電源電圧Ｖdd-intは、抵抗器Ｒ１０、Ｒ２０によって分圧されて比較器ＡＭＰへフィードバックされる。従って、比較器ＡＭＰは、定電圧Ｖrefとモニタ電圧Ｖmonとを等しくするように動作する。定電圧Ｖrefとモニタ電圧Ｖmonとが等しくなったとき、即ち、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖdd-int であるときに、ＶＤＣ回路１００は定常状態となる。この定常状態のときの出力端子の電圧Ｖdd-intを定常電圧Ｖint-setとする（図２（Ｂ）参照）。このとき、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖint-set である。
【００５０】
次に、ＶＤＣ回路１００が不活性状態（図２（Ｂ）に示すＳ）になったときの動作を説明する。ＶＤＣ回路１００が不活性状態のときには、制御信号発信源の電圧Ｖdc-enがロウ（low）になっている。それにより、トランジスタＰ２０、Ｎ１０およびＮ２０がオフ状態になり、トランジスタＰ３０およびスイッチＳＷがオン状態になる。
【００５１】
トランジスタＰ２０がオフ状態になるので、ノードは出力端子から切断される。さらに、トランジスタＮ１０がオフ状態になるので、ノードはグランドＧＮＤからも切断される。従って、ノードは浮遊状態となる。
【００５２】
一方で、スイッチＳＷがオン状態になるので、設定電圧源が比較器ＡＭＰの第２の入力部へ接続される。それによって、設定電圧Ｖsetがモニタ電圧Ｖmonとして第２の入力部へ入力される。尚、設定電圧Ｖsetは任意の電圧であるが、本実施の形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である（図２（Ｂ）参照）。
【００５３】
トランジスタＮ２０がオフ状態になるので、比較器ＡＭＰが不活性状態となる。トランジスタＰ３０がオン状態になるので、外部電圧源がトランジスタＰ１０のゲートに接続される。従って、トランジスタＰ１０は、比較器ＡＭＰからの出力に依らず、外部電圧源に依存する。本実施の形態において、外部電圧Ｖdd-extはトランジスタＰ１０の閾値よりも高い電圧である。これにより、トランジスタＰ１０はオフ状態となる。
【００５４】
トランジスタＰ１０がオフ状態になることによって、出力端子の電圧Ｖdd-intは、図１に示すＶＤＣｓの出力に依存する。本実施の形態において、ＶＤＣｓの出力電圧は、Ｖint-setである。従って、ＶＤＣ回路１００の不活性状態において、Ｖdd-intは、Ｖint-setのまま維持される。このとき、内部電源電圧Ｖdd-intは変動しない。これは、降圧回路ＶＤＣａが不活性状態になるので、内部電源電圧Ｖdd-intは、降圧回路ＶＤＣｓに依存するからである。
【００５５】
次に、ＶＤＣ回路１００が、再度、活性状態（図２（Ｂ）に示すＡ２）に復活したときの動作を説明する。制御信号発信源の電圧Ｖdc-enがハイ（high）になる。トランジスタＰ２０、Ｎ１０およびＮ２０がオン状態になり、トランジスタＰ３０およびスイッチＳＷがオフ状態になる。それにより、比較器ＡＭＰが起動し、その結果、モニタ電圧Ｖmonが、設定電圧Ｖsetから定電圧Ｖrefに復活する。
【００５６】
しかし、本実施の形態によれば、設定電圧Ｖsetと定電圧Ｖrefとの差が従来の降圧回路よりも小さい。従って、モニタ電圧Ｖmonは、短時間で設定電圧Ｖsetから定電圧Ｖrefへ復帰する。それによって、内部電源電圧Ｖdd-intは、Ｖint-setから外れることなく定常状態を維持することができる。
【００５７】
本実施の形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である。しかし、設定電圧Ｖsetは定電圧Ｖrefに等しいことが好ましい。それによって、ＶＤＣ回路１００が活性状態および不活性状態のいずれの場合においても、モニタ電圧Ｖmonは定電圧Ｖrefになる。よって、ＶＤＣ回路１００が不活性状態から活性状態に遷移したときに、モニタ電圧Ｖmonは変動することがなく、ＶＤＣ回路１００の復活応答の特性がさらに向上する。尚、モニタ電圧Ｖmonが定電圧Ｖrefに等しい場合には、比較器ＡＭＰの第１の入力部および第２の入力部に同電位の信号が入力される。一般に、これは、ＶＤＣ回路１００が不活性状態のときに、比較器ＡＭＰに発散などの誤動作をもたらす原因となる。しかし、本実施の形態によれば、ＶＤＣ回路１００が不活性状態のときに比較器ＡＭＰがトランジスタＮ２０により外部電圧源から切断される。よって、モニタ電圧Ｖmonが定電圧Ｖrefに等しくても比較器ＡＭＰは誤動作を起こさない。
【００５８】
図２（Ｃ）は、スイッチＳＷの実施の形態の回路図である。本実施の形態において、スイッチＳＷは、互いに並列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタからなる。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、一体に形成されており、それにより１つのスイッチとして動作する。
【００５９】
制御信号発信源からの制御信号Ｖdc-enは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれか一方のゲートに反転入力され、他方に非反転入力される。例えば、制御信号Ｖdc-enは、ＮＭＯＳトランジスタのゲートに反転入力され、ＰＭＯＳトランジスタのゲートに非反転入力される。それによって、制御信号Ｖdc-enがロウのときには、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方がオン状態になる。制御信号Ｖdc-enがハイのときには、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方がオフ状態になる。このように、スイッチＳＷは、スイッチング動作を実行することができる。
【００６０】
【発明の効果】
本発明に従った電源降圧回路よれば、モニタ電圧を適切に設定することにより、降圧回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が従来よりも速くなる。
【図面の簡単な説明】
【図１】スタンドバイ機能を具備した電源降圧回路のブロック図。
【図２】本発明に係る実施の形態に従った降圧回路の回路図、その降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフおよびスイッチＳＷの回路図。
【図３】従来の降圧回路の回路図、および、従来の降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフ。
【図４】従来の降圧回路の回路図、および、従来の降圧回路が活性状態と不活性状態との間を遷移したときのＶdd-intおよびＶmonを示すグラフ。
【符号の説明】
１００ ＶＤＣ回路
Ｐ１０、Ｐ２０、Ｐ３０ ＰＭＯＳトランジスタ
Ｎ１０、Ｎ２０ ＮＭＯＳトランジスタ
Ｒ１０、Ｒ２０ 抵抗器
ＡＭＰ 比較器
ＳＷ スイッチ
ＧＮＤ グランド
Ｖref 定電圧
Ｖdd-ext 外部電圧源電圧
Ｖdd-int 内部電源電圧
Ｖset 設定電圧
Ｖdc-en 制御信号
Ｖmon モニタ電圧
Claims (6)
- 外部電圧源から外部電圧を入力する入力端子と、
前記外部電圧よりも低い内部電圧を出力する出力端子と、
前記出力端子と前記外部電圧源との間に接続されたトランジスタと、
前記出力端子と基準電圧源との間に互いに直列に接続された第１のスイッチング素子および第２のスイッチング素子と、
第１の入力部、第２の入力部および出力部を有し、該出力部が前記トランジスタのゲートに接続された比較器と、
前記第１の入力部に定電圧を供給する定電圧源と、
前記第１のスイッチング素子および前記第２のスイッチング素子の間にあるノードから前記内部電圧に依存する電圧を前記第２の入力部へフィードバックするフィードバック回路と、
任意に設定された電圧を前記第２の入力部へ供給する設定電圧源と、
前記設定電圧源と前記第２の入力部との間に直列に接続された第３のスイッチング素子と、
前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子を制御する制御信号発信源と、
前記外部電圧源から前記比較器へ電力を供給する電力経路に介在する第４のスイッチング素子とを備え、
前記設定電圧源の電圧は、前記定電圧源の電圧にほぼ等しいことを特徴とする電源降圧回路。 - 前記トランジスタのゲートと前記外部電圧源との間に接続された第５のスイッチング素子をさらに備え、
前記制御信号発信源は、前記第４のスイッチング素子および前記第５のスイッチング素子をさらに制御することを特徴とする請求項１に記載の電源降圧回路。 - 前記第１のスイッチング素子と前記ノードとの間に直列に接続された第１の抵抗器と、
前記ノードと前記第２のスイッチング素子との間に直列に接続された第２の抵抗器とをさらに備えたことを特徴とする請求項１に記載の電源降圧回路。 - 前記第３のスイッチング素子は、互いに並列に接続されかつ一体形成されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタからなり、
前記制御信号発信源からの制御信号は、前記ＮＭＯＳトランジスタまたは前記ＰＭＯＳトランジスタのいずれか一方のゲートに反転入力され、他方に非反転入力されることを特徴とする請求項１または請求項３に記載の電源降圧回路。 - 前記トランジスタが前記比較器により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子および前記第２のスイッチング素子をオン状態にし、かつ、前記第３のスイッチング素子をオフ状態にし、
前記トランジスタが前記外部電圧源により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子および前記第２のスイッチング素子をオフ状態にし、かつ、前記第３のスイッチング素子をオン状態にすることを特徴とする請求項１、請求項３または請求項４のいずれかに記載の電源降圧回路。 - 前記トランジスタが前記比較器により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第４のスイッチング素子をオン状態にし、かつ、前記第３のスイッチング素子および前記第５のスイッチング素子をオフ状態にし、
前記トランジスタが前記外部電圧源により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第４のスイッチング素子をオフ状態にし、かつ、前記第３のスイッチング素子および前記第５のスイッチング素子をオン状態にすることを特徴とする請求項２に記載の電源降圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002320303A JP4167883B2 (ja) | 2002-11-01 | 2002-11-01 | 電源降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002320303A JP4167883B2 (ja) | 2002-11-01 | 2002-11-01 | 電源降圧回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005372224A Division JP4327159B2 (ja) | 2005-12-26 | 2005-12-26 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004157613A JP2004157613A (ja) | 2004-06-03 |
| JP4167883B2 true JP4167883B2 (ja) | 2008-10-22 |
Family
ID=32801255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002320303A Expired - Lifetime JP4167883B2 (ja) | 2002-11-01 | 2002-11-01 | 電源降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4167883B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4237696B2 (ja) * | 2004-11-17 | 2009-03-11 | パナソニック株式会社 | レギュレータ回路 |
| JP2007325468A (ja) * | 2006-06-05 | 2007-12-13 | Toshiba Corp | 電源回路 |
| JP6594797B2 (ja) * | 2016-02-26 | 2019-10-23 | エイブリック株式会社 | スイッチングレギュレータ |
| JP2017175371A (ja) * | 2016-03-23 | 2017-09-28 | 富士通株式会社 | 電子機器、電源回路および集積回路 |
-
2002
- 2002-11-01 JP JP2002320303A patent/JP4167883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004157613A (ja) | 2004-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4774247B2 (ja) | 電圧レギュレータ | |
| US6768370B2 (en) | Internal voltage step-down circuit | |
| US7541787B2 (en) | Transistor drive circuit, constant voltage circuit, and method thereof using a plurality of error amplifying circuits to effectively drive a power transistor | |
| US6236194B1 (en) | Constant voltage power supply with normal and standby modes | |
| KR100292903B1 (ko) | 레귤레이터내장반도체집적회로 | |
| US5811861A (en) | Semiconductor device having a power supply voltage step-down circuit | |
| JP6785736B2 (ja) | 電圧調整器の出力のアンダーシュートを低減する電子回路 | |
| JP2007325468A (ja) | 電源回路 | |
| JP5279544B2 (ja) | ボルテージレギュレータ | |
| WO2005101156A1 (ja) | 基準電圧発生回路 | |
| JP2005190381A (ja) | 定電圧電源 | |
| US6833742B2 (en) | Starter circuit | |
| US8085019B2 (en) | Device for generating internal power supply voltage and method thereof | |
| JP2001224135A (ja) | 負荷駆動装置 | |
| JP4167883B2 (ja) | 電源降圧回路 | |
| JP2008083850A (ja) | レギュレータ回路 | |
| CN109660246B (zh) | 包括功率门控电路的半导体装置 | |
| JP4327159B2 (ja) | 電源回路 | |
| JP2007142698A (ja) | スタートアップ回路 | |
| JP2011061289A (ja) | 入力バッファ回路 | |
| JP2008072113A (ja) | 半導体集積回路 | |
| JP2000163144A (ja) | 電源降圧回路 | |
| KR100221615B1 (ko) | 저전력 cmos 디지털 회로 | |
| KR20090054093A (ko) | 반도체 소자의 전압 발생장치 | |
| KR100266680B1 (ko) | 저전압 전원 구동 제어 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080411 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080804 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4167883 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |