JPH1050089A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧側での対ノイズ・リークマージン
を圧縮することなく、高電源電圧側で安定動作しうるマ
スクＲＯＭ等を実現する。これにより、マスクＲＯＭを
搭載するシングルチップマイクロコンピュータ等のエー
ジングテストを正常化し、その信頼性を高める。 【解決手段】 電源電圧ＶＣＣとレベル判定ノードｎａ
との間に設けられるＰチャンネルＭＯＳＦＥＴＰ１を含
むセンスアンプＳＡと、実質的に上記レベル判定ノード
ｎａと接地電位ＶＳＳとの間に設けられるＮチャンネル
型のメモリセルＮＣとを含むマスクＲＯＭ等に、例え
ば、差動ＭＯＳＦＥＴＰ３及びＰ４を含む差動増幅回路
と、電源電圧ＶＣＣと差動増幅回路の非反転入力端子ｎ
ｂ又は反転入力端子ｎｃとの間にそれぞれ設けられ上記
ＭＯＳＦＥＴＰ１又はメモリセルＮＣとそれぞれほぼ同
一の電流特性を有するＭＯＳＦＥＴＰ６及びＮ５と、差
動増幅回路の非反転又は反転入力端子と接地電位ＶＳＳ
との間にそれぞれ設けられる抵抗Ｒ１及びＲ２とを含む
制御電圧生成回路ＶＰＧを設け、その出力信号たる制御
電圧ＶＰをＭＯＳＦＥＴＰ１のゲートに供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、マスクＲＯＭ（リードオンリメモリ）及び
これを搭載するシングルチップマイクロコンピュータな
らびにその信頼性の向上に利用して特に有効な技術に関
するものである。

【０００２】

【従来の技術】例えばそのチャンネルに対する不純物の
打ち込みが選択的に行われることで選択的に論理“０”
又は“１”の記憶データを保持するＭＯＳＦＥＴ（金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）メモリセルが格子状に配置されてな
るメモリアレイをその基本構成要素とするマスクＲＯＭ
がある。また、このようなマスクＲＯＭを搭載するシン
グルチップマイクロコンピュータ等の半導体装置があ
る。マスクＲＯＭは、メモリアレイの選択されたメモリ
セルからＹスイッチを介して出力される読み出し信号を
増幅するセンスアンプを備える。

【０００３】一方、シングルチップマイクロコンピュー
タ等のスクリーニングを行う一つの方法として、例えば
電源電圧の絶対値を定格以上に大きくした状態で加速試
験を実施し、初期不良や特性劣化を取り除くいわゆるエ
ージングがある。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、マスクＲＯＭを搭載するシングルチッ
プマイクロコンピュータの開発に従事し、次の問題点に
気付いた。すなわち、このマスクＲＯＭは、図６に例示
されるように、１６個の単位センスアンプＵＳＡ０〜Ｕ
ＳＡＦ（この明細書では、１０個以上あるセンスアンプ
等の追番をいわゆる１６進数で表す）を含むセンスアン
プＳＡを具備し、これらの単位センスアンプのそれぞれ
は、電源電圧ＶＣＣと内部ノードｎａつまりは対応する
共通データ線ＣＤ０〜ＣＤＦとの間に設けられるＰチャ
ンネルＭＯＳＦＥＴＰ１を含む。共通データ線ＣＤ０〜
ＣＤＦは、ＹスイッチＹＳの対応するスイッチＭＯＳＦ
ＥＴＮＳとメモリアレイＭＡＲＹの選択された例えばワ
ード線Ｗ０に結合される１６個のメモリセルＮＣとを介
して接地電位ＶＳＳに接続され、ＭＯＳＦＥＴＰ１から
読み出し電流Ｉｒが流される。メモリアレイＭＡＲＹを
構成するメモリセルＮＣは、上記のように、チャンネル
に対する不純物の打ち込みが選択的に行われることでそ
のしきい値電圧が選択的に大きく又は小さくされ、これ
によって選択的に論理“０”又は“１”の記憶データを
保持するものとされる。

【０００５】メモリアレイＭＡＲＹの選択されたメモリ
セルＮＣのしきい値電圧が大きくされるとき、共通デー
タ線ＣＤ０〜ＣＤＦを介して流される読み出し電流Ｉｒ
の値は比較的大きくなる。このため、内部ノードｎａの
電位が、レベル判定回路となるインバータＶ２の論理ス
レッシホルドレベルより低くなり、単位センスアンプＵ
ＳＡ０〜ＵＳＡＦの出力信号Ｓ０〜ＳＦは、電源電圧Ｖ
ＣＣのようなハイレベルとされる。一方、選択されたメ
モリセルＮＣのしきい値電圧が小さくされるとき、共通
データ線ＣＤ０〜ＣＤＦを介して流される読み出し電流
Ｉｒの値は比較的小さくなるため、内部ノードｎａの電
位は、インバータＶ２の論理スレッシホルドレベルより
高くなり、単位センスアンプＵＳＡ０〜ＵＳＡＦの出力
信号Ｓ０〜ＳＦは、接地電位ＶＳＳのようなロウレベル
とされる。

【０００６】ところで、マスクＲＯＭの読み出し動作が
行われるとき、センスアンプＳＡの単位センスアンプＵ
ＳＡ０〜ＵＳＡＦを構成するＭＯＳＦＥＴＰ１のゲート
には接地電位ＶＳＳが供給され、メモリアレイＭＡＲＹ
の選択状態にあるメモリセルＮＣのゲートは、ワード線
Ｗ０〜Ｗｍのハイレベルつまり電源電圧ＶＣＣが供給さ
れる。言い換えるならば、マスクＲＯＭの読み出し動作
が行われる間、ＭＯＳＦＥＴＰ１及びメモリセルＮＣの
ゲート・ソース間には、電源電圧ＶＣＣの絶対値に相当
する電圧が印加される訳であって、これらのＭＯＳＦＥ
Ｔを介して流される電流の値は、図５（ａ）に示される
ように、その導電型が異なるがための差異が生じる。す
なわち、Ｐチャンネル型のＭＯＳＦＥＴＰ１を介して流
される電流Ｉｐは、電源電圧ＶＣＣの電位がＶＣＣＸ以
下となる領域１においてそのしきい値電圧が大きなＮチ
ャンネル型のメモリセルＮＣを介して流される電流Ｉｎ
より小さいが、電源電圧ＶＣＣの電位がＶＣＣＸを超え
る領域２では、逆にメモリセルＮＣを介して流される電
流Ｉｎより大きくなる。

【０００７】当該分野に従事される技術者ならすぐに理
解されるであろうが、Ｐチャンネル型のＭＯＳＦＥＴＰ
１を介して流される電流Ｉｐがしきい値電圧の大きなＮ
チャンネル型のメモリセルＮＣを介して流される電流Ｉ
ｎよりも小さくなる領域１では、内部ノードｎａの電位
は低くなるため、読み出し動作は正常に行われる。しか
し、Ｐチャンネル型のＭＯＳＦＥＴＰ１による電流Ｉｐ
がＮチャンネル型のメモリセルＮＣによる電流Ｉｎより
大きくなる領域２では、内部ノードｎａの電位が上昇
し、場合によっては読み出しデータの誤判定が生じる。
このことは、特に電源電圧ＶＣＣの絶対値が定格を超え
て大きくされるエージングテスト時において大きな問題
となり、シングルチップマイクロコンピュータの信頼性
を低下させる原因となる。また、これに対処するため、
ＭＯＳＦＥＴＰ１のＷ／Ｌｇ比を調整してその電流値を
小さくする方法も考えられるが、この方法を採った場
合、逆に選択されたメモリセルＮＣのしきい値電圧が高
いとき、低電源電圧側での対ノイズ・リークマージンが
小さくなってしまう。

【０００８】この発明の目的は、低電源電圧側での対ノ
イズ・リークマージンを圧縮することなく、高電源電圧
側で安定動作しうるマスクＲＯＭ等のメモリ集積回路を
実現することにある。この発明の他の目的は、マスクＲ
ＯＭを搭載するシングルチップマイクロコンピュータ等
のエージングテストを正常化し、シングルチップマイク
ロコンピュータ等の信頼性を高めることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、シングルチップマイクロコンピ
ュータ等に搭載され、かつ回路の電源電圧と所定のレベ
ル判定ノードとの間に設けられるＰチャンネル型の第１
のＭＯＳＦＥＴを含むセンスアンプと、上記レベル判定
ノードと回路の接地電位との間に設けられるＮチャンネ
ル型のメモリセルとを含むマスクＲＯＭ等に、例えば、
差動増幅回路と、回路の電源電圧と上記差動増幅回路の
非反転又は反転入力端子との間にそれぞれ設けられ上記
第１のＭＯＳＦＥＴ又はメモリセルとそれぞれほぼ同一
の電流特性を有する第３及び第４のＭＯＳＦＥＴと、上
記差動増幅回路の非反転又は反転入力端子と回路の接地
電位との間にそれぞれ設けられる第１及び第２の抵抗手
段とを含む制御電圧生成回路を設け、その出力信号たる
制御電圧を上記第１のＭＯＳＦＥＴのゲートに供給す
る。

【００１１】上記手段によれば、第１のＭＯＳＦＥＴ及
びメモリセルの電流特性の変化を制御電圧生成回路によ
り検出して、第１のＭＯＳＦＥＴのゲート電圧を変化さ
せ、その電流値がメモリセルを介して流される電流値よ
り常に接近して小さくなるように制御することができ
る。この結果、低電源電圧側での対ノイズ・リークマー
ジンを圧縮することなく、高電源電圧側で安定動作しう
るマスクＲＯＭ等を実現できるため、マスクＲＯＭを搭
載するシングルチップマイクロコンピュータ等のエージ
ングテストを正常化し、その信頼性を高めることができ
る。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
マスクＲＯＭ（ＲＯＭ）を搭載するシングルチップマイ
クロコンピュータの一実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例のマスクＲＯＭを搭
載するシングルチップマイクロコンピュータの構成及び
動作の概要について説明する。なお、図１の各ブロック
を構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上に形成される。

【００１３】図１において、この実施例のシングルチッ
プマイクロコンピュータは、ストアドプログラム方式の
中央処理装置ＣＰＵと、クロック発生回路ＣＰＧと、内
部バスＩＢＵＳを介して中央処理装置ＣＰＵに結合され
るマスクＲＯＭ，ランダムアクセスメモリＲＡＭ，アナ
ログデジタル変換回路Ａ／Ｄ，タイマー回路ＴＩＭ，シ
リアル通信インタフェースＳＣＩならびにデータ転送ユ
ニットＤＴＵとを備える。このうち、中央処理装置ＣＰ
Ｕは、予めマスクＲＯＭに格納されたプログラムに従っ
てステップ制御され、所定の演算処理を行うとともに、
マイクロコンピュータの各部を統括・制御する。シング
ルチップマイクロコンピュータには、外部端子ＶＣＣ及
びＶＳＳを介して電源電圧ＶＣＣ及び接地電位ＶＳＳが
それぞれ供給され、中央処理装置ＣＰＵには、外部端子
ＳＴＢＹ及びＲＥＳを介してスタンバイ信号ＳＴＢＹ及
びリセット信号ＲＥＳがそれぞれ供給される。

【００１４】クロック発生回路ＣＰＧは、外部端子ＸＴ
ＡＬ及びＥＸＴＡＬを介して外部の水晶発振子に結合さ
れ、所定の周波数のクロック信号を形成して、マイクロ
コンピュータの各部に供給する。また、マスクＲＯＭ
は、そのチャンネルに対する不純物の打ち込みが選択的
に行われることで選択的に論理“１”又は“０”のデー
タを保持するＮチャンネル型のメモリセルが格子状に配
置されてなるメモリアレイを備え、中央処理装置ＣＰＵ
のステップ動作に必要なプログラムや固定データ等を格
納する。ランダムアクセスメモリＲＡＭは、例えば所定
の記憶容量を有するスタティック型ＲＡＭからなり、中
央処理装置ＣＰＵによる演算結果や制御データ等を格納
する。アナログデジタル変換回路Ａ／Ｄは、外部の各種
センサ等から入力されるアナログ入力信号を、所定ビッ
トのディジタル信号に変換し、内部バスＩＢＵＳを介し
て中央処理装置ＣＰＵ等に供給する。

【００１５】一方、タイマー回路ＴＩＭは、クロック発
生回路ＣＰＧから供給されるクロック信号に従って時間
管理を行い、中央処理装置ＣＰＵの割込み処理等に供す
る。また、シリアル通信インタフェースＳＣＩ及びデー
タ転送ユニットＤＴＵは、マイクロコンピュータの外部
の入出力装置と中央処理装置ＣＰＵ又はランダムアクセ
スメモリＲＡＭ等との間のデータ授受を高速サポートす
る。さらに、入出力ポートＩＯＰ１〜ＩＯＰ９は、マイ
クロコンピュータの各部と外部に設けられた各種装置と
の信号授受を行うインタフェース装置として機能する。

【００１６】図２には、図１のシングルチップマイクロ
コンピュータに搭載されるマスクＲＯＭの一実施例のブ
ロック図が示されている。同図をもとに、この実施例の
マスクＲＯＭの構成及び動作の概要について説明する。

【００１７】図２において、この実施例のマスクＲＯＭ
は、そのレイアウト所要面積の大半を占めて配置される
メモリアレイＭＡＲＹを基本構成要素とする。メモリア
レイＭＡＲＹは、図の水平方向に平行して配置される複
数のワード線と、垂直方向に平行して配置される複数の
ビット線と、これらのワード線及びビット線の交点に格
子状に配置される多数のメモリセルとを含む。この実施
例において、メモリアレイＭＡＲＹを構成するメモリセ
ルは、そのチャンネルに対する不純物の打ち込みが選択
的に行われることで論理“０”又は“１”の記憶データ
を選択的に保持するＮチャンネルＭＯＳＦＥＴからな
る。また、メモリアレイＭＡＲＹは、ノア（ＮＯＲ）型
アレイとされ、同一列に配置されるメモリセルは、対応
するビット線と接地電位ＶＳＳとの間に所定数ごとに並
列結合される。

【００１８】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、
タイミング発生回路ＴＧから図示されない内部制御信号
ＣＥが供給される。

【００１９】ＸアドレスバッファＸＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を内部制御信号ＣＥに従って取り込み、保持するととも
に、これらのＸアドレス信号をもとに内部アドレス信号
Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給
する。このとき、ＸアドレスデコーダＸＤは、Ｘアドレ
スバッファＸＢから供給される内部アドレス信号Ｘ０〜
Ｘｉをデコードして、メモリアレイＭＡＲＹの対応する
１本のワード線を択一的に選択レベルとする。

【００２０】一方、メモリアレイＭＡＲＹを構成するビ
ット線は、その下方においてＹスイッチＹＳに結合さ
れ、このＹスイッチＹＳを介して１６本ずつ選択的に共
通データ線ＣＤ０〜ＣＤＦに接続される。ＹスイッチＹ
Ｓには、ＹアドレスデコーダＹＤから所定ビットのビッ
ト線選択信号が供給され、このＹアドレスデコーダＹＤ
には、ＹアドレスバッファＹＢからｊ＋１ビットの内部
アドレス信号Ｙ０〜Ｙｊが供給される。また、Ｙアドレ
スバッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊ
を介してＹアドレス信号ＡＹ０〜ＡＹｊが供給されると
ともに、タイミング発生回路ＴＧから上記内部制御信号
ＣＥが供給される。

【００２１】ＹアドレスバッファＹＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＹ０〜Ａ
Ｙｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊ
を内部制御信号ＣＥに従って取り込み、保持するととも
に、これらのＹアドレス信号をもとに内部アドレス信号
Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤに供給す
る。また、ＹアドレスデコーダＹＤは、内部アドレス信
号Ｙ０〜Ｙｊをデコードして、対応するビット線選択信
号を択一的にハイレベルとする。

【００２２】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の各ビット線に対応して設けられるＮチャンネル型の複
数のスイッチＭＯＳＦＥＴを含む。これらのスイッチＭ
ＯＳＦＥＴの一方は、メモリアレイＭＡＲＹの対応する
ビット線に結合され、その他方は、順次１６個おきに共
通データ線ＣＤ０〜ＣＤＦに結合される。また、各スイ
ッチＭＯＳＦＥＴのゲートは、順次１６個ずつ共通結合
され、対応するビット線選択信号が共通に供給される。
これにより、ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴは、対応するビット線選択信号がハイレベルとさ
れることで１６個ずつ選択的にオン状態とされ、メモリ
アレイＭＡＲＹの対応する１６本のビット線と共通デー
タ線ＣＤ０〜ＣＤＦとの間を選択的に接続状態とする。

【００２３】共通データ線ＣＤ０〜ＣＤＦは、センスア
ンプＳＡに結合される。このセンスアンプＳＡは、後述
するように、共通データ線ＣＤ０〜ＣＤＦに対応して設
けられる１６個の単位センスアンプＵＳＡ０〜ＵＳＡＦ
と、これらの単位センスアンプに共通に設けられる制御
電圧生成回路ＶＰＧとを備える。センスアンプＳＡの各
単位センスアンプの入力端子は、対応する共通データ線
ＣＤ０〜ＣＤＦに結合され、その出力端子は、データ出
力バッファＯＢの対応する単位回路の入力端子に結合さ
れる。データ出力バッファＯＢの各単位回路の出力端子
は、対応するデータ出力端子つまりはデータバスＤＢ０
〜ＤＢＦに結合される。センスアンプＳＡには、タイミ
ング発生回路ＴＧから内部制御信号ＳＥが供給され、デ
ータ出力バッファＯＢには、内部制御信号ＯＣが供給さ
れる。

【００２４】センスアンプＳＡは、内部制御信号ＳＥの
ハイレベルを受けて選択的に動作状態とされ、メモリア
レイＭＡＲＹの選択された１６個のメモリセルから共通
データ線ＣＤ０〜ＣＤＦを介して出力される読み出し信
号を増幅して、データ出力バッファＯＢの対応する単位
回路に伝達する。このとき、データ出力バッファＯＢの
各単位回路は、内部制御信号ＯＣのハイレベルを受けて
選択的に動作状態とされ、センスアンプＳＡの対応する
単位センスアンプから出力される読み出し信号をデータ
バスＤＢ０〜ＤＢＦに出力する。

【００２５】タイミング発生回路ＴＧは、起動制御信号
として供給されるＲＯＭイネーブル信号ＲＯＭＥ及び出
力イネーブル信号ＯＥをもとに上記各種の内部制御信号
を選択的に形成し、マスクＲＯＭの各部に供給する。

【００２６】図３には、図２のマスクＲＯＭに含まれる
センスアンプＳＡの一実施例のブロック図が示されてい
る。また、図４には、図３のセンスアンプＳＡの一実施
例の部分的回路図が示され、図５には、その一実施例の
動作特性図が示されている。これらの図をもとに、この
実施例のマスクＲＯＭのセンスアンプＳＡの具体的構成
及び動作ならびにその特徴について説明する。なお、図
３には、メモリアレイＭＡＲＹ及びＹスイッチＹＳの関
連する部分が示されている。また、以下の記述では、単
位センスアンプＵＳＡ０に関する説明をもって、単位セ
ンスアンプＵＳＡ０〜ＵＳＡＦを説明する。以下の回路
図において、そのチャンネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。

【００２７】図３において、センスアンプＳＡは、共通
データ線ＣＤ０〜ＣＤＦに対応して設けられる１６個の
単位センスアンプＵＳＡ０〜ＵＳＡＦと、これらの単位
センスアンプに共通に設けられる制御電圧生成回路ＶＰ
Ｇとを備える。このうち、単位センスアンプＵＳＡ０〜
ＵＳＡＦの入力端子は、対応する共通データ線ＣＤ０〜
ＣＤＦを介してＹスイッチＹＳに結合され、その出力端
子は、センスアンプ出力信号線Ｓ０〜ＳＦを介してデー
タ出力バッファＯＢの対応する単位回路の入力端子に結
合される。単位センスアンプＵＳＡ０〜ＵＳＡＦには、
内部制御信号ＳＥのインバータＶ１による反転信号つま
り反転内部制御信号ＳＥＢが共通に供給され、制御電圧
生成回路ＶＰＧから制御電圧ＶＰが共通に供給される。
反転内部制御信号ＳＥＢは、制御電圧生成回路ＶＰＧに
も供給される。

【００２８】ここで、単位センスアンプＵＳＡ０〜ＵＳ
ＡＦは、図４の単位センスアンプＵＳＡ０に代表して示
されるように、第１の電源電圧ＶＣＣとレベル判定ノー
ドつまり内部ノードｎａとの間に設けられる第１導電型
つまりＰチャンネル型の第１のＭＯＳＦＥＴＰ１を含
む。このＭＯＳＦＥＴＰ１のゲートには、制御電圧生成
回路ＶＰＧから制御電圧ＶＰが供給される。また、その
ソースつまり内部ノードｎａは、レベル判定回路たるイ
ンバータＶ２の入力端子に結合されるとともに、Ｎチャ
ンネルＭＯＳＦＥＴＮ１を介して対応する共通データ線
ＣＤ０〜ＣＤＦに結合される。インバータＶ２の出力端
子は、対応するセンスアンプ出力信号線Ｓ０〜ＳＦに結
合され、共通データ線ＣＤ０〜ＣＤＦは、ビット線選択
信号ＹＳ０等を受けるＹスイッチＹＳの対応するスイッ
チＭＯＳＦＥＴＮＳを介してメモリアレイＭＡＲＹのビ
ット線Ｂ０〜ＢＦ等に選択的に接続される。

【００２９】単位センスアンプＵＳＡ０〜ＵＳＡＦは、
さらに、そのゲートに反転内部制御信号ＳＥＢを受ける
ＰチャンネルＭＯＳＦＥＴＰ２を含む。このＭＯＳＦＥ
ＴＰ２のソースは、電源電圧ＶＣＣに結合され、そのド
レインは、ＮチャンネルＭＯＳＦＥＴＮ２を介して第２
の電源電圧つまり接地電位ＶＳＳに結合される。ＭＯＳ
ＦＥＴＮ２のゲートは、対応する共通データ線ＣＤ０〜
ＣＤＦに結合され、そのドレインは、上記ＭＯＳＦＥＴ
Ｎ１のゲートに結合される。

【００３０】これにより、ＭＯＳＦＥＴＰ１は、ＭＯＳ
ＦＥＴＮ１から共通データ線ＣＤ０〜ＣＤＦ，Ｙスイッ
チＹＳならびにビット線Ｂ０〜ＢＦ等を介して、メモリ
アレイＭＡＲＹの選択された１６個のメモリセルに読み
出し電流Ｉｒを流す読み出し電流供給ＭＯＳＦＥＴとな
る。また、ＭＯＳＦＥＴＮ１及びＮ２は、反転内部制御
信号ＳＥＢのロウレベルを受けてオン状態となるＭＯＳ
ＦＥＴＰ２とともに一つの帰還回路を構成し、選択され
たメモリセルのしきい値電圧に応じてビット線Ｂ０〜Ｂ
Ｆの電位を制限し、読み出し動作の高速化を図ってい
る。

【００３１】次に、制御電圧生成回路ＶＰＧは、差動形
態とされる一対のＰチャンネルＭＯＳＦＥＴＰ３及びＰ
４と、これらのＭＯＳＦＥＴのドレイン側にカレントミ
ラー形態に設けられる一対のＮチャンネルＭＯＳＦＥＴ
Ｎ３及びＮ４とを含む差動増幅回路を備える。差動ＭＯ
ＳＦＥＴＰ３及びＰ４の共通結合されたソースは、その
ゲートに反転内部制御信号ＳＥＢを受けるＰチャンネル
ＭＯＳＦＥＴＰ５を介して電源電圧ＶＣＣに結合され
る。また、ＭＯＳＦＥＴＰ４のドレイン電位は、差動増
幅回路の非反転出力信号つまり制御電圧ＶＰとなる。電
源電圧ＶＣＣと差動増幅回路の非反転入力端子つまり内
部ノードｎｂとの間には、第３のＭＯＳＦＥＴつまりＰ
チャンネルＭＯＳＦＥＴＰ６が設けられ、電源電圧ＶＣ
Ｃと反転入力端子つまり内部ノードｎｃとの間には、第
４のＭＯＳＦＥＴつまりＮチャンネルＭＯＳＦＥＴＮ５
が設けられる。内部ノードｎｂは、さらに第１の抵抗手
段つまり抵抗Ｒ１を介して接地電位ＶＳＳに結合され、
内部ノードｎｃは、第２の抵抗手段つまり抵抗Ｒ２を介
して接地電位ＶＳＳに結合される。

【００３２】この実施例において、ＭＯＳＦＥＴＰ６
は、単位センスアンプＵＳＡ０〜ＵＳＡＦを構成するＭ
ＯＳＦＥＴＰ１とほぼ同一の電流特性を持つべく設計さ
れ、ＭＯＳＦＥＴＮ５は、メモリアレイＭＡＲＹを構成
するメモリセルＮＣとほぼ同一の電流特性を持つべく設
計される。また、ＭＯＳＦＥＴＰ６は、そのゲートが接
地電位ＶＳＳに結合されることで常にオン状態とされ、
ＭＯＳＦＥＴＮ５は、そのゲートが電源電圧ＶＣＣに結
合されることで常にオン状態とされる。

【００３３】周知のように、そのゲート・ソース間に電
源電圧ＶＣＣの絶対値に相当する電圧が印加されたＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴは、図５（ａ）
に示されるように、電源電圧ＶＣＣの電位変化を受けて
その電流特性が変化する。すなわち、ＰチャンネルＭＯ
ＳＦＥＴを介して流される電流Ｉｐは、電源電圧ＶＣＣ
の電位がＶＣＣＸ以下となる領域１においてそのしきい
値電圧が大きなＮチャンネル型のメモリセルＮＣを介し
て流される電流Ｉｎより小さくなるが、電源電圧ＶＣＣ
の電位がＶＣＣＸを超える領域２では、逆にメモリセル
ＮＣを介して流される電流Ｉｎより大きくなり、誤読み
出しの原因となる。

【００３４】ところが、この実施例では、単位センスア
ンプＵＳＡ０〜ＵＳＡＦの読み出し電流供給ＭＯＳＦＥ
ＴＰ１とほぼ同一の電流特性を有するＭＯＳＦＥＴＰ６
と、メモリアレイＭＡＲＹのメモリセルＮＣとほぼ同一
の電流特性を有するＭＯＳＦＥＴＮ５とを含む制御電圧
生成回路ＶＰＧが設けられ、その出力信号つまり制御電
圧ＶＰによってＭＯＳＦＥＴＰ１から供給される読み出
し電流Ｉｒの電流値を調整する方法が採られる。すなわ
ち、ＰチャンネルＭＯＳＦＥＴを介して流される電流Ｉ
ｐがＮチャンネルＭＯＳＦＥＴを介して流される電流Ｉ
ｎより小さくなる領域１では、制御電圧生成回路ＶＰＧ
の差動増幅回路の非反転入力端子つまり内部ノードｎａ
の電位が低くなり、制御電圧ＶＰの電位は、図５（ｂ）
に示されるように、比較的低くなる。しかし、Ｐチャン
ネルＭＯＳＦＥＴを介して流される電流ＩｐがＮチャン
ネルＭＯＳＦＥＴを介して流される電流Ｉｎより大きく
なる領域２では、制御電圧生成回路ＶＰＧの内部ノード
ｎａの電位が高くなり、制御電圧ＶＰの電位はこのこと
を受けて急速に高くなる。

【００３５】制御電圧ＶＰの電位が比較的低いとき、単
位センスアンプＵＳＡ０〜ＵＳＡＦを構成するＭＯＳＦ
ＥＴＰ１のコンダクタンスは比較的大きくなる。このた
め、読み出し電流Ｉｒの値は、図５（ｃ）に示されるよ
うに、通常の値を維持し、図５（ａ）とほぼ同様な値と
なる。しかし、制御電圧ＶＰの電位が高くなると、ＭＯ
ＳＦＥＴＰ１のコンダクタンスは小さくなり、その電流
供給能力は低下するため、領域２でもＮチャンネルＭＯ
ＳＦＥＴから供給される電流Ｉｎより大きくなることは
ない。この結果、低電源電圧側での対ノイズ・リークマ
ージンを圧縮することなく、高電源電圧側で安定動作し
うるマスクＲＯＭを実現できるため、マスクＲＯＭを搭
載するシングルチップマイクロコンピュータのエージン
グテストを正常化し、その信頼性を高めることができる
ものである。

【００３６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シングルチップマイクロコンピュータ等に搭載さ
れ、かつ回路の電源電圧と所定のレベル判定ノードとの
間に設けられるＰチャンネル型の第１のＭＯＳＦＥＴを
含むセンスアンプと、上記レベル判定ノードと回路の接
地電位との間に設けられるＮチャンネル型のメモリセル
とを含むマスクＲＯＭ等に、例えば、差動増幅回路と、
回路の電源電圧と上記差動増幅回路の非反転又は反転入
力端子との間にそれぞれ設けられそれぞれ上記第１のＭ
ＯＳＦＥＴ又はメモリセルとほぼ同一の電流特性を有す
る第３及び第４のＭＯＳＦＥＴと、上記差動増幅回路の
非反転又は反転入力端子と回路の接地電位との間にそれ
ぞれ設けられる第１及び第２の抵抗手段とを含む制御電
圧生成回路を設け、その出力信号たる制御電圧を上記第
１のＭＯＳＦＥＴのゲートに供給することで、第１のＭ
ＯＳＦＥＴ及びメモリセルの電流特性の変化を制御電圧
生成回路により検出して、第１のＭＯＳＦＥＴのゲート
電圧を変化させ、その電流値がメモリセルを介して流さ
れる電流値より常に接近して小さくなるように制御でき
るという効果が得られる。

【００３７】（２）上記（１）項により、その低電源電
圧側での対ノイズ・リークマージンを圧縮することな
く、高電源電圧側で安定動作しうるマスクＲＯＭ等を実
現することができるという効果が得られる。 （３）上記（１）項及び（２）項により、マスクＲＯＭ
を搭載するシングルチップマイクロコンピュータ等のエ
ージングテストを正常化し、その信頼性を高めることが
できるという効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タのブロック構成は、この実施例による制約を受けな
い。図２において、マスクＲＯＭは、×８ビット又は×
３２ビット等、任意のビット構成を採ることができる
し、メモリアレイＭＡＲＹは、その直接周辺回路を含め
て複数のメモリマットに分割することができる。さら
に、マスクＲＯＭのブロック構成や起動制御信号及び内
部制御信号の呼称，用途，ならびにその有効レベル等
は、種々の実施形態を採りうる。

【００３９】図３において、制御電圧生成回路ＶＰＧ
は、１個又は所定数の単位センスアンプに対応して設け
ることができる。図４において、単位センスアンプＵＳ
Ａ０〜ＵＳＡＦならびに制御電圧生成回路ＶＰＧの具体
的構成や電源電圧の極性及び絶対値ならびにＭＯＳＦＥ
Ｔの導電型等は、種々の実施形態を採りうる。図５にお
いて、各動作特性はほんの一例であり、発明に制約を与
えない。

【００４０】以上の説明では、主として本発明者により
なされた発明をその背景となった利用分野であるマスク
ＲＯＭならびにこれを搭載するシングルチップマイクロ
コンピュータに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様なセンスアン
プを備えるＥＥＰＲＯＭ等の各種メモリ集積回路やこれ
らのメモリ集積回路を搭載する各種論理集積回路装置に
も適用できる。この発明は、少なくともその電位がＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴの電流特性の影
響を受けて変化するレベル判定ノードを含む半導体装置
ならびにこのような半導体装置を含む装置又はシステム
に広く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シングルチップマイクロコ
ンピュータ等に搭載され、かつ回路の電源電圧と所定の
レベル判定ノードとの間に設けられるＰチャンネル型の
第１のＭＯＳＦＥＴを含むセンスアンプと、上記レベル
判定ノードと回路の接地電位との間に設けられるＮチャ
ンネル型のメモリセルとを含むマスクＲＯＭ等に、例え
ば、差動増幅回路と、回路の電源電圧と上記差動増幅回
路の非反転又は反転入力端子との間にそれぞれ設けられ
それぞれ上記第１のＭＯＳＦＥＴ又はメモリセルとほぼ
同一の電流特性を有する第３及び第４のＭＯＳＦＥＴ
と、上記差動増幅回路の非反転又は反転入力端子と回路
の接地電位との間にそれぞれ設けられる第１及び第２の
抵抗手段とを含む制御電圧生成回路を設け、その出力信
号たる制御電圧を上記第１のＭＯＳＦＥＴのゲートに供
給することで、第１のＭＯＳＦＥＴ及びメモリセルの電
流特性の変化を制御電圧生成回路により検出して、第１
のＭＯＳＦＥＴのゲート電圧を変化させ、その電流値が
メモリセルを介して流される電流値より常に接近して小
さくなるように制御することができる。この結果、低電
源電圧側での対ノイズ・リークマージンを圧縮すること
なく、高電源電圧側で安定動作しうるマスクＲＯＭ等を
実現できるため、マスクＲＯＭを搭載するシングルチッ
プマイクロコンピュータ等のエージングテストを正常化
し、その信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたマスクＲＯＭを搭載する
シングルチップマイクロコンピュータの一実施例を示す
ブロック図である。

【図２】図１のシングルチップマイクロコンピュータに
搭載されるマスクＲＯＭの一実施例を示すブロック図で
ある。

【図３】図２のマスクＲＯＭに含まれるセンスアンプの
一実施例を示す部分的なブロック図である。

【図４】図３のセンスアンプの一実施例を示す部分的な
回路図である。

【図５】図３のセンスアンプの一実施例を示す動作特性
図である。

【図６】この発明に先立って本願発明者等が開発したマ
スクＲＯＭに含まれるセンスアンプの一例を示す部分的
な回路図である。

【符号の説明】

ＣＰＵ……中央処理装置、ＣＰＧ……クロック発生回
路、ＩＢＵＳ……内部バス、ＲＯＭ……マスクＲＯＭ
（リードオンリーメモリ）、ＲＡＭ……ランダムアクセ
スメモリ、Ａ／Ｄ……アナログ・デジタル変換回路、Ｔ
ＩＭ……タイマー回路、ＳＣＩ……シリアル通信インタ
フェース、ＤＴＵ……データ転送ユニット、ＩＯＰ１〜
ＩＯＰ９……入出力ポート。ＭＡＲＹ……メモリアレ
イ、ＸＤ……Ｘアドレスデコーダ、ＸＢ……Ｘアドレス
バッファ、ＹＳ……Ｙスイッチ、ＹＤ……Ｙアドレスデ
コーダ、ＹＢ……Ｙアドレスバッファ、ＳＡ……センス
アンプ、ＯＢ……データ出力バッファ、ＴＧ……タイミ
ング発生回路、ＲＯＭＥ……ＲＯＭイネーブル信号、Ｏ
Ｅ……出力イネーブル信号、ＡＸ０〜ＡＸｉ……Ｘアド
レス信号、ＡＹ０〜ＡＹｊ……Ｙアドレス信号、ＤＢ０
〜ＤＢＦ……データバス。ＶＰＧ……制御電圧生成回
路、ＶＰ……制御電圧、ＳＥ……センスアンプ駆動用内
部制御信号、ＵＳＡ０〜ＵＳＡＦ……単位センスアン
プ、ＣＤ０〜ＣＤＦ……共通データ線、Ｓ０〜ＳＦ……
センスアンプ出力信号線。Ｗ０〜Ｗｍ……ワード線、Ｂ
０〜ＢＦ……ビット線、ＮＣ……メモリセル、ＮＳ……
スイッチＭＯＳＦＥＴ、ＹＳ０……ビット線選択信号、
Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ５
……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２……インバ
ータ、ｎａ〜ｎｃ……内部ノード、Ｒ１〜Ｒ２……抵
抗。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実質的に第１の電源電圧と所定のレベル
   判定ノードとの間に設けられる第１導電型の第１のＭＯ
   ＳＦＥＴと、 実質的に上記レベル判定ノードと第２の電源電圧との間
   に設けられる第２導電型の第２のＭＯＳＦＥＴと、 上記第１及び第２のＭＯＳＦＥＴの電源電圧電位の変化
   に対する電流特性の差異を補正すべく制御電圧を形成し
   て上記第１又は第２のＭＯＳＦＥＴのゲートに供給する
   制御電圧生成回路とを具備することを特徴とする半導体
   装置。
2. 【請求項２】 請求項１において、 上記制御電圧生成回路は、非反転及び反転入力端子を有
   する差動増幅回路と、 第１の電源電圧と上記差動増幅回路の非反転又は反転入
   力端子との間にそれぞれ設けられそれぞれ上記第１又は
   第２のＭＯＳＦＥＴとほぼ同一の電流特性を有する第３
   及び第４のＭＯＳＦＥＴと、 上記差動増幅回路の非反転又は反転入力端子と第２の電
   源電圧との間にそれぞれ設けられる第１及び第２の抵抗
   手段とを含むものであって、 上記制御電圧は、上記差動増幅回路の非反転出力信号と
   して得られるものであることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体装置は、マスクＲＯＭであって、 上記第１のＭＯＳＦＥＴは、上記マスクＲＯＭのセンス
   アンプを構成し、上記第２のＭＯＳＦＥＴは、そのメモ
   リアレイを構成するメモリセルであることを特徴とする
   半導体装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記マスクＲＯＭは、シングルチップマイクロコンピュ
   ータに搭載されるものであることを特徴とする半導体装
   置。