JP2002288980A - 強誘電体メモリの駆動方法および強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 ２Ｔ２Ｃ型の強誘電体メモリにおいて、イン
プリント発生による反転データが書き込みにくくなる現
象やデータ読み出し不良等の不具合を回避する。 【解決手段】 データの書き込みを行う際、２つの強誘
電体キャパシタ３，４に対し同極性の異なる電位を供給
することで一方にハイデータを他方にローデータを書き
込む。データの読み出しを行う際、センスアンプ９でビ
ット線ＢＬと／ＢＬとの電位差を増幅してデータの読み
出しを行い、そのときのハイデータ側のビット線の電位
を保持した状態で、プリチャージ回路３６にてローデー
タ側のビット線をセルプレート電位に対して所望のプラ
ス電位に持ち上げ、ハイデータ側およびローデータ側の
ビット線の電位をそれぞれ対応する２つの強誘電体キャ
パシタ３，４に供給することで一方にハイデータを他方
にローデータを書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する不揮発性の強誘電体メモリの駆動方法および
強誘電体メモリに関する。

【０００２】

【従来の技術】一般的な強誘電体メモリの動作を説明す
る。代表的な強誘電体メモリは図１２に示すように、２
つのＮＭＯＳトランジスタ１，２と２つの強誘電体キャ
パシタ３，４で１ビットのメモリセルが構成される（２
Ｔ２Ｃ型）。ＷＬはワード線、ＢＬ，／ＢＬはキャパシ
タからデータを読み出し、および書き込むためのビット
線を示す。ＣＰはセルプレート線を示す。図１３，図１
４にセルプレート線駆動方式で読み出し時，書き込み時
の動作波形を示す。

【０００３】まず、読み出し動作は次のようにして行わ
れる。図１３において、初めにワード線ＷＬを“Ｈ”
（ＶＣＣ：高電位側電源電位）レベルに持ち上げ選択状
態にし（ｔ１）、その後にセルプレート線ＣＰを“Ｈ”
レベルにして（ｔ２）メモリセルを選択する。セルプレ
ート線ＣＰが“Ｈ”レベルに駆動されるとメモリセルか
ら電荷がビット線ＢＬ，／ＢＬに流れ出す。この電荷が
ビット線容量とメモリセル容量とによって分割され電位
としてビット線ＢＬ，／ＢＬに現れる。センス起動信号
ＳＡＥを“Ｈ”レベルにしてセンスアンプ９を起動し
（ｔ３）、ビット線ＢＬ，／ＢＬの電位差をセンスし
て、ＶＣＣレベルとＶＳＳレベルに拡げ、データの読み
出しがセンスアンプ９により行われる。続いて、セルプ
レート線ＣＰは“Ｌ”（ＶＳＳ：低電位側電源電位）レ
ベルに下げられ（ｔ４）メモリセルへの再書き込みが行
われる。最後にワード線ＷＬが“Ｌ”レベルに戻り（ｔ
５）、読み出し動作が完了する。

【０００４】上記読み出し動作の各段階における強誘電
体キャパシタの状態を図１５に示す。１２，１３が残留
分極量を示し、１４，１５は抗電圧を示す。図１３のｔ
１の時点での強誘電体キャパシタの状態が図１５のＨ１
／Ｌ１に示される。同様にｔ２，ｔ３，ｔ４，ｔ５の時
点での状態をＨ２／Ｌ２，Ｈ３／Ｌ３，Ｈ４／Ｌ４，Ｈ
５／Ｌ４に示す。ビット線に現れる電位レベルは強誘電
体キャパシタのヒステリシス曲線の形状とビット線容量
によって決まる。図１５に示される直線１６，１７の傾
きが、ビット線の容量を示す。セルプレート線ＣＰを
“Ｈ”レベルにすると強誘電体キャパシタとビット線容
量の直列容量にＶＣＣの電位が印加される。このとき強
誘電体キャパシタから電荷が流れ出し、ビット線容量を
充電する。直列容量の電荷分配によりビット線の電位が
決定され、図１５のＨ２／Ｌ２の点がＢＬ，／ＢＬのそ
れぞれの電位１８，１９を示し、この電位差２０がビッ
ト線の電位差となる。

【０００５】書き込み動作は、次のように行われる。図
１４において、初めにワード線ＷＬを“Ｈ”（ＶＣＣ）
レベルに持ち上げ選択状態にし（ｔ１）、その後にセル
プレート線ＣＰを“Ｈ”レベルにして（ｔ２）メモリセ
ルを選択する。ＢＬ，／ＢＬに転送された“Ｈ”デー
タ，“Ｌ”データをセンス起動信号ＳＡＥを“Ｈ”レベ
ルにしてセンスアンプ９を起動し（ｔ３）、この電位差
をセンスすることにより、ＶＣＣレベルとＶＳＳレベル
に拡げる。このとき、セルプレート線ＣＰは“Ｈ”レベ
ルになっているため、“Ｌ”データがメモリセルへ書き
込まれる。次にセルプレート線ＣＰを“Ｌ”レベルにす
ることで（ｔ４）、“Ｈ”データがメモリセルへ書き込
まれる。最後にワード線ＷＬが“Ｌ”レベルに戻り（ｔ
５）、書き込み動作が完了する。このように“Ｌ”デー
タの書き込み時間１０および“Ｈ”データの書き込み時
間１１がそれぞれ必要となる。

【０００６】上記書き込み動作の各段階における強誘電
体キャパシタの状態を図１５に示す。図１４のｔ１の時
点での強誘電体キャパシタの状態が図１５のＨ１／Ｌ１
に示される。同様にｔ２，ｔ３，ｔ４，ｔ５の時点での
状態をＨ２／Ｌ２，Ｈ３／Ｌ３，Ｈ４／Ｌ４，Ｈ５／Ｌ
４に示す。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来技術の強誘電体メモリでは、強誘電体特有の性質によ
り、データの書き込みを行った後に高温で長時間放置し
たままにしておくと記憶されているデータと逆のデータ
を書き込もうとしたときに特性が変化してしまい、デー
タが書き込まれにくくなるという欠点があった。このよ
うな性質はインプリントといわれる。

【０００８】これは、図１６に示すように、−Ｐｒ分極
状態（データ“０”の残留分極電荷量）で長時間保存さ
れると、ヒステリシス曲線Ａがヒステリシス曲線Ｂのよ
うにプラス電位側にシフトする。これによって、逆デー
タ（データ“１”）を書き込む際の逆方向への分極反転
に必要な抗電圧２１が抗電圧２２に増大して分極反転が
しにくくなり、反転後の逆データの分極量は初期に比べ
て減少する（減少量２３）。この結果、この逆データ
（データ“１”）の読み出し電荷量は、インプリントの
進行に伴い減少する。

【０００９】一方、図１７に示すように、＋Ｐｒ分極状
態（データ“１”の残留分極電荷量）で長時間保存され
ると、ヒステリシス曲線Ａがヒステリシス曲線Ｂのよう
にマイナス電位側にシフトする。この場合も逆データ
（データ“０”）を書き込む際の逆方向への分極反転に
必要な抗電圧２４が抗電圧２５に増大して分極反転がし
にくくなり、反転後の逆データの分極量は初期に比べて
減少する（減少量２６）。この結果、この逆データ（デ
ータ“０”）の分極量が減少し、その読み出し電荷量と
しては増大する。

【００１０】２Ｔ２Ｃ型強誘電体メモリセルでは、この
データ“１”とデータ“０”の読み出し電荷量の差より
生じるビット線電位差をセンスアンプ９で検出すること
により読み出しを行うが、インプリントの進行が進み、
この差がセンスアンプ９の検出限界より小さくなったと
き、逆データ（分極反転データ）の読み出し不良が発生
する。

【００１１】本発明は、上記課題を解決するもので、２
Ｔ２Ｃ型の強誘電体メモリにおいて、インプリント発生
による反転データが書き込みにくくなる現象やデータ読
み出し不良等の不具合を回避することができる強誘電体
メモリの駆動方法および強誘電体メモリを提供すること
を目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の強誘電体
メモリの駆動方法は、２つのトランジスタと２つの強誘
電体キャパシタとで１ビットのメモリセルを構成した強
誘電体メモリの駆動方法であって、メモリセルにデータ
の書き込みを行う際、２つの強誘電体キャパシタに同極
性で異なる電位を供給することで２つの強誘電体キャパ
シタのうちの一方にハイデータを他方にローデータを書
き込むことを特徴とする。

【００１３】請求項２記載の強誘電体メモリの駆動方法
は、第１および第２の強誘電体キャパシタと、第１の強
誘電体キャパシタを第１のビット線に電気的に接続およ
び非接続する第１のトランジスタと、第２の強誘電体キ
ャパシタを第１のビット線と対をなす第２のビット線に
電気的に接続および非接続する第２のトランジスタとで
１ビットのメモリセルを構成し、第１のビット線と第２
のビット線との電位差を増幅するセンスアンプを備えた
強誘電体メモリの駆動方法であって、メモリセルにデー
タの書き込みを行う際、第１および第２の２つの強誘電
体キャパシタにセルプレート電位に対して同極性で異な
るプラス電位を供給することで２つの強誘電体キャパシ
タのうちの一方にハイデータを他方にローデータを書き
込むことを特徴とする。

【００１４】請求項３記載の強誘電体メモリの駆動方法
は、請求項２記載の強誘電体メモリの駆動方法におい
て、メモリセルからデータの読み出しを行う際、センス
アンプで第１のビット線と第２のビット線との電位差を
増幅してデータの読み出しを行い、そのときのハイデー
タ側およびローデータ側のビット線にそれぞれハイデー
タ側およびローデータ側に対応してセルプレート電位に
対して同極性で異なるプラス電位を与えることにより、
第１および第２の２つの強誘電体キャパシタのうちの一
方にハイデータを他方にローデータを書き込むことを特
徴とする。

【００１５】請求項４記載の強誘電体メモリは、第１お
よび第２の強誘電体キャパシタと、第１の強誘電体キャ
パシタを第１のビット線に電気的に接続および非接続す
る第１のトランジスタと、第２の強誘電体キャパシタを
第１のビット線と対をなす第２のビット線に電気的に接
続および非接続する第２のトランジスタとで１ビットの
メモリセルを構成し、第１のビット線と第２のビット線
との電位差を増幅するセンスアンプを備えた強誘電体メ
モリであって、第１および第２のビット線に所望の電位
を供給するプリチャージ回路を設け、メモリセルにデー
タの書き込みを行う際、センスアンプで第１のビット線
と第２のビット線との電位差を増幅し、そのときのハイ
データ側のビット線の電位を保持した状態で、プリチャ
ージ回路にてローデータ側のビット線をセルプレート電
位に対して所望のプラス電位に持ち上げ、ハイデータ側
およびローデータ側のビット線の電位をそれぞれ対応す
る第１および第２の２つの強誘電体キャパシタに供給す
ることで２つの強誘電体キャパシタのうちの一方にハイ
データを他方にローデータを書き込み、メモリセルから
データの読み出しを行う際、センスアンプで第１のビッ
ト線と第２のビット線との電位差を増幅してデータの読
み出しを行い、そのときのハイデータ側のビット線の電
位を保持した状態で、プリチャージ回路にてローデータ
側のビット線をセルプレート電位に対して所望のプラス
電位に持ち上げ、ハイデータ側およびローデータ側のビ
ット線の電位をそれぞれ対応する第１および第２の２つ
の強誘電体キャパシタに供給することで２つの強誘電体
キャパシタのうちの一方にハイデータを他方にローデー
タを書き込むようにしたことを特徴とする。

【００１６】請求項５記載の強誘電体メモリは、第１お
よび第２の強誘電体キャパシタと、第１の強誘電体キャ
パシタを第１のビット線に電気的に接続および非接続す
る第１のトランジスタと、第２の強誘電体キャパシタを
第１のビット線と対をなす第２のビット線に電気的に接
続および非接続する第２のトランジスタとで１ビットの
メモリセルを構成し、第１のビット線と第２のビット線
との電位差を増幅するセンスアンプを備えた強誘電体メ
モリであって、第１のビット線と第２のビット線との電
位差を検知し、かつ第１および第２のビット線のハイデ
ータ側およびローデータ側を認識する電位差検知認識回
路と、セルプレート電位に対して同極性で異なるプラス
電位を第１および第２のビット線に印加する電圧発生回
路とを設け、メモリセルにデータの書き込みを行う際、
センスアンプで第１のビット線と第２のビット線との電
位差を増幅し、この時に電位差検知認識回路は第１のビ
ット線と第２のビット線との電位差を検知し、かつハイ
データ側およびローデータ側のビット線を認識し、電圧
発生回路は電位差検知認識回路による検知認識結果を受
け、認識されたハイデータ側およびローデータ側に対応
してセルプレート電位に対して同極性で異なるプラス電
位をハイデータ側およびローデータ側のビット線に印加
することにより第１および第２の２つの強誘電体キャパ
シタのうちの一方にハイデータを他方にローデータを書
き込み、メモリセルからデータの読み出しを行う際、セ
ンスアンプで第１のビット線と第２のビット線との電位
差を増幅してデータの読み出しを行い、この読み出し時
に電位差検知認識回路は第１のビット線と第２のビット
線との電位差を検知し、かつハイデータ側およびローデ
ータ側のビット線を認識し、電圧発生回路は電位差検知
認識回路による検知認識結果を受け、認識されたハイデ
ータ側およびローデータ側に対応してセルプレート電位
に対して同極性で異なるプラス電位をハイデータ側およ
びローデータ側のビット線に印加することにより第１お
よび第２の２つの強誘電体キャパシタのうちの一方にハ
イデータを他方にローデータを書き込むようにしたこと
を特徴とする。

【００１７】以上の本発明の構成によれば、２Ｔ２Ｃ型
の強誘電体メモリにおいて、２つの強誘電体キャパシタ
でのデータ保持のために同極性の異なるプラス電位で書
き込みが行なわれるので、反転データを書き込む必要が
ない。したがって、強誘電体メモリ特有のインプリント
による反転データが書き込みにくくなる現象を回避する
ことができる。

【００１８】また、インプリントが起きても、“Ｈ”
（ハイ）データ、および“Ｌ”（ロー）データが書き込
まれている２つの強誘電体キャパシタとも、ヒステリシ
ス曲線は同じマイナス電位側にシフトするため、この２
つの強誘電体キャパシタに書き込める電荷量の差は変動
しにくくなる。さらに、プラス抗電圧はともに小さくな
るため、プラス電圧でのデータ書き込みは容易となる。
従って、インプリントの進行に伴い、プラス電圧でのデ
ータ書き込みは、徐々に書き込みやすくなる。以上のこ
とから、インプリントが発生しても反転データ書き込み
不足によるデータ読み出し不良を回避することができ
る。

【００１９】さらに、データ書き込み時、セルプレート
電位は“Ｌ”レベル状態で、“Ｈ”データおよび“Ｌ”
データの書き込みができるため、セルプレートの電位制
御が簡単となる。

【００２０】

【発明の実施の形態】まず、本発明の原理について説明
する。本発明は、２つのトランジスタと２つの強誘電体
キャパシタとで１ビットのメモリセル（２Ｔ２Ｃ型メモ
リセル）が構成される強誘電体メモリであり、各メモリ
セルを構成する２つの強誘電体キャパシタに、従来例で
は相反する形でデータ保持を行うのに対し、本発明では
同極性の異なる電位でデータ保持を行う。これは、強誘
電体キャパシタへの印加電圧が高いほど残留分極量が大
きくなる強誘電体キャパシタの特徴を利用し、この残留
分極量を読み出して、データ“１”であるか、データ
“０”であるかを識別する。このような方式によると
“Ｈ”データ，“Ｌ”データともに２つの強誘電体キャ
パシタに書き込む電圧は、セルプレート電位に対して同
極性のプラス電位で書き込み、“Ｈ”データの書き込み
電圧は、“Ｌ”データより高い電圧で書き込む。

【００２１】以下、図１を用いて説明する。図１におい
て、２７は“Ｈ”データの分極電荷量、２８は“Ｌ”デ
ータの分極電荷量、２９は“Ｈ”データと“Ｌ”データ
の分極電荷量の差、３０，３１はそれぞれの傾きがビッ
ト線容量を示す直線、３２はプラスの抗電圧、３３は読
み出した時の“Ｈ”データのビット線電位、３４は読み
出した時の“Ｌ”データのビット線電位、３５は読み出
した時の“Ｈ”データと“Ｌ”データのビット線電位差
である。

【００２２】前述のように２つの強誘電体キャパシタで
のデータ保持をセルプレート電位に対して同極性の異な
るプラス電位で書き込む。この場合、“Ｈ”データ，
“Ｌ”データの書き込み電圧をそれぞれＶａ，Ｖｂ（Ｖ
ａ＞Ｖｂ）とすると、電圧Ｖａ，Ｖｂでの分極電荷量は
それぞれ２７，２８となる。このように書き込み電圧の
違いにより分極電荷量が異なり、書き込み電圧が高いほ
ど分極電荷量は大きくなる。この分極電荷量を読み出し
た時の電位差３５をセンスアンプでセンスし、ＶＣＣレ
ベルとＶＳＳレベルに拡げ、記憶情報の識別すなわちデ
ータ“１”か、データ“０”かの識別を行う。

【００２３】以上によれば、書き込み電圧は常に同極性
のプラス電圧のため、インプリントによって書き込み難
くなる反転データを書き込む必要がなくなる。

【００２４】また、インプリントによるヒステリシス曲
線のシフトは、プラス電位で書き込まれるため、２つの
キャパシタともマイナス電圧側へシフトする。従って、
インプリントの発生で、プラス抗電圧３２も小さくな
り、プラス電圧では書き込みやすくなる。

【００２５】以上のことから、インプリントが起きても
反転データ書き込み不足によるデータ読み出し不良を回
避できる。

【００２６】（第１の実施の形態）本発明の第１の実施
の形態について図面を用いて説明する。図２は第１の実
施の形態の強誘電体メモリの主要部の構成を示す回路図
である。図２において、３６はプリチャージ回路、４１
はロープリチャージ回路であり、その他、図１２と対応
する部分には同一符号を付し、その説明を省略する。図
３は本実施の形態における読み出し時の動作波形を示す
図である。

【００２７】まず、読み出し動作は次のようにして行わ
れる。図３において、初めにワード線ＷＬを“Ｈ”（Ｖ
ＣＣ：高電位側電源電位）レベルに持ち上げ選択状態に
し（ｔ１）、その後にセルプレート線ＣＰを“Ｈ”レベ
ルにして（ｔ２）メモリセルを選択する。セルプレート
線ＣＰが“Ｈ”レベルに駆動されるとメモリセルから電
荷がビット線ＢＬ，／ＢＬに流れ出す。この電荷がビッ
ト線容量とメモリセル容量とによって分割され電位とし
てビット線ＢＬ，／ＢＬに現れる。センス起動信号ＳＡ
Ｅを“Ｈ”レベルにしてセンスアンプ９を起動し（ｔ
３）、ビット線ＢＬ，／ＢＬの電位差をセンスして、Ｖ
ＣＣレベルとＶＳＳ（低電位側電源電位）レベルに拡
げ、データの読み出しがセンスアンプ９により行われ
る。ここまでの動作は従来例と同じである。

【００２８】次に、本実施の形態では、データの読み出
し後、セルプレート線ＣＰおよびセンス起動信号ＳＡＥ
を“Ｌ”レベルに下げる（ｔ４）と同時に、図２のプリ
チャージ回路３６の信号線ＰＣに印加する電圧を上げ
て、所望の電位まで上げる。所望の電位は、（信号線Ｐ
Ｃに印加する電圧）−（トランジスタＴｒ１のしきい値
電圧）となる。ただし、信号線ＰＣに印加する電圧はＶ
ＣＣレベル以下である。この動作により、ＶＳＳレベル
のビット線はセルプレート電位に対してプラス電位に持
ち上がり（ｔ５）、２つのキャパシタ３，４ともセルプ
レート電位に対して同極性の異なるプラス電位でデータ
が書き込まれる。この所望の電位は、ヒステリシス曲線
の形状，ビット線容量，センスアンプ９の検出能力によ
って決まる。最後にワード線ＷＬを“Ｌ”レベルに戻す
とともに信号線ＰＣを非プリチャージ電位に下げ（ｔ
６）、読み出し動作が完了する。

【００２９】上記読み出し動作の各段階における強誘電
体キャパシタの状態を図４に示す。図４に示される３
７，３８はそれぞれの傾きがビット線容量を示す直線で
ある。Ｈ１，Ｌ１はデータ“１”，データ“０”の残留
分極量を示す。図３のｔ１の時点での２つの強誘電体キ
ャパシタ３，４の状態が図４のＨ１／Ｌ１に示される。
同様にｔ２，ｔ３，ｔ４，ｔ５，ｔ６の時点での状態を
Ｈ２／Ｌ２，Ｈ３／Ｌ３，Ｈ４／Ｌ４，Ｈ４／Ｌ５，Ｈ
５／Ｌ６に示す。

【００３０】以上のように、データ読み出し後の再書き
込み動作において、“Ｌ”データが書き込まれていたキ
ャパシタは、センスアンプ９のセンス動作により、いっ
たんＶＳＳレベルによる反転データ（図４のＬ４）が書
き込まれる。本実施の形態では、この相反する形でのデ
ータ保持を回避するため、センス後のデータ読み出し
後、プリチャージ回路３６により、ビット線ＢＬ，／Ｂ
Ｌをプリチャージすることで２つのキャパシタ３，４と
もに同極性の電圧を供給する。したがって、“Ｌ”デー
タが書き込まれているキャパシタにはいったんマイナス
電圧による反転データ（図４のＬ４）が書き込まれる
が、プリチャージによって、再度、プラス電圧で反転デ
ータ（図４のＬ１）が書き込まれる。この結果、“Ｈ”
データと同じ同極性のプラス電圧でのデータ保持が可能
となる。

【００３１】次に、本実施の形態における書き込み動作
について説明する。図５は本実施の形態における書き込
み時の動作波形を示す図である。

【００３２】書き込み動作は、図５において次のように
行われる。初めにワード線ＷＬを“Ｈ”（ＶＣＣ）レベ
ルに持ち上げ選択状態にし（ｔ１）、その後にセルプレ
ート線ＣＰを“Ｈ”レベルにして（ｔ２）メモリセルを
選択する。記憶されているデータがビット線ＢＬ，／Ｂ
Ｌに読み出された後、セルプレート線ＣＰを“Ｌ”レベ
ルにする。続いて、ロープリチャージ回路４１の信号Ｌ
ＰＣを“Ｈ”レベルにして（ｔ３）、ビット線ＢＬ，／
ＢＬをＶＳＳレベルにプリチャージした後、ロープリチ
ャージ信号ＬＰＣを“Ｌ”レベルにする（ｔ４）。その
後、データ線ＤＬ，／ＤＬからビット線ＢＬ，／ＢＬに
転送される“Ｈ”データ，“Ｌ”データの電位差をＶＣ
ＣレベルとＶＳＳレベルに拡げるため、センス起動信号
ＳＡＥを“Ｈ”レベルにして、センスアンプ９を起動さ
せる（ｔ５）。このセンス後、センス起動信号ＳＡＥを
“Ｌ”レベルに下げる（ｔ６）と同時に、プリチャージ
回路３６の信号線ＰＣに所望の電圧を印加する。この動
作により、ＶＳＳレベルのビット線はセルプレート電位
に対してプラス電位に持ち上がり（ｔ７）、２つのキャ
パシタ３，４ともセルプレート電位に対して同極性の異
なるプラス電位でデータが書き込まれる。最後にワード
線ＷＬを“Ｌ”レベルに戻すとともに信号線ＰＣを非プ
リチャージ電位に下げ（ｔ８）、書き込み動作が完了す
る。

【００３３】上記書き込み動作の各段階における強誘電
体キャパシタの状態を図６，図７に示す。図６は記憶さ
れているデータと同じデータを書き込む場合、図７は記
憶されているデータと異なる逆のデータを書き込む場合
をそれぞれ示している。

【００３４】図６において、Ｈ１，Ｌ１は“Ｈ”デー
タ，“Ｌ”データの残留分極量を示す。図５のｔ１の時
点での２つの強誘電体キャパシタ３，４の状態が図６の
Ｈ１／Ｌ１に示される。同様にｔ２，ｔ３，ｔ４，ｔ
５，ｔ６，ｔ７，ｔ８の時点での状態をＨ２／Ｌ２，Ｈ
３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ４／Ｌ３，Ｈ４
／Ｌ４，Ｈ５／Ｌ５に示す。

【００３５】また、図７において、Ｈ１，Ｌ１は“Ｈ”
データ，“Ｌ”データの残留分極量を示す。図５のｔ１
の時点での２つの強誘電体キャパシタ３，４の状態が図
７のＨ１／Ｌ１に示される。同様にｔ２，ｔ３，ｔ４，
ｔ５，ｔ６，ｔ７，ｔ８の時点での状態をＨ２／Ｌ２，
Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ４，Ｈ
４／Ｌ４，Ｈ５／Ｌ５に示す。

【００３６】（第２の実施の形態）本発明の第２の実施
の形態について図面を用いて説明する。図８は第２の実
施の形態の強誘電体メモリの主要部の構成を示す回路図
である。図８において、３９は電位差検知認識回路、４
０は書き込み電圧Ｖａ，Ｖｂを供給する電圧発生回路、
４２はロープリチャージ回路であり、その他、図１２と
対応する部分には同一符号を付し、その説明を省略す
る。図９は本実施の形態における読み出し時の動作波形
を示す図である。

【００３７】まず、読み出し動作は次のようにして行わ
れる。図９において、初めにワード線ＷＬを“Ｈ”（Ｖ
ＣＣ：高電位側電源電位）レベルに持ち上げ選択状態に
し（ｔ１）、その後にセルプレート線ＣＰを“Ｈ”レベ
ルにして（ｔ２）メモリセルを選択する。セルプレート
線ＣＰが“Ｈ”レベルに駆動されるとメモリセルから電
荷がビット線ＢＬ，／ＢＬに流れ出す。この電荷がビッ
ト線容量とメモリセル容量とによって分割され電位とし
てビット線ＢＬ，／ＢＬに現れる。センス起動信号ＳＡ
Ｅを“Ｈ”レベルにしてセンスアンプ９を起動し（ｔ
３）、ビット線ＢＬ，／ＢＬの電位差をセンスして、Ｖ
ＣＣレベルとＶＳＳ（低電位側電源電位）レベルに拡
げ、データの読み出しがセンスアンプ９により行われ
る。ここまでの動作は従来例と同じである。

【００３８】次に、本実施の形態では、センス後のビッ
ト線ＢＬ，／ＢＬの電位差と、ビット線電位の“Ｈ”デ
ータ側，“Ｌ”データ側を電位差検知認識回路３９にて
検知する（なお、ビット線ＢＬ，／ＢＬの電位差は検知
されるだけでこの後使用されない）。その後、セルプレ
ート線ＣＰおよびセンス起動信号ＳＡＥが“Ｌ”レベル
に下がる（ｔ４）。同時に電位差検知認識回路３９から
の信号を受けて、電圧発生回路４０からビット線ＢＬ，
／ＢＬに同極性の異なるプラス電圧Ｖａ，Ｖｂ（Ｖａ＞
Ｖｂ）が供給される（ｔ４〜ｔ６）。これは、ビット線
の電位がＢＬ＞／ＢＬの場合、すなわちビット線ＢＬが
“Ｈ”データ側で、ビット線／ＢＬが“Ｌ”データ側で
あると電位差検知認識回路３９にて検知していた場合、
電圧発生回路４０からビット線ＢＬ，／ＢＬに供給され
る電圧はそれぞれＶａ，Ｖｂとなる。逆に、ビット線の
電位がＢＬ＜／ＢＬの場合、すなわちビット線ＢＬが
“Ｌ”データ側で、ビット線／ＢＬが“Ｈ”データ側で
あると電位差検知認識回路３９にて検知していた場合、
電圧発生回路４０からビット線ＢＬ，／ＢＬに供給され
る電圧はそれぞれＶｂ，Ｖａとなる。その後、ワード線
ＷＬが“Ｌ”レベルに戻り（ｔ６）、同時に電圧発生回
路４０からの電圧供給も止まり、データ読み出し後の再
書き込み動作が終了する。

【００３９】電圧発生回路４０から発生する電圧Ｖａ，
Ｖｂについて、図１０を参照して説明する。図１０にお
いて、Ａは抗電圧、Ｂ〜Ｃは残留分極量が飽和する印加
電圧領域、ＣはＶＣＣ（電源電圧）である。電圧Ｖａの
とりうる範囲は、Ｃ＞Ｖａ＞Ｖｂであり、Ｖｂのとりう
る範囲は、Ｂ＞Ｖｂ＞Ａである。

【００４０】上記読み出し動作の各段階における強誘電
体キャパシタの状態を図４に示す。Ｈ１，Ｌ１は“Ｈ”
データ，“Ｌ”データの残留分極量を示す。図９のｔ１
の時点での２つの強誘電体キャパシタ３，４の状態が図
４のＨ１／Ｌ１に示される。同様にｔ２，ｔ３，ｔ４，
ｔ５，ｔ６の時点での状態をＨ２／Ｌ２，Ｈ３／Ｌ３，
Ｈ４／Ｌ４，Ｈ４／Ｌ５，Ｈ５／Ｌ６に示す。

【００４１】以上のように、データ読み出し後の再書き
込み動作において、“Ｌ”データが書き込まれていたキ
ャパシタは、センスアンプ９のセンス動作により、いっ
たんＶＳＳレベルによる反転データ（図４のＬ４）が書
き込まれる。本実施の形態では、この相反する形でのデ
ータ保持を回避するため、電位差検知認識回路３９，電
圧発生回路４０から構成された回路により、センス後の
ビット線ＢＬ，／ＢＬにプラス電圧を供給する。したが
って、“Ｌ”データが書き込まれているキャパシタには
いったんマイナス電圧による反転データ（図４のＬ４）
が書き込まれるが、この電圧発生回路４０からの電圧供
給によって、再度、プラス電圧により反転データ（図４
のＬ１）が書き込まれる。この結果、同極性のプラス電
圧でのデータ保持が可能となる。

【００４２】次に、本実施の形態における書き込み動作
について説明する。図１１は本実施の形態における書き
込み時の動作波形を示す図である。

【００４３】書き込み動作は、図１１において次のよう
に行われる。初めにワード線ＷＬを“Ｈ”（ＶＣＣ）レ
ベルに持ち上げ選択状態にし（ｔ１）、その後にセルプ
レート線ＣＰを“Ｈ”レベルにして（ｔ２）メモリセル
を選択する。記憶されているデータがビット線ＢＬ，／
ＢＬに読み出された後、セルプレート線ＣＰを“Ｌ”レ
ベルにする。続いて、ロープリチャージ回路４２の信号
ＬＰＣを“Ｈ”レベルにして（ｔ３）、ビット線ＢＬ，
／ＢＬをＶＳＳレベルにプリチャージした後、ロープリ
チャージ信号ＬＰＣを“Ｌ”レベルにする（ｔ４）。そ
の後、データ線ＤＬ，／ＤＬからビット線ＢＬ，／ＢＬ
に転送される“Ｈ”データ，“Ｌ”データの電位差をＶ
ＣＣレベルとＶＳＳレベルに拡げるため、センス起動信
号ＳＡＥを“Ｈ”レベルにして、センスアンプ９を起動
させる（ｔ５）。このセンス後のビット線ＢＬと／ＢＬ
との電位差、およびビット線電位の“Ｈ”データ側，
“Ｌ”データ側を電位差検知認識回路３９にて検知する
（なお、ビット線ＢＬ，／ＢＬの電位差は検知されるだ
けでこの後使用されない）。その後、センス起動信号Ｓ
ＡＥを“Ｌ”レベルに下げる（ｔ６）と同時に、電位差
検知認識回路３９からの信号を受けて、電圧発生回路４
０からビット線ＢＬ，／ＢＬに異なるプラス電圧が供給
される（ｔ７〜ｔ８）。これは、ビット線の電位がＢＬ
＞／ＢＬの場合、すなわちビット線ＢＬが“Ｈ”データ
側で、ビット線／ＢＬが“Ｌ”データ側であると電位差
検知認識回路３９にて検知していた場合、電圧発生回路
４０からビット線ＢＬ，／ＢＬに供給される電圧はそれ
ぞれＶａ，Ｖｂとなる。逆に、ビット線の電位がＢＬ＜
／ＢＬの場合、すなわちビット線ＢＬが“Ｌ”データ側
で、ビット線／ＢＬが“Ｈ”データ側であると電位差検
知認識回路３９にて検知していた場合、電圧発生回路４
０からビット線ＢＬ，／ＢＬに供給される電圧はそれぞ
れＶｂ，Ｖａとなる。最後にワード線ＷＬを“Ｌ”レベ
ルに戻すと同時に電圧発生回路４０からの電圧供給も終
わり、書き込み動作が完了する（ｔ８）。

【００４４】上記書き込み動作の各段階における強誘電
体キャパシタの状態を図６，図７に示す。図６は記憶さ
れているデータと同じデータを書き込む場合、図７は記
憶されているデータと異なる逆のデータを書き込む場合
をそれぞれ示している。

【００４５】図６において、Ｈ１，Ｌ１は“Ｈ”デー
タ，“Ｌ”データの残留分極量を示す。図１１のｔ１の
時点での２つの強誘電体キャパシタ３，４の状態が図６
のＨ１／Ｌ１に示される。同様にｔ２，ｔ３，ｔ４，ｔ
５，ｔ６，ｔ７，ｔ８の時点での状態をＨ２／Ｌ２，Ｈ
３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ４／Ｌ３，Ｈ４
／Ｌ４，Ｈ５／Ｌ５に示す。

【００４６】また、図７において、Ｈ１，Ｌ１は“Ｈ”
データ，“Ｌ”データの残留分極量を示す。図１１のｔ
１の時点での２つの強誘電体キャパシタ３，４の状態が
図７のＨ１／Ｌ１に示される。同様にｔ２，ｔ３，ｔ
４，ｔ５，ｔ６，ｔ７，ｔ８の時点での状態をＨ２／Ｌ
２，Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ３，Ｈ３／Ｌ
４，Ｈ４／Ｌ４，Ｈ５／Ｌ５に示す。

【００４７】以上の第１および第２の実施の形態によれ
ば、書き込み動作の際および読み出し動作における再書
き込み動作の際、２つの強誘電体キャパシタ３，４には
セルプレート電位に対して同極性の異なるプラス電位で
書き込みが行なわれるので、反転データを書き込む必要
がない。したがって、強誘電体メモリ特有のインプリン
トによる反転データが書き込みにくくなる現象を回避で
きる。

【００４８】また、インプリントが発生しても、“Ｈ”
データおよび“Ｌ”データが書き込まれている２つの強
誘電体キャパシタ３，４とも、ヒステリシス曲線は同じ
マイナス電位側にシフトするため、この２つのキャパシ
タ３，４に書き込める電荷量の差は変動しにくくなる。
さらに、プラス抗電圧はともに小さくなるため、プラス
電圧でのデータ書き込みは容易となる。従って、インプ
リントの進行に伴い、プラス電圧でのデータ書き込み
は、徐々に書き込みやすくなる。以上のことから、イン
プリントが発生しても反転データの書き込み不足による
データ読み出し不良を回避できる。

【００４９】さらに、セルプレート電位が“Ｌ”（ＶＳ
Ｓ）レベルの状態で、２つの強誘電体キャパシタ３，４
への“Ｈ”データおよび“Ｌ”データの書き込みが同時
に可能となるため、従来例のように“Ｈ”データおよび
“Ｌ”データを別々に書き込むための時間が必要なくな
る。また、これにより、書き込み動作、および読み出し
動作時のセルプレートの電位制御が容易となる。

【００５０】また、第１の実施の形態（図２）と第２の
実施の形態（図８）とを比較すると、第１の実施の形態
の方が、設計が容易である。また、第２の実施の形態の
方が、電圧発生回路４０で発生する電位の制御を広い範
囲で行え、第１の実施の形態の場合はプリチャージ回路
３６のトランジスタの閾値おちの制御しかできない。

【００５１】

【発明の効果】以上のように本発明によれば、２Ｔ２Ｃ
型の強誘電体メモリにおいて、２つの強誘電体キャパシ
タでのデータ保持のために同極性の異なるプラス電位で
書き込みが行なわれるので、反転データを書き込む必要
がない。したがって、強誘電体メモリ特有のインプリン
トによる反転データが書き込みにくくなる現象を回避す
ることができる。

【００５２】また、インプリントが起きても、“Ｈ”
（ハイ）データ、および“Ｌ”（ロー）データが書き込
まれている２つの強誘電体キャパシタとも、ヒステリシ
ス曲線は同じマイナス電位側にシフトするため、この２
つの強誘電体キャパシタに書き込める電荷量の差は変動
しにくくなる。さらに、プラス抗電圧はともに小さくな
るため、プラス電圧でのデータ書き込みは容易となる。
従って、インプリントの進行に伴い、プラス電圧でのデ
ータ書き込みは、徐々に書き込みやすくなる。以上のこ
とから、インプリントが発生しても反転データ書き込み
不足によるデータ読み出し不良を回避することができ
る。

【００５３】さらに、データ書き込み時、セルプレート
電位は“Ｌ”レベル状態で、“Ｈ”データおよび“Ｌ”
データの書き込みができるため、セルプレートの電位制
御が簡単となる。

【図面の簡単な説明】

【図１】本発明による同極性の異なるプラス電位でデー
タを書き込み後、そのデータを読み出した時の強誘電体
キャパシタの状態を示す図。

【図２】本発明の第１の実施の形態の強誘電体メモリの
構成を示す回路図。

【図３】本発明の第１の実施の形態におけるデータ読み
出し時の動作波形を示す図。

【図４】本発明の実施の形態における同極性の異なるプ
ラス電位でデータを書き込み後、そのデータを読み出し
た時の強誘電体キャパシタの状態を示す図。

【図５】本発明の第１の実施の形態におけるデータ書き
込み時の動作波形を示す図。

【図６】本発明の実施の形態において記憶されているデ
ータと同じデータを書き込む時の強誘電体キャパシタの
状態を示す図。

【図７】本発明の実施の形態において記憶されているデ
ータと異なる逆のデータを書き込む時の強誘電体キャパ
シタの状態を示す図。

【図８】本発明の第２の実施の形態の強誘電体メモリの
構成を示す図。

【図９】本発明の第２の実施の形態におけるデータ読み
出し時の動作波形を示す図。

【図１０】本発明の第２の実施の形態における電圧発生
回路の電圧を説明するための図。

【図１１】本発明の第２の実施の形態におけるデータ書
き込み時の動作波形を示す図。

【図１２】従来例の一般的な２Ｔ２Ｃ型強誘電体メモリ
の構成を示す回路図。

【図１３】従来例におけるデータ読み出し動作時の動作
波形を示す図。

【図１４】従来例におけるデータ書き込み動作時の動作
波形を示す図。

【図１５】従来例におけるデータ読み出しおよび書き込
み時の強誘電体キャパシタの状態を示す図。

【図１６】ヒステリシス曲線がプラス電位側にシフトし
た状態を示す図。

【図１７】ヒステリシス曲線がマイナス電位側にシフト
した状態を示す図。

【符号の説明】

１，２ ＮＭＯＳトランジスタ ３，４ 強誘電体キャパシタ ＷＬ ワード線 ＣＰ セルプレート線 ＢＬ ビット線 ／ＢＬ ビット線 ９ センスアンプ １０ データ“０”書き込み時間 １１ データ“１”書き込み時間 １２，１３ 残留分極量 １４，１５ 抗電圧 １６，１７ 傾きがビット線容量を示す直線 １８ 電圧印加時の“Ｈ”データのビット線電位 １９ 電圧印加時の“Ｌ”データのビット線電位 ２０ 電圧印加時の“Ｈ”データと“Ｌ”データ
のビット線電位差 ２１ 初期状態の抗電圧 ２２ インプリント後の抗電圧 ２３ インプリント前後の分極電荷量の差 ２４ 初期状態の抗電圧 ２５ インプリント後の抗電圧 ２６ インプリント前後の分極電荷量の差 ２７ “Ｈ”データの分極電荷量 ２８ “Ｌ”データの分極電荷量 ２９ “Ｈ”データと“Ｌ”データの分極電荷量
の差 ３０，３１ 傾きがビット線容量を示す直線 ３２ プラスの抗電圧 ３３ 読み出した時の“Ｈ”データのビット線電
位 ３４ 読み出した時の“Ｌ”データのビット線電
位 ３５ 読み出した時の“Ｈ”データと“Ｌ”デー
タのビット線電位差 ３６ プリチャージ回路 ３７，３８ 傾きがビット線容量を示す直線 ３９ 電位差検知認識回路 ４０ 電圧発生回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ２つのトランジスタと２つの強誘電体キ
   ャパシタとで１ビットのメモリセルを構成した強誘電体
   メモリの駆動方法であって、 前記メモリセルにデータの書き込みを行う際、前記２つ
   の強誘電体キャパシタに同極性で異なる電位を供給する
   ことで前記２つの強誘電体キャパシタのうちの一方にハ
   イデータを他方にローデータを書き込むことを特徴とす
   る強誘電体メモリの駆動方法。
2. 【請求項２】 第１および第２の強誘電体キャパシタ
   と、前記第１の強誘電体キャパシタを第１のビット線に
   電気的に接続および非接続する第１のトランジスタと、
   前記第２の強誘電体キャパシタを前記第１のビット線と
   対をなす第２のビット線に電気的に接続および非接続す
   る第２のトランジスタとで１ビットのメモリセルを構成
   し、前記第１のビット線と前記第２のビット線との電位
   差を増幅するセンスアンプを備えた強誘電体メモリの駆
   動方法であって、 前記メモリセルにデータの書き込みを行う際、前記第１
   および第２の２つの強誘電体キャパシタにセルプレート
   電位に対して同極性で異なるプラス電位を供給すること
   で前記２つの強誘電体キャパシタのうちの一方にハイデ
   ータを他方にローデータを書き込むことを特徴とする強
   誘電体メモリの駆動方法。
3. 【請求項３】 メモリセルからデータの読み出しを行う
   際、センスアンプで第１のビット線と第２のビット線と
   の電位差を増幅してデータの読み出しを行い、そのとき
   のハイデータ側およびローデータ側のビット線にそれぞ
   れハイデータ側およびローデータ側に対応してセルプレ
   ート電位に対して同極性で異なるプラス電位を与えるこ
   とにより、第１および第２の２つの強誘電体キャパシタ
   のうちの一方にハイデータを他方にローデータを書き込
   むことを特徴とする請求項２記載の強誘電体メモリの駆
   動方法。
4. 【請求項４】 第１および第２の強誘電体キャパシタ
   と、前記第１の強誘電体キャパシタを第１のビット線に
   電気的に接続および非接続する第１のトランジスタと、
   前記第２の強誘電体キャパシタを前記第１のビット線と
   対をなす第２のビット線に電気的に接続および非接続す
   る第２のトランジスタとで１ビットのメモリセルを構成
   し、前記第１のビット線と前記第２のビット線との電位
   差を増幅するセンスアンプを備えた強誘電体メモリであ
   って、 前記第１および第２のビット線に所望の電位を供給する
   プリチャージ回路を設け、 前記メモリセルにデータの書き込みを行う際、前記セン
   スアンプで前記第１のビット線と第２のビット線との電
   位差を増幅し、そのときのハイデータ側のビット線の電
   位を保持した状態で、前記プリチャージ回路にてローデ
   ータ側のビット線をセルプレート電位に対して所望のプ
   ラス電位に持ち上げ、前記ハイデータ側およびローデー
   タ側のビット線の電位をそれぞれ対応する前記第１およ
   び第２の２つの強誘電体キャパシタに供給することで前
   記２つの強誘電体キャパシタのうちの一方にハイデータ
   を他方にローデータを書き込み、 前記メモリセルからデータの読み出しを行う際、前記セ
   ンスアンプで前記第１のビット線と第２のビット線との
   電位差を増幅してデータの読み出しを行い、そのときの
   ハイデータ側のビット線の電位を保持した状態で、前記
   プリチャージ回路にてローデータ側のビット線をセルプ
   レート電位に対して所望のプラス電位に持ち上げ、前記
   ハイデータ側およびローデータ側のビット線の電位をそ
   れぞれ対応する前記第１および第２の２つの強誘電体キ
   ャパシタに供給することで前記２つの強誘電体キャパシ
   タのうちの一方にハイデータを他方にローデータを書き
   込むようにしたことを特徴とする強誘電体メモリ。
5. 【請求項５】 第１および第２の強誘電体キャパシタ
   と、前記第１の強誘電体キャパシタを第１のビット線に
   電気的に接続および非接続する第１のトランジスタと、
   前記第２の強誘電体キャパシタを前記第１のビット線と
   対をなす第２のビット線に電気的に接続および非接続す
   る第２のトランジスタとで１ビットのメモリセルを構成
   し、前記第１のビット線と前記第２のビット線との電位
   差を増幅するセンスアンプを備えた強誘電体メモリであ
   って、 前記第１のビット線と第２のビット線との電位差を検知
   し、かつ前記第１および第２のビット線のハイデータ側
   およびローデータ側を認識する電位差検知認識回路と、
   セルプレート電位に対して同極性で異なるプラス電位を
   前記第１および第２のビット線に印加する電圧発生回路
   とを設け、 前記メモリセルにデータの書き込みを行う際、前記セン
   スアンプで前記第１のビット線と第２のビット線との電
   位差を増幅し、この時に前記電位差検知認識回路は前記
   第１のビット線と第２のビット線との電位差を検知し、
   かつハイデータ側およびローデータ側のビット線を認識
   し、前記電圧発生回路は前記電位差検知認識回路による
   検知認識結果を受け、認識された前記ハイデータ側およ
   びローデータ側に対応してセルプレート電位に対して同
   極性で異なるプラス電位を前記ハイデータ側およびロー
   データ側のビット線に印加することにより前記第１およ
   び第２の２つの強誘電体キャパシタのうちの一方にハイ
   データを他方にローデータを書き込み、 前記メモリセルからデータの読み出しを行う際、前記セ
   ンスアンプで前記第１のビット線と第２のビット線との
   電位差を増幅してデータの読み出しを行い、この読み出
   し時に前記電位差検知認識回路は前記第１のビット線と
   第２のビット線との電位差を検知し、かつハイデータ側
   およびローデータ側のビット線を認識し、前記電圧発生
   回路は前記電位差検知認識回路による検知認識結果を受
   け、認識された前記ハイデータ側およびローデータ側に
   対応してセルプレート電位に対して同極性で異なるプラ
   ス電位を前記ハイデータ側およびローデータ側のビット
   線に印加することにより前記第１および第２の２つの強
   誘電体キャパシタのうちの一方にハイデータを他方にロ
   ーデータを書き込むようにしたことを特徴とする強誘電
   体メモリ。