JP3429139B2 - コンピュータ装置における書込み用バッファ装置のアドレス用比較器及び主記憶装置からのデータ読出し方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ装置
の書込み用バッファ装置に配備されるアドレス用比較器
と、主記憶装置からのデータ読出し方法に関する。

【０００２】

【従来の技術】コンピュータは、プログラムを処理する
ＣＰＵ（中央処理装置）と、該プログラム及び変数等の
デジタルデータ（以下、単にデータとする）を記憶する
主記憶装置を具える。ＣＰＵは、主記憶装置からプログ
ラムを読み出して様々な処理を実行し、必要に応じて、
主記憶装置からデータを読み出したり、或いは主記憶装
置にデータを書き込んだりする。従って、主記憶装置に
おける記憶場所を特定するために、各記憶場所には、ア
ドレスが付けられている。以下、ＣＰＵの主記憶装置に
対する読出し動作及び書込み動作について、図２に沿っ
て説明する。

【０００３】ＣＰＵ(１)が主記憶装置(２)に対してデー
タの読出し動作を行なうとき、ＣＰＵ(１)は、主記憶装
置(２)中の所定アドレス（以下、「読出しアドレス」と
呼ぶ）を、アドレスバス(80)を介して指定することによ
って、該読出しアドレスに対応する記憶場所に書込まれ
たデータが、データバス(81)を通って読み出される。ま
た、ＣＰＵ(１)が主記憶装置(２)に対してデータの書込
み動作を行なうとき、ＣＰＵ(１)は、主記憶装置(２)中
の所定アドレス（以下、「書込みアドレス」と呼ぶ）
を、アドレスバス(80)を介して指定し、且つ書込むべき
データをデータバス(81)に転送することによって、主記
憶装置(２)における該書込みアドレスに対応する記憶場
所に、データバス(81)を介して転送されたデータが書き
込まれる。

【０００４】ＣＰＵ(１)の処理速度は、主記憶装置(２)
の動作速度よりも速い。また、ＣＰＵ(１)が主記憶装置
(２)にデータの読出しや書込み（アクセス）を行なう際
には、局所性が存在する。すなわち、「将来の主記憶装
置(２)へのアクセスの傾向は、最近起こったアクセスの
傾向に似る」という時間的局所性と、「主記憶装置(２)
にて現在アクセスされているアドレスの周辺は、近い将
来にアクセスされる可能性が高い」という空間的局所性
が存在する。そこで、前記速度差を吸収してＣＰＵ(１)
の処理効率を高めるために、ＣＰＵ(１)と主記憶装置
(２)の間に、図２のキャッシュ(３)及びバッファ(４)の
ように、ＣＰＵ(１)内にある汎用レジスタ(10)よりも動
作は低速であるが記憶容量が大きく、且つ主記憶装置
(２)よりも動作は高速であるが記憶容量が小さい一時記
憶装置が配備される。以下、キャッシュ(３)及びバッフ
ァ(４)の動作について、図２に沿って説明する。

【０００５】ＣＰＵ(１)が主記憶装置(２)に対してデー
タの読出し動作を行なうとき、読出しアドレス及びデー
タは、キャッシュ(３)にも格納される。ＣＰＵ(１)が該
読出しアドレスを指定して、再び読出し動作を行なうと
きには、主記憶装置(２)からではなく、キャッシュ(３)
から該データを読出すことにより、読出し動作を高速に
行なうことができる。また、ＣＰＵ(１)が主記憶装置
(２)に対してデータの書込み動作を行なうとき、書込み
アドレス及びデータは、一旦バッファ(４)に格納され、
それから専用のハードウェア（図示せず）によって、バ
ッファ(４)から主記憶装置(２)に、該書込みアドレスに
対応する記憶場所にデータが書き込まれる。この場合、
ＣＰＵ(１)は、バッファ(４)に対して書込み動作を行な
った後に、直ちに次の処理に移ることができるので、Ｃ
ＰＵの処理効率を高めることができる。なお、本願は、
バッファ(４)に関する発明であるので、以下では、キャ
ッシュ(３)に関する説明を省略する。

【０００６】

【発明が解決しようとする課題】前記バッファ(４)を利
用する場合、ＣＰＵ(１)の書込み動作において、ＣＰＵ
(１)からのデータが、バッファ(４)に一旦書込まれてか
ら、主記憶装置(２)に移されるまでの期間、バッファ
(４)において書込みアドレスと共に格納されているデー
タと、主記憶装置(２)において該書込みアドレスに対応
する記憶場所に書込まれているデータとは異なることに
なる。これは、一致性問題と呼ばれる。前記期間中に、
ＣＰＵ(１)が、バッファ(４)に残っている書込みアドレ
スの１つに一致するアドレスを読出しアドレスとしてデ
ータの読出し動作を行なうと、ＣＰＵ(１)は、主記憶装
置(２)において該アドレスに対応する記憶場所に格納さ
れている古いデータを読み出すことになる。

【０００７】これを解決する方法としては、ＣＰＵ(１)
が読出し動作を行なうとき、ＣＰＵ(１)は、バッファ
(４)に残っているデータ全てが主記憶装置(２)に書込ま
れるまで、常に待機する方法がある。しかしながら、Ｃ
ＰＵ(１)と主記憶装置(２)間でのデータの読出しまたは
書込みは頻繁に行なわれるため、この方法では、バッフ
ァ(４)の存在する意味がほとんどなく、ＣＰＵの処理効
率を高めることができない。

【０００８】この問題点を回避する方法として、以下の
方法がある。ＣＰＵ(１)が読出し動作を行なうとき、ま
ず、ＣＰＵ(１)からの読出しアドレスと、バッファ(４)
に残っている各書込みアドレスとをそれぞれ比較し、該
読出しアドレスに一致する書込みアドレスがバッファ
(４)に存在するならば、前記方法と同様に、バッファ
(４)に残っているデータ全てが主記憶装置(２)に書込ま
れるまで、ＣＰＵ(１)は読出し動作を待機する。そうで
ない場合、即ち、バッファ(４)には、書込みアドレスが
残っていないか、又は残っていても、該読出しアドレス
と一致する書込みアドレスが存在しないならば、ＣＰＵ
(１)は直ちに主記憶装置(２)からの読出し動作を行な
う。

【０００９】このアドレスを比較する方法を用いたバッ
ファ(41)は、図６のように、書込みアドレスと該アドレ
スに対応するデータとを格納する複数の記憶領域（以
下、「記憶ブロック」と呼ぶ）(７)を具え、各記憶ブロ
ック(７)毎に、記憶ブロック(７)に残っている書込みア
ドレスを、ＣＰＵ(１)からの読出しアドレスと比較する
アドレス用比較器(50)を具える。また、バッファ(41)
は、全てのアドレス用比較器(50)からの比較情報を受け
取って、該読出しアドレスに一致する書込みアドレスが
バッファ(41)に存在するか否かをＣＰＵ(１)に報らせる
判断部(90)を具える。各記憶ブロック(７)は、書込みア
ドレス及びデータを夫々格納する書込みアドレス格納部
(71)及びデータ格納部(72)と、該データが主記憶装置
(２)に転送済であるか否かを示すベリファイフラグを格
納するベリファイフラグ格納部(70)とを具える。このベ
リファイフラグにより、記憶ブロック(７)に格納された
書込みアドレス及びデータが、主記憶装置(２)に転送さ
れたか否か、即ち記憶ブロック(７)に残っていないか或
いは残っているかを知ることができる。アドレス用比較
器(50)は、対応する記憶ブロック(７)のベリファイフラ
グ格納部(70)に格納されたベリファイフラグから、該記
憶ブロック(７)に書込みアドレス及びデータが残ってい
るか否かを知り、残っているときには、記憶ブロック
(7)の書込みアドレス格納部(71)に格納された書込みア
ドレスをＣＰＵ(１)からの読出しアドレスと比較して、
一致したか否かの比較結果を判断部(90)に報らせる。判
断部(90)は、何れかのアドレス用比較器(50)から、一致
の比較結果を受け取ると、ＣＰＵ(１)からの読出しアド
レスに一致する書込みアドレスがバッファ(41)に残って
いることをＣＰＵ(１)に報らせる。

【００１０】このアドレスを比較する方法であれば、Ｃ
ＰＵ(１)の読出し動作の際、該読出しアドレスに一致す
る書込みアドレスがバッファ(41)に残っていなければ、
ＣＰＵ(１)は、直ちに主記憶装置(２)からの読出し動作
を行なうため、ＣＰＵ(１)は待機する必要がなく、バッ
ファ(41)による処理効率の上昇を維持できる。しかしな
がら、このアドレスを比較する方法では、バッファ(41)
は、図６のように、記憶ブロック(７)毎にアドレス用比
較器(50)を具える必要がある。従って、バッファ(41)の
記憶容量が大きくなればなるほど、比較器(50)の数が増
加して、バッファ(41)が大型化する結果となる。

【００１１】

【発明の目的】本願発明者は、この問題点を解決するた
めに以下の点に注目した。前記アドレスを比較する方法
において、読出しアドレスに完全に一致する書込みアド
レスがバッファ内に残っていないにもかかわらず、残っ
ているとＣＰＵ(１)に報らせたとしても、ＣＰＵ(１)
は、書込みが完了するまで待機するのみであるから、上
記一致性問題において不都合は生じず、単にＣＰＵ(１)
の処理効率が低下するのみである。また、ＣＰＵ(１)の
主記憶装置(２)へのアクセス動作における上記空間的局
所性から、バッファ(４)に残っている各書込みアドレス
の番号は、続き番号である可能性が高い。もし続き番号
であるならば、各書込みアドレスのビット列における上
の方の位のビットは、書込みアドレスどうしの間で同じ
である可能性が高い。以上の２点から、本発明では、従
来のアドレスを比較する方法のように、各書込みアドレ
ス毎に読出しアドレスと比較するのではなくて、バッフ
ァ(４)に残っている全ての書込みアドレスのビット列に
関して、該書込みアドレスを通じてビットが同じである
位と、ＣＰＵ(１)からの読出しアドレスのビット列にお
ける対応する位とを比較することにする。この場合にお
いて、該位のビットが異なるとき、各書込みアドレス
は、該読出しアドレスに絶対に一致せず、また、該位の
ビットが同じであるとき、前記読出しアドレスに一致す
る書込みアドレスがバッファ(４)に残っている可能性が
高いと考えられる。本発明は、コンピュータ装置におい
て、前記アドレスを比較する方法と略同等の処理効率を
維持しながら、構成要素が遥かに少ないアドレス用比較
器と、該比較器によるアドレス比較方法とを提供するこ
とを目的とする。

【００１２】

【課題を解決する為の方法】本発明のアドレスを比較す
る方法は、まず、バッファの一時記憶領域に書込みアド
レスが残存するか否かを調べる。このとき、該一時記憶
領域に書込みアドレスが残存していないならば、その旨
をＣＰＵに報らせる。書込みアドレスが残存しているな
らば、一時記憶領域に残存する夫々の書込みアドレスの
ビット列において、各位毎のビットが該書込みアドレス
を通じて同じであるか否かを調べる。このとき、ビット
が該書込みアドレスを通じて同じである位が存在しない
ならば、読出しアドレスに一致する書込みアドレスが一
時記憶領域に残存するとＣＰＵに報らせる。そして、前
記同じである位が存在するならば、前記同じである全て
の位のビットと、読出しアドレスのビット列における対
応する位のビットとを夫々比較する。このとき、前記同
じである全ての位のビットが、前記読出しアドレスの対
応する位のビットと全て一致するならば、読出しアドレ
スに一致する書込みアドレスが一時記憶領域に残存する
と、そうでなければ、残存しないとＣＰＵに報らせる。

【００１３】

【作用及び発明の効果】本発明のアドレス比較方法で
は、ＣＰＵからの読出しアドレスに一致する書込みアド
レスがバッファの一時記憶領域に残存しないことをＣＰ
Ｕに報らせるときは、該一時記憶領域に書込みアドレス
が残存しない場合と、一時記憶領域に書込みアドレスが
残存し、該残存する夫々の書込みアドレスのビット列に
おいて、ビットが該書込みアドレスを通じて同じである
位が存在し、且つ該同じである全ての位の中の少なくと
も１つの位のビットが、前記読出しアドレスの対応する
位のビットと異なる場合である。この両方の場合では、
一時記憶領域には、前記読出しアドレスに一致する書込
みアドレスが、絶対に残存していないから、ＣＰＵは、
直ちに主記憶装置に対して読出し動作を行なうことがで
きる。

【００１４】また、前記読出しアドレスに一致する書込
みアドレスが前記一時記憶領域に残存することをＣＰＵ
に報らせるときは、一時記憶領域に書込みアドレスが残
存し、且つ、該残存する夫々の書込みアドレスのビット
列において、ビットが該書込みアドレスを通じて同じで
ある位が存在しない場合と、該同じである位が存在し、
且つ、該同じである全ての位のビットが、前記読出しア
ドレスの対応する位のビットと全て一致する場合であ
る。本発明では、書込みアドレスを通じてビットが同じ
でない位のビットは、書込みアドレスによって０又は１
の何れであるかは不明である。このことから、前記同じ
である位が存在しない場合は、残存する夫々の書込みア
ドレスのビットが不明であるため、前記読出しアドレス
に一致する書込みアドレスが一時記憶領域に残存する可
能性は捨て切れない。従って、この場合、残存するとＣ
ＰＵに報らせることにより、ＣＰＵを待機させて、上記
一致性問題を回避している。このとき、実際には、前記
一致する書込みアドレスが一時記憶領域に残存していな
いときには、従来のアドレス比較方法と比べて、ＣＰＵ
を待機させる分、ＣＰＵの処理効率を低下させることと
なる。しかしながら、上記空間的局所性から、このこと
が起きる確率は極めて低いと考えられることから、ＣＰ
Ｕの処理効率は、さほど低下することはないと考えられ
る。また、前記全て一致する場合も、読出しアドレスに
一致する書込みアドレスが一時記憶領域に必ず残存する
とは限らず、その場合、従来と比べてＣＰＵの処理効率
を低下させることとなる。しかしながら、上記空間的局
所性から、残存する可能性は高いと考えられることか
ら、ＣＰＵの処理効率は、さほど低下することはないと
考えられる。

【００１５】以上より、本発明の方法を利用しても、各
書込みアドレスと読出しアドレスを比較していた従来の
アドレス比較方法から、さほど処理効率が落ちることが
ない。しかも、本発明のアドレス比較方法を用いた場
合、アドレス用比較器は、バッファに１つ配備すればよ
く、各記憶ブロック毎に配備する必要がない。従って、
比較器は小型化され、ひいては、バッファを小型化でき
る。

【００１６】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面に沿って詳述する。なお、本実施形態のデジタ
ル回路においては、ビット１の信号をＨレベルに、ビッ
ト０の信号をＬレベルに夫々対応させる。 （従来の例）まず、従来のアドレス用比較器(50)を有す
るバッファ(41)について図６に沿って説明する。該バッ
ファ(41)は、複数の記憶ブロック(７)毎に分割された一
時記憶領域(６)と、各記憶ブロック(７)毎に配備された
アドレス用比較器(50)を具える。記憶ブロック(７)に
は、データ等がビット単位で記録される。各記憶ブロッ
ク(７)の先頭からの構成は、書込みアドレス及びデータ
が存在するか否かを示す１ビットのベリファイフラグ部
(70)、書込みアドレスの格納部(71)、及びデータの格納
部(72)からなる。ベリファイフラグ部(70)には、書込み
アドレス及びデータが記憶ブロック(７)に残っていると
き、ビット１が格納され、残っていないとき、ビット０
が格納される。各格納部(71)(72)のビット長は、それぞ
れ書込みアドレス及びデータのビット長に等しい。各記
憶ブロック(７)は、図６のように、書込みアドレス格納
部(71)がアドレスバス(80)に接続され、データ格納部(7
2)がデータバス(81)に接続されており、書込みアドレス
及びデータは、夫々アドレスバス(80)及びデータバス(8
1)を通じて、ＣＰＵ(１)から記憶ブロック(７)に一旦転
送され、それから専用のハードウェア（図示せず）によ
って、記憶ブロック(7)から主記憶装置(２)に転送され
る。

【００１７】各アドレス用比較器(50)は、図６のよう
に、アドレスバス(80)に接続されて、ＣＰＵ(１)から読
出しアドレスを受信し、記憶ブロック(７)のベリファイ
フラグ部(70)及び書込みアドレス格納部(71)に接続され
て、記憶ブロック(７)からベリファイフラグ部のビット
（ベリファイビット）の信号及び書込みアドレスのビッ
ト列の信号を受信する。各アドレス用比較器(50)は、該
書込みアドレスが前記読出しアドレスと一致するか否か
を比較し、その比較結果を判断部(90)に送信する。判断
部(90)は、全ての比較器(50)からの比較結果から、読出
しアドレスに一致する書込みアドレスが、バッファ(41)
内の何れかの記憶ブロック(７)に残っているか否かを判
定し、これをＣＰＵ(１)に送信する。

【００１８】各アドレス用比較器(50)において、従来の
アドレス比較方法を実現するための比較動作を図８に沿
って説明する。ＣＰＵ(１)が読出し動作を行なうとき、
まず、アドレス用比較器(50)に対応する記憶ブロック
(７)に、書込みアドレスが残っているか否かを調べる
（Ｓ20）。このとき、書込みアドレスが前記記憶ブロッ
ク(７)に残っていないならば、ＣＰＵ(１)からの読出し
アドレスとは一致しないという比較結果を判断部(90)に
報らせる（Ｓ23）。そして、記憶ブロック(７)に書込み
アドレスが残っているならば、該書込みアドレスのビッ
ト列を、ＣＰＵ(１)からの読出しアドレスのビット列と
比較する（Ｓ21）。このとき、書込みアドレスのビット
列が読出しアドレスのビット列と一致するならば、前記
読出しアドレスと一致するという比較結果を判断部(90)
に報らせ（Ｓ22）、一致しないならば、前記読出しアド
レスとは一致しないという比較結果を判断部(90)に報ら
せる（Ｓ23）。

【００１９】この比較動作を実現するための比較回路
を、図３及び図７に沿って説明する。本実施形態では、
バッファが有する記憶ブロック数をｍ＋１（ｍは０以上
の整数である）として、順に第０ブロック、第１ブロッ
ク、・・・、第ｍブロックとし、各記憶ブロック(７)に
格納される書込みアドレスのビット数をｎ＋１（ｎは０
以上の整数である）として、下位ビットから順に第０ビ
ット、第１ビット、・・・、第ｎビットとする。ＣＰＵ
(１)が読出し動作を行なうとき、まず、第ｋ記憶ブロッ
ク(７)に書込みアドレスが残っているか否かを示すベリ
ファイビットＶkの信号を、書込みアドレスのビット列
における各位のビットの信号及び反転信号に組み込む。
即ち、図３のように、第ｋブロック（０≦ｋ≦ｍ、ｋは
整数である）において、ベリファイフラグ部(70)に格納
されているベリファイビットＶkの信号と、書込みアド
レス格納部(71)に格納されているビット列における各位
のビットＡk0〜Ａkn（以下、Ａkjで代表させる。なお、
０≦ｊ≦ｎ、ｊは整数である。）の信号とが、夫々各位
毎に設けたＡＮＤゲート(51a)に入力され、論理積が取
られて出力される（該出力信号をＰＡkj信号とする）。
また、前記ベリファイビットＶkの信号と、前記ビット
列における各位のビットＡkjの反転信号とが、夫々各位
毎に設けたＡＮＤゲート(51b)に入力され、論理積が取
られて出力される（該出力信号をＮＡkj信号とする）。
このとき、第ｋブロックに書込みアドレスが残っていな
いならば、ベリファイビットＶkは０となって、ＰＡkj
信号とＮＡkj 信号の両方がＬレベルとなる。第ｋブロ
ックに書込みアドレスが残っておれば、ベリファイビッ
トＶkは１となって、ＰＡkj信号は、残っている書込み
アドレスのビット列における各位のビットＡkjの信号に
等しく、ＮＡkj信号は、各位のビットＡkjの反転信号に
等しくなる。従って、ＰＡkj信号とＮＡkj信号によっ
て、第ｋブロックに書込みアドレスが残っているか否か
が示される。

【００２０】次に、第ｋブロック(７)に残っている書込
みアドレスのビット列Ａk0〜Ａknと、ＣＰＵ(１)から転
送された読出しアドレスのビット列ＲＡ0〜ＲＡnとを各
位のビット毎に比較する。即ち、代表として第ｊビット
について説明すると、図７（ａ）のように、前記ＰＡkj
信号と該読出しアドレスの第ｊビットＲＡjの信号と
が、ＮＡＮＤゲート(52a)に入力され、否定論理積が取
られて出力される。（該出力信号をＣＰＡkj信号とす
る）また、前記ＮＡkj信号と該読出しアドレスの第ｊビ
ットＲＡjの反転信号とが、ＮＡＮＤゲート(52b)に入力
され、否定論理積が取られて出力される（該出力信号を
ＣＮＡkj信号とする）。そして、ＣＰＡkj信号とＣＮＡ
kj信号が、ＮＡＮＤゲート(53)に入力され、否定論理積
が取られて出力される（該出力信号をＣＡkj信号とす
る）。このとき、書込みアドレスが記憶ブロック(７)に
残っていないならば、前述のように、ＰＡkj信号及びＮ
Ａkj信号が共にＬレベルであるから、ＣＰＡkj信号及び
ＣＮＡkj信号は、ＲＡjの信号に関係なく、共にＨレベ
ルとなって、ＣＡkj信号は、Ｌレベルとなる。また、前
記書込みアドレスの第ｊビットＡkjが、前記読出しアド
レスの第ｊビットＲＡjと一致しないならば、ＰＡkj信
号とＲＡjの信号が異なるから、ＣＰＡkj信号はＨレベ
ルとなり、ＮＡkj信号とＲＡjの反転信号も異なるか
ら、ＣＮＡkj信号もＨレベルとなって、ＣＡkj信号は、
Ｌレベルとなる。しかし、前記書込みアドレスの第ｊビ
ットＡkjが、前記読出しアドレスの第ｊビットＲＡjと
一致するならば、ＰＡkj信号とＲＡjの信号、及びＮＡk
j信号とＲＡjの反転信号が夫々等しくなるから、ＣＰＡ
kj信号は、ＰＡkj信号（＝ＲＡjの信号）の反転レベル
となり、ＣＮＡkj信号は、ＮＡkj信号（＝ＲＡjの反転
信号）の反転レベル、即ちＰＡkj信号の信号レベルとな
って、ＣＡkj信号は、Ｈレベルとなる。従って、ＣＡkj
信号がＨレベルのときに、第ｋブロック(７)に残ってい
る書込みアドレスの第ｊビットＡkjが、ＣＰＵ(１)から
の読出しアドレスの第ｊビットＲＡjと一致することが
示される。

【００２１】そして、第ｋブロックに残っている書込み
アドレスのビット列Ａk0〜Ａknが、ＣＰＵ(１)からの読
出しアドレスのビット列ＲＡ0〜ＲＡnと全ての位におい
て一致するか否かを調べて、判断部(90)に報らせる。即
ち、図７（ｂ）のように、前記ＣＡkj信号の第０ビット
から第ｎビットまで（ＣＡk0〜ＣＡkn信号）の全てがＡ
ＮＤゲート(54)に入力され、論理積が取られて出力され
（該出力信号をＣk信号とする）、該Ｃk信号が判断部(9
0)に送信される。このとき、書込みアドレスが記憶ブロ
ック(７)に残っていないならば、前述のように、前記Ｃ
Ａk0〜ＣＡkn信号全てがＬレベルとなるから、Ｃk信号
がＬレベルとなる。また、前記書込みアドレスのビット
列Ａk0〜Ａknと前記読出しアドレスのビット列ＲＡ0〜
ＲＡnの少なくとも１つの位のビットが一致しないなら
ば、ＣＡk0〜ＣＡkn信号の中の少なくとも１つがＬレベ
ルとなるから、Ｃk信号がＬレベルとなる。しかしなが
ら、前記書込みアドレスのビット列Ａk0〜Ａknと前記読
出しアドレスのビット列ＲＡ0〜ＲＡnの全ての位のビッ
トが一致するならば、ＣＡk0〜ＣＡkn信号の全てがＨレ
ベルとなるから、Ｃk信号がＨレベルとなる。従って、
Ｃk信号はＨレベルとなるとき、第ｋブロックに書込み
アドレスが残っており、且つ、残存する書込みアドレス
とＣＰＵ(１)からの読出しアドレスが一致することが示
される。

【００２２】そして、判断部(90)において、各記憶ブロ
ック(７)からのＣ0〜Ｃm信号がＯＲゲート(91)に入力さ
れ、論理和が取られて、その出力信号（Ｃ信号とする）
をＣＰＵ(１)に送信する。これにより、読出しアドレス
に一致する書込みアドレスがバッファ(41)内の何れかの
記憶ブロック(７)に残っているとき、Ｃ信号がＨレベル
となって、ＣＰＵ(１)は、バッファ(41)に残っているデ
ータ全てが主記憶装置(２)に書込まれるまで、読出し動
作を待機する。また、書込みアドレスがバッファ(41)内
の何れの記憶ブロック(７)にも残っていないとき、又
は、書込みアドレスは残っているが、読出しアドレスに
一致する書込みアドレスがバッファ(41)内の何れの記憶
ブロック(７)にも無いとき、Ｃ信号がＬレベルとなっ
て、ＣＰＵ(１)は、直ちに主記憶装置(２)からの読出し
動作を行なう。その結果、バッファ(41)による処理効率
の向上を維持できる。

【００２３】しかしながら、上記従来の方法では、各記
憶ブロック(７)毎に前記アドレス用比較器(50)を配備す
る必要がある。近時、主記憶装置(２)の大容量化に伴
い、キャッシュ(３)及びバッファ(41)の記憶容量も大き
くなる傾向にある。例えば、アドレス及びデータのビッ
ト数をそれぞれ32ビットとし、バッファ(41)の記憶容量
を256ＫＢ（キロバイト）とすると、各記憶ブロック
(７)の記憶容量は、ベリファイビット用の１ビット、書
込みアドレス用の32ビット、及びデータ用の32ビットの
合計65ビットとなり、記憶ブロック(７)及びアドレス用
比較器(50)の数は約３万個となる。従って、前記従来の
方法では、莫大な数の比較器(50)が必要となる。

【００２４】（本発明の例）次に、本発明のアドレス用
比較器(５)を有するバッファ(40)について図１に沿って
説明する。本発明のバッファ(40)は、記憶ブロック(７)
毎に分割された一時記憶領域(６)と、１個のアドレス用
比較器(５)を具える。なお、各記憶ブロック(７)の構成
及び格納部(71)(72)がアドレスバス(80)及びデータバス
(81)と接続する状況は、従来のバッファ(41)（図６）と
同じである。アドレス用比較器(５)は、アドレスバス(8
0)に接続されて、ＣＰＵ(１)からの読出しアドレスを受
信する。また、各記憶ブロック(７)における、夫々のベ
リファイフラグ部(70)及び書込みアドレス格納部(71)に
接続して、各記憶ブロック(７)のベリファイビット及び
書込みアドレスのビット列を受信し、且つ、ＣＰＵ(１)
に接続して、前記読出しアドレスに一致する書込みアド
レスがバッファ(40)内に残っている可能性があるか否か
を送信する。

【００２５】前記アドレス用比較器(５)において、本発
明のアドレス比較方法を実現するための比較動作を図５
に沿って説明する。ＣＰＵ(１)が読出し動作を行なうと
き、まず、各記憶ブロック(７)に書込みアドレスが残っ
ているか否かを調べる（Ｓ10）。このとき、書込みアド
レスが残っている記憶ブロック(７)がバッファ(40)内に
存在しないならば、その旨をＣＰＵ(１)に報らせる（Ｓ
14）。書込みアドレスが何れかの記憶ブロック(７)に残
っているならば、残存する夫々の書込みアドレスのビッ
ト列において、各位毎のビットが該書込みアドレスを通
じて同じであるか否かを調べる（Ｓ11）。このとき、ビ
ットが該書込みアドレスを通じて同じである位が存在し
ないならば、読出しアドレスに一致する書込みアドレス
が何れかの記憶ブロック(７)に残っていることをＣＰＵ
(１)に報らせる（Ｓ13）。そして、ビットが該書込みア
ドレスを通じて同じである位が存在するならば、該同じ
である全ての位のビットと、ＣＰＵ(１)からの読出しア
ドレスのビット列における対応する位のビットとを夫々
比較する（Ｓ12）。このとき、記憶ブロック(７)側の前
記同じである全ての位のビットが、前記読出しアドレス
の対応する位のビットと全て一致するならば、読出しア
ドレスに一致する書込みアドレスが何れかの記憶ブロッ
ク(７)に残っていることをＣＰＵ(１)に報らせる（Ｓ1
3）。完全一致でなければ、読出しアドレスに一致する
書込みアドレスは、何れの記憶ブロック(７)にも残って
いないことをＣＰＵ(１)に報らせる（Ｓ14）。

【００２６】前記比較動作を実現するための比較回路
を、図３及び図４に沿って説明する。なお、各記憶ブロ
ック(７)の構成と、各記憶ブロック(７)におけるベリフ
ァイビットの信号を、書込みアドレスのビット列におけ
る各位のビットの信号及び反転信号に組み込んで、ＰＡ
kj信号及びＮＡkj信号を生成することは、従来（図３）
と同様である。ＰＡkj信号及びＮＡkj信号を生成した
後、各記憶ブロック(７)に残っている夫々の書込みアド
レスのビット列において、各位毎のビットが該書込みア
ドレスを通じて同じであるか否かを調べる。即ち、代表
として第ｊビットについて説明すると、図４（ａ）のよ
うに、全ての記憶ブロック(７)（第０ブロック〜第ｍブ
ロック）の書込みアドレス格納部(71)に格納されている
ビット列における夫々の第ｊビットＡ0j〜ＡmjからのＰ
Ａ0j〜ＰＡmj信号がＯＲゲート(55a)に入力され、論理
和が取られて出力される（該出力信号をＰＡj信号とす
る）。同様に、該第ｊビットＡ0j〜ＡmjからのＮＡ0j〜
ＮＡmj信号がＯＲゲート(55b)に入力され、論理和が取
られて出力される（該出力信号をＮＡj信号とする）。

【００２７】この場合において、図３から、第ｋブロッ
ク(７)に書込みアドレスが残っていないときにはＰＡkj
信号及びＮＡkj信号は共にＬレベルとなることを考慮す
ると、全ての記憶ブロック(７)に書込みアドレスが残っ
ていないならば、ＰＡ0j〜ＰＡmj信号及びＮＡ0j〜ＮＡ
mj信号は全てＬレベルとなるから、ＰＡj信号及びＮＡj
信号も共にＬレベルとなる。また、一部の記憶ブロック
(７)に書込みアドレスが残っていないならば、その記憶
ブロック(７)からのＰＡkj信号及びＮＡkj信号は、共に
Ｌレベルであることから、論理和の出力信号であるＰＡ
j信号及びＮＡj信号に対して無関係となる。一部又は全
部の記憶ブロック(７)に書込みアドレスが残っていると
き、残存する夫々の書込みアドレスの第ｊビットＡkj
が、該書込みアドレスを通じて同じでないならば、ＰＡ
0j〜ＰＡmj信号の中にＨレベルの信号及びＬレベルの信
号の両方が存在し、同様に、ＮＡ0j〜ＮＡmj信号の中に
もＨレベルの信号及びＬレベルの信号の両方が存在する
こととなる。従って、ＰＡj信号及びＮＡj信号は共にＨ
レベルとなる。前記書込みアドレスの第ｊビットＡkj
が、該書込みアドレスを通じて同じであるならば、ＰＡ
0j〜ＰＡmj信号は該Ａkjの信号に等しく、Ｎ0Ａj〜Ｎm
Ａj信号はＡkjの反転信号に等しいから、ＰＡj信号は、
Ａkjの信号に等しくなり、ＮＡj信号は、Ａkjの反転信
号に等しくなる。

【００２８】従って、ＰＡj信号及びＮＡj信号が共にＬ
レベルとなるときは、全ての記憶ブロック(７)に書込み
アドレスが残っていないことを示し、ＰＡj信号及びＮ
Ａj信号が共にＨレベルとなるときは、残存する夫々の
書込みアドレスの第ｊビットＡkjが、該書込みアドレス
を通じて同じでないことを示し、さらに、ＰＡj信号が
ＮＡj信号の反転信号となるときは、残存する夫々の書
込みアドレスの第ｊビットＡkjが、該書込みアドレスを
通じて同じであることを示す。

【００２９】次に、記憶ブロック(７)に残っている書込
みアドレスのビット列において、該書込みアドレスを通
じて同じである位のビットと、ＣＰＵ(１)からの読出し
アドレスのビット列における対応する位のビットとを夫
々比較する。即ち、代表として第ｊビットについて説明
すると、図４（ａ）のように、前記ＰＡj信号及び前記
ＮＡj信号がＮＡＮＤゲート(52a)に入力され、否定論理
積が取られて出力され（該出力信号をＰＮＡj信号とす
る）、ＰＡj信号と該読出しアドレスの第ｊビットＲＡj
の信号とがＮＡＮＤゲート(52b)に入力され、否定論理
積が取られて出力され（該出力信号をＣＰＡj信号とす
る）、且つ、ＮＡj信号と該読出しアドレスの第ｊビッ
トＲＡjの反転信号とがＮＡＮＤゲート(52c)に入力さ
れ、否定論理積が取られて出力される（該出力信号をＣ
ＮＡj信号とする）。そして、前記ＰＮＡj信号、前記Ｃ
ＰＡj信号及び前記ＣＮＡj信号がＮＡＮＤゲート(53)に
入力され、否定論理積が取られて出力される（該出力信
号をＣＡj信号とする）。

【００３０】このとき、全ての記憶ブロック(７)に書込
みアドレスが残っていない場合は、前述より、ＰＡj信
号及びＮＡj信号が共にＬレベルであるから、読出しア
ドレスの第ｊビットＲＡjに関係なく、ＰＮＡj信号、Ｐ
ＣＡj信号及びＮＣＡj信号が全てＨレベルとなって、Ｃ
Ａj信号がＬレベルとなる。また、記憶ブロック(７)に
残っている夫々の書込みアドレスの第ｊビットＡkjが該
書込みアドレスを通じて同じでない場合は、ＰＡj信号
及びＮＡj信号が共にＨレベルであるから、ＰＮＡj信号
がＬレベルとなって、ＣＡj信号は、読出しアドレスの
第ｊビットＲＡjに関係なくＨレベルとなる。前記残存
する夫々の書込みアドレスの第ｊビットＡkjが該書込み
アドレスを通じて同じである場合では、ＰＡj信号はＮ
Ａj信号の反転信号に等しいから、ＰＮＡj信号がＨレベ
ルとなる。このとき、該同じである第ｊビットＡkjが、
前記読出しアドレスの第ｊビットＲＡjに一致しないな
らば、ＰＡj信号はＲＡjの信号と異なるから、ＣＰＡj
信号がＨレベルとなり、且つ、ＮＡj信号はＲＡjの反転
信号と異なるから、ＣＮＡj信号がＨレベルとなって、
ＣＡj信号はＬレベルとなる。また、該同じである第ｊ
ビットＡkjが、前記読出しアドレスの第ｊビットＲＡj
に一致するならば、ＣＰＡj信号が該一致するビットの
反転信号レベルとなり、ＣＮＡj信号が該一致するビッ
トの信号レベルとなって、ＣＰＡj信号及びＣＮＡj信号
の何れか一方がＬレベルとなるから、ＣＡj信号はＨレ
ベルとなる。

【００３１】従って、ＣＡj信号がＬレベルとなるとき
は、全ての記憶ブロック(７)に書込みアドレスが残って
いない場合か、若しくは、記憶ブロック(７)に残ってい
る夫々の書込みアドレスの第ｊビットＡkjが、該書込み
アドレスを通じて同じであり、且つ、該同じである第ｊ
ビットＡkjが、ＣＰＵ(１)からの読出しアドレスの第ｊ
ビットＲＡjに一致しない場合の何れかを示す。また、
ＣＡj信号がＨレベルとなるときは、前記残存する夫々
の書込みアドレスの第ｊビットＡkjが、該書込みアドレ
スを通じて同じでない場合か、若しくは、前記残存する
夫々の書込みアドレスの第ｊビットＡkjが、該書込みア
ドレスを通じて同じであり、且つ、該同じである第ｊビ
ットＡkjが、前記読出しアドレスの第ｊビットＲＡjに
一致する場合の何れかを示す。

【００３２】最後に、図４（ｂ）のように、全ての位の
前記ＣＡj信号（ＣＡ0〜ＣＡn信号）が、ＡＮＤゲート
(54)に入力され、論理和が取られて出力され、該出力信
号（Ｃ信号とする）がＣＰＵ(１)に送信される。このと
き、Ｃ信号がＬレベルとなる場合は、ＣＡ0〜ＣＡn信号
の中の少なくとも１つがＬレベルである場合であるか
ら、前述より、全ての記憶ブロック(７)に書込みアドレ
スが残っていない場合か、若しくは、記憶ブロック(７)
に残っている夫々の書込みアドレスのビット列に関し
て、ビットが該書込みアドレスを通じて同じである位が
存在し、且つ、該同じである位の中の少なくとも１つの
位のビットが、ＣＰＵ(１)からの読出しアドレスの対応
する位のビットに一致しない場合の何れかである。この
場合、全ての記憶ブロック(７)には、前記読出しアドレ
スに一致する書込みアドレスが、絶対に残存していな
い。従って、ＣＰＵ(１)は、ＬレベルのＣ信号を受け取
ると、直ちに主記憶装置(２)に対して読出し動作を行な
うことができる。

【００３３】また、Ｃ信号がＨレベルとなる場合は、Ｃ
Ａ0〜ＣＡn信号の全てがＨレベルである場合であるか
ら、前述より、前記残存する夫々の書込みアドレスのビ
ット列において、ビットが該書込みアドレスを通じて同
じである位が全く存在しない場合か、若しくは、該同じ
である位が存在し、且つ、該同じである全ての位のビッ
トが、前記読出しアドレスの対応する位のビットと全て
一致する場合の何れかである。これらの場合では、ＣＰ
Ｕ(１)からの読出しアドレスに一致する書込みアドレス
が、何れかの記憶ブロック(７)に残っている可能性があ
る。従って、ＣＰＵ(１)は、ＨレベルのＣ信号を受け取
ると、書込みが完了するまで待機することにより、一致
性問題を回避できる。このとき、実際には、前記読出し
アドレスに一致する書込みアドレスが、何れの記憶ブロ
ック(７)にも残っていないときには、従来のアドレス比
較方法と比べて、ＣＰＵ(１)を待機させる分、ＣＰＵ
(１)の処理効率を低下させることとなる。しかしなが
ら、空間的局所性から、前記同じである位が存在しない
場合が起こる可能性は極めて低く、前記全て一致する場
合では、前記読出しアドレスに一致する書込みアドレス
が、何れかの記憶ブロック(７)に残っている可能性が高
い。従って、本発明のアドレス用比較器(５)を用いて
も、ＣＰＵ(１)の処理効率は、さほど低下することはな
いと考えられる。

【００３４】また、本発明のアドレス用比較器(５)は、
１個の比較器(５)自体については、従来の比較器(50)１
個よりも構成要素は多いが、バッファ(40)に１つ配備す
ればよく、各記憶ブロック(７)毎に配備する必要がな
い。さらに、バッファ(40)の記憶容量が増えたときに
は、ＡＮＤゲート(51a)(51b)を従来と同様に増やす必要
があるが、その他は、ＯＲゲート(55a)(55b)に入力する
ＰＡkj信号及びＮＡkj信号の信号線を増やすだけでよ
い。例えば、アドレスのビット数をｎ＋１とし、バッフ
ァにおける記憶ブロック(７)の数をｍ＋１とすると、従
来の比較器(50)（図３、図７（ａ）〜（ｃ））にて使用
されるゲート数は、各記憶ブロック(７)毎にＡＮＤゲー
ト(51a)(51b)が（ｎ＋１）×２、ＮＡＮＤゲート(52a)
(52b)が（ｎ＋１）×２、ＮＡＮＤゲート(53)がｎ＋
１、且つＡＮＤゲート(54)が１の合計５×ｎ＋６である
から、バッファ(41)内の全ての比較器(50)にて使用され
るゲートの総数は、（５×ｎ＋６）×（ｍ＋１）であ
る。これに対し、本発明の比較器(５)（図３、図４
（ａ）（ｂ））にて使用されるゲート数は、ＡＮＤゲー
ト(51a)(51b)が（ｎ＋１）×２×（ｍ＋１）、ＯＲゲー
ト(55a)(55b)が（ｎ＋１）×２、ＮＡＮＤゲート(52a)
(52b)(52c)が（ｎ＋１）×３、ＮＡＮＤゲート(53)がｎ
＋１、且つＡＮＤゲート(54)が１の合計２×（ｎ＋１）
×（ｍ＋４）＋１である。アドレスのビット数ｎ＋１
は、８、16、32、64、等の数十のオーダであり、且つ、
記憶ブロック(７)の数ｍ＋１は、上記のように、数万の
オーダであることから、本発明の比較器(５)で使用する
ゲート数の方が少なくてすむことは、明らかである。従
って、本発明の方法によって比較器を小型化でき、ひい
ては、バッファを小型化できる。

【００３５】なお、上記空間的局所性より、バッファ(4
0)に残っている全ての書込みアドレスに関して、続き番
号である可能性が高いことから、残存する書込みアドレ
スの下位ビットが、該書込みアドレスを通じて同じであ
る可能性は低い、従って、下位ビットに対するゲート等
の比較回路を省略すると、ＣＰＵ(１)の処理効率は多少
低下するが、アドレス用比較器(５)の構成要素を更に減
らすことができる。なお、どの位まで省略するかは、Ｃ
ＰＵ(１)の処理効率の低下の度合いに依存する。

【００３６】上記実施形態の説明は、本発明を説明する
ためのものであって、特許請求の範囲に記載の発明を限
定し、或は範囲を減縮する様に解すべきではない。又、
本発明の各部構成は上記実施形態に限らず、特許請求の
範囲に記載の技術的範囲内で種々の変形が可能であるこ
とは勿論である。例えば、図３、図４及び図７で示した
回路は、一例に過ぎず、様々なゲート回路を選択でき
る。また、ＣＰＵ(１)が読出しアドレスに一致する書込
みアドレスが何れかの記憶ブロック(７)に残っているこ
とを報らされると、ＣＰＵ(１)は、所定時間待機してか
ら、再度読出しアドレスをアドレス用比較器(５)に送信
して、未だバッファ(40)内に残っている書込みアドレス
に対して、比較器(５)が再度比較動作を実行することも
できる。

【図面の簡単な説明】

【図１】本発明の書込み用バッファ装置とＣＰＵの繋が
りを示すブロック図である。

【図２】ＣＰＵと主記憶装置間に配備される記憶装置を
示すブロック図である。

【図３】書込み用バッファ装置における記憶ブロックの
構造を示すメモリマップと、アドレス用比較器の一部を
示す回路図である。

【図４】本発明の書込み用バッファ装置におけるアドレ
ス用比較器を示す回路図である。

【図５】本発明のアドレス用比較器の比較動作を示すフ
ローチャートである。

【図６】従来の書込み用バッファ装置とＣＰＵの繋がり
を示すブロック図である。

【図７】従来の書込み用バッファ装置におけるアドレス
用比較器を示す回路図である。

【図８】従来のアドレス用比較器の比較動作を示すフロ
ーチャートである。

【符号の説明】

(１) ＣＰＵ (２) 主記憶装置 (５) アドレス用比較器 (40) 本発明の書込み用バッファ装置

フロントページの続き (56)参考文献 特開 平４−647（ＪＰ，Ａ) 特開 昭63−113646（ＪＰ，Ａ) 特開 平３−288245（ＪＰ，Ａ) 特開 昭57−135492（ＪＰ，Ａ) 特開 平５−120113（ＪＰ，Ａ) 特開 平３−241442（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 G06F 12/08 G06F 9/38

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（中央処理装置）(１)及び主記憶
   装置(２)を具え、且つ、ＣＰＵ(１)が主記憶装置(２)に
   データの書込み動作を行なうとき、書込みアドレス及び
   該データを一時記憶する書込み用バッファ(40)を具える
   コンピュータ装置であって、該書込み用バッファ(40)
   は、前記書込みアドレス及びデータを記憶する一時記憶
   領域(６)と、ＣＰＵ(１)が主記憶装置(２)にデータの読
   出し動作を行なうとき、ＣＰＵ(１)からの読出しアドレ
   スを、前記一時記憶領域(６)に残存する書込みアドレス
   と比較して、読出しアドレスに一致する書込みアドレス
   が一時記憶領域(６)に残存するか否かをＣＰＵ(１)に報
   らせるアドレス用比較器(５)とを具え、ＣＰＵ(１)は、
   前記読出し動作を行なうときに該アドレス用比較器(５)
   からの報告を受けて、読出しアドレスに一致する書込み
   アドレスが前記一時記憶領域(６)に残存するときには待
   機し、残存しないときには、直ちに主記憶装置(２)から
   データを読み出すコンピュータ装置における主記憶装置
   からのデータ読出し方法に於て、 一時記憶領域(６)に書込みアドレスが残存するか否かを
   調べる第１調査工程、 該第１調査工程にて、前記一時記憶領域(６)に書込みア
   ドレスが残存するとき、残存する夫々の書込みアドレス
   のビット列に関して、各位毎のビットが該書込みアドレ
   スを通じて同じであるか否かを調べる第２調査工程、 該第２調査工程にて、前記書込みアドレスのビット列に
   関して、該書込みアドレスを通じてビットが同じである
   位が存在するとき、該同じである全ての位のビットと、
   ＣＰＵ(１)からの読出しアドレスのビット列における対
   応する位のビットとを夫々比較する比較工程、 前記第１調査工程にて、書込みアドレスが一時記憶領域
   (６)に残存しないとき、或いは、前記比較工程にて、前
   記同じである位の中で少なくとも１つの位のビットが前
   記読出しアドレスの対応する位のビットと一致しないと
   き、前記読出しアドレスに一致する書込みアドレスが一
   時記憶領域(６)に残存しないことをＣＰＵ(１)に報らせ
   る工程、及び前記第２調査工程にて、前記残存する夫々
   の書込みアドレスのビット列に関して、ビットが該書込
   みアドレスを通じて同じである位が存在しないとき、或
   いは、前記比較工程にて、前記同じである位のビットが
   前記読出しアドレスの対応する位のビットと全て一致す
   るとき、前記読出しアドレスに一致する書込みアドレス
   が一時記憶領域(６)に残存することをＣＰＵ(１)に報ら
   せる工程を含む、主記憶装置からのデータ読出し方法。
2. 【請求項２】 第２調査工程にて、残存する夫々の書込
   みアドレスのビット列に関して、各位毎のビットが該書
   込みアドレスを通じて同じであるか否かを調べる位は、
   書込みアドレスの下位ビットに関しては省略されること
   を特徴とする、請求項１に記載の主記憶装置からのデー
   タ読出し方法。
3. 【請求項３】 ＣＰＵ(１)及び主記憶装置(２)を具え、
   且つ、ＣＰＵ(１)が主記憶装置(２)にデータの書込み動
   作を行なうとき、書込みアドレス及び該データを一時記
   憶する書込み用バッファ(40)を具えるコンピュータ装置
   であって、該書込み用バッファ(40)は、前記書込みアド
   レス及びデータを記憶する一時記憶領域(６)と、ＣＰＵ
   (１)が主記憶装置(２)にデータの読出し動作を行なうと
   き、ＣＰＵ(１)からの読出しアドレスを、前記一時記憶
   領域(６)に残存する書込みアドレスと比較して、読出し
   アドレスに一致する書込みアドレスが一時記憶領域(６)
   に残存するか否かをＣＰＵ(１)に報らせるアドレス用比
   較器(５)とを具え、ＣＰＵ(１)は、前記読出し動作を行
   なうときに該アドレス用比較器(５)からの報告を受け
   て、読出しアドレスに一致する書込みアドレスが一時記
   憶領域(６)に残存するときには待機し、残存しないとき
   には、直ちに主記憶装置(２)からデータを読み出すコン
   ピュータ装置におけるアドレス用比較器(５)に於て、 一時記憶領域(６)に書込みアドレスが残存するか否かを
   調べる第１調査手段と、 該第１調査手段の結果を受け取って、一時記憶領域(６)
   に書込みアドレスが残存するとき、残存する夫々の書込
   みアドレスのビット列において、各位毎のビットが該書
   込みアドレスを通じて同じであるか否かを調べる第２調
   査手段と、 該第２調査手段の結果を受け取って、前記書込みアドレ
   スのビット列において、該書込みアドレスを通じてビッ
   トが同じである位が存在するとき、該同じである全ての
   位のビットと、ＣＰＵ(１)からの読出しアドレスのビッ
   ト列における対応する位のビットとを夫々比較する比較
   手段と、 前記第１調査手段及び該比較手段の結果を受け取って、
   書込みアドレスが一時記憶領域(６)に残存しないとき、
   或いは、前記同じである位の中で少なくとも１つの位の
   ビットが前記読出しアドレスの対応する位のビットと一
   致しないとき、前記読出しアドレスに一致する書込みア
   ドレスが一時記憶領域(６)に残存しないことをＣＰＵ
   (１)に報らせる第１報知手段と、 前記第２調査手段及び前記比較手段の結果を受け取っ
   て、前記残存する夫々の書込みアドレスのビット列にお
   いて、ビットが該書込みアドレスを通じて同じである位
   が存在しないとき、或いは、前記同じである位のビット
   が前記読出しアドレスの対応する位のビットと全て一致
   するとき、前記読出しアドレスに一致する書込みアドレ
   スが一時記憶領域(６)に残存することをＣＰＵ(１)に報
   らせる第２報知手段とを具えるコンピュータ装置におけ
   るアドレス用比較器。
4. 【請求項４】 第２調査手段において、残存する夫々の
   書込みアドレスのビット列に関して、各位毎のビットが
   該書込みアドレスを通じて同じであるか否かを調べる位
   は、書込みアドレスの下位ビットに関しては省略される
   ことを特徴とする、請求項３に記載のコンピュータ装置
   におけるアドレス用比較器。