JP3235250B2 - ディスクキャッシュ制御装置 - Google Patents

Description

【発明の詳細な説明】

【産業上の利用分野】本発明はキャッシュメモリを備え
たディスクサブシステムに係り、特にディスクのデータ
をブロック単位でアクセスする場合に、該キャッシュメ
モリに希望するデータブロックが存在するか否かを簡単
な構成で高速に検出し得るようにしたディスクキャッシ
ュ制御装置に関する。ディスク上のデータの一部をキャ
ッシュメモリ内に格納しておき、その格納したデータが
上位装置からアクセスされた時、キャッシュメモリとの
間でデータ転送を行うことにより、アクセス時間を短縮
するディスクキャッシュシステムが、ディスクアクセス
の高速化のために、広く用いられている。このディスク
キャッシュシステムでは、キャッシュメモリ内に記憶さ
れたデータへのアクセスは、ディスク装置の機械的動作
が不要なため、ディスク装置のデータをアクセスする場
合より、アクセス時間が短縮される。しかし、この時、
アクセス対象のデータが、キャッシュメモリ内に存在す
るか否か、即ち、ヒットかミスかを判定する必要があ
る。このヒットかミスかの判定は、ディスク上のトラッ
クをアクセス単位とした場合、そのトラックを指定する
ために、上位装置が送出するディスク装置機番、シリン
ダ番号、トラック番号等のデータに基づいて行われる
が、ディスク上のブロックをアクセス単位とした場合、
そのブロックを指定するために、上位装置が送出するデ
ィスク装置機番とブロック番号に基づいて行われる。ト
ラック単位のヒットかミスかの判定では、判定処理を高
速に行うため、前記ディスク装置機番、シリンダ番号、
トラック番号等のデータを入力として、判定結果を出力
するハードウェア回路が使用されている。しかし、ブロ
ック単位のヒットかミスかの判定では、アクセス対象の
ブロック番号と、キャッシュメモリ内に記憶されている
ブロック番号との大小比較をプロセッサ等で行っている
ため、結果を高速に得ることが出来ないが、希望するブ
ロックがキャッシュメモリに存在するか否かの判定処理
は、簡単な構成で高速に実施し得ることが望ましい。

【従来の技術】図６は従来技術の一例を説明するブロッ
ク図である。上位装置１は、ディスク装置３に格納して
あるデータをブロック単位でアクセスする場合、ディス
ク装置３の機番と、アクセスを希望するデータのブロッ
ク番号を指定して、例えば、データの読出しコマンドを
ディスクキャッシュ制御装置２のチャネルインタフェー
ス制御回路４に送出する。プロセッサ７は制御記憶８に
格納されているプログラムを読出して動作しており、チ
ャネルインタフェース制御回路４から、この読出しコマ
ンドを受領すると、制御記憶８に設けられたキャッシュ
メモリ６に格納されているデータのブロック番号を記憶
しているキャッシュメモリエントリテーブルを参照し
て、上位装置１から指定されたブロック番号と比較し、
ヒットかミスかを判定する。例えば、キャッシュメモリ
６にブロック番号が夫々(1),(3),(4),(5),(7),(8)のデ
ータが格納されているとすると、キャッシュメモリエン
トリテーブルには、(1),(3) 〜(5),(7) 〜(8) の様に記
憶されている。この時、ブロック(4) へのアクセス要求
であれば、キャッシュメモリエントリテーブルの内容と
比較すると、ブロック(4) はブロック(3) 〜ブロック
(5) の範囲に存在するので、ヒットと判定される。又、
ブロック(6) へのアクセス要求であれば、それがブロッ
ク(5) とブロック(7) の間のブロックであるためミスと
判定される。又、ブロック(5) 〜ブロック(8) へのアク
セス要求の場合は、ブロック(5),(7),(8) はヒットとな
るが、ブロック(6) はミスとなる。上記の如く、プロセ
ッサ７は、キャッシュメモリエントリテーブルの記憶す
るブロック番号と、指定されたブロック番号とを比較し
た結果、一致するものがキャッシュメモリエントリテー
ブルに存在すると、プロセッサ７はヒットしたと判定
し、キャッシュメモリ６をイネーブルとすると共に、キ
ャッシュメモリインタフェース制御回路５に指示して、
指定されたブロック番号のデータをキャッシュメモリ６
から読出させると、チャネルインタフェース制御回路４
を経て上位装置１に転送させる。又、プロセッサ７はキ
ャッシュメモリエントリテーブルの記憶するブロック番
号と、指定されたブロック番号とを比較した結果、一致
するものがキャッシュメモリエントリテーブルに存在せ
ずミスと判定した場合、ディスクインタフェース制御回
路９に指示して、ディスク装置３を起動させ、指定され
たブロック番号の位置にヘッドを位置付けさせて、読出
させたデータをチャネルインタフェース制御回路４を経
て上位装置１に転送する。

【発明が解決しようとする課題】上記の如く、従来はプ
ロセッサ７が、アクセス要求された各データブロックに
ついて、ヒットかミスかを判定するために、キャッシュ
メモリエントリテーブルの記憶する複数のブロック番号
と、上位装置１から指定されたブロック番号とを比較し
ている。このため、判定結果を得る迄に時間がかかる
が、特に、アクセス対象が複数個の連続したブロック番
号の場合は、一つのブロック番号の場合より、比較回数
が増加する分、一層多くの比較時間が必要となるため、
キャッシュメモリ６に対するアクセス効率が低下すると
いう問題がある。本発明はこのような問題点に鑑み、キ
ャッシュメモリ６のエントリを示すビットマップテーブ
ルを設け、このビットマップテーブルの各ビットと、上
位装置１が指定するブロック番号に対応する各ビットの
排他的論理和をとることによって、高速にヒットかミス
かを判定し得るようにして、キャッシュメモリ６に対す
るアクセス効率を高めることを目的としている。そし
て、前記排他的論理和をとった結果の論理 "１”の連続
性を調べることにより、ミスとなったデータブロック
を、ディスク装置３から読出してキャッシュメモリ６に
格納するステージングを行う際に、ヒットしたデータブ
ロックを含めて一括してステージングするか、不足する
データブロックのみをステージングするか判定し、ステ
ージングに要する時間を短縮し得るようにすることも目
的としている。

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。ディスクキャッシュ制御装置
は、キャッシュメモリ６にディスク装置３の一部のデー
タを格納し、上位装置１からブロック単位でアクセスす
るデータを指定された場合、このキャッシュメモリ６に
指定されたデータブロックが存在するか否かをブロック
単位で判定し、存在するデータブロックはヒットと判定
し、存在しないデータブロックはミスと判定する。そし
て、前記キャッシュメモリ６内のデータブロックの有無
を１ビット毎の論理値で示すビット列を記憶する記憶手
段１４と、前記ディスク装置３のデータをキャッシュメ
モリ６に格納するステージングを行う度に、前記記憶手
段１４が記憶するビット列の各ビットの論理値を更新す
ると共に、前記上位装置１から指定されたデータブロッ
クが、キャッシュメモリ６に存在するか否かを、記憶手
段１４が記憶するビット列の各ビットの論理値と、指定
されたブロックを示すビットの論理値とを参照して判定
する制御手段１３とを設けている。そして、前記記憶手
段１４のビット列の各ビットと、指定されたブロックを
示すビットとを参照して求めた各ビット毎の論理値に基
づき、ブロック単位でヒット又はミスの判定を行う。
又、ディスクキャッシュ制御装置は、キャッシュメモリ
６にディスク装置３の一部のデータを格納し、上位装置
１からブロック単位でアクセスするデータを指定された
場合、このキャッシュメモリ６に指定されたデータブロ
ックが存在するか否かをブロック単位で判定し、存在す
るデータブロックはヒットと判定し、存在しないデータ
ブロックはミスと判定する。そして、前記キャッシュメ
モリ６内のデータブロックの有無を１ビット毎の論理値
で示すビット列を記憶する記憶手段１４と、前記ディス
ク装置３のデータを前記キャッシュメモリ６に格納する
ステージングを行う度に、前記記憶手段１４が記憶する
ビット列の各ビットの論理値を更新すると共に、前記上
位装置１から指定されたデータブロックが、キャッシュ
メモリ６に存在するか否かを、前記記憶手段１４が記憶
するビット列の各ビットの論理値と、指定されたブロッ
クを示すビットの論理値とを参照して判定すると共に、
前記記憶手段１４のビット列の各ビットと、指定された
ブロックを示すビットとを参照して求めた各ビット毎の
論理値に基づき、前記上位装置１から指定されたデータ
ブロックがブロック番号順に連続して、前記キャッシュ
メモリ６に存在するか否かを判定する制御手段１４とを
設けている。そして、ブロック番号順に連続して前記キ
ャッシュメモリ６に存在するデータブロック群の数に対
応して、アクセスされたデータブロックの総てをステー
ジングするか、このキャッシュメモリ６に存在しないデ
ータブロックのみステージングするかを判定する。

【作用】上記の如く構成することにより、記憶手段１４
が記憶するビット列は、キャッシュメモリ６のエントリ
を示すため、この記憶手段１４の各ビットの論理値と、
上位装置１が指定するブロック番号に対応する各ビット
の論理値とを参照することによって、高速にヒットかミ
スかを判定することが出来る。そして、前記論理値を参
照した結果得られる論理値の連続性を調べることによ
り、ミスとなったデータブロックを、ディスク装置３か
ら読出してキャッシュメモリ６に格納するステージング
を行う際に、ヒットしたデータブロックを含めて一括し
てステージングするか、不足するデータブロックのみを
ステージングするか判定して、効率の良い方を採用する
ため、ステージングに要する時間を短縮することが出来
る。

【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図で、図３はキャッシュメモリとビットマップテーブ
ルの関係を説明する図である。図２は図６にビットマッ
プテーブル１２を追加し、プロセッサ７の動作を指示す
るプログラムを変更した制御記憶１１を、制御記憶８の
代わりに設けたもので、その他は同一である。キャッシ
ュメモリ６には、例えば、図３に示す如く、ブロック
(7) とブロック(8) と、ブロック(1) と、ブロック(3)
と、ブロック(4) と、ブロック(5) の各番号のデータブ
ロックが格納されているものとする。プロセッサ７は、
制御記憶１１から読出したプログラムの指示に基づき、
キャッシュメモリ６に図３のキャッシュメモリ６に示す
如き番号のデータブロックが存在する場合、ビットマッ
プテーブル１２に対し、番号順にデータブロックの存在
を示す論理値を書込む。即ち、ビットマップテーブル１
２には、キャッシュメモリ６に格納されているデータブ
ロックの番号に対応して、どの番号のデータブロックが
存在しているかを１ビットで表しており、例えば、１０
個のブロック(0) 〜(9) に対して、データブロックの番
号順にブロックが存在すれば論理 "１”を、存在しなけ
れば論理"０”を書込む。従って、前記番号のデータブ
ロックが存在する場合、ビットマップテーブル１２の内
容は、図示する如く、論理 "０” "１” "０” "１” "
１” "１” "０”"１” "１” "０”となる。プロセッ
サ７は、チャネルインタフェース制御回路４を経て、前
記の如く、上位装置１がアクセス要求したデータブロッ
クの番号を受信すると、この要求番号を論理 "１”とし
て、ビットマップテーブル１２の対応するブロック番号
を示すビットの論理値と排他的論理和を演算する。この
演算結果が総て論理 "０”であれば、ヒットであり、総
て論理 "１”ならばミスであり、それ以外は部分的なヒ
ットである。例えば、上位装置１からブロック(4) と
(5) へのアクセスがあったとすると、ビットマップテー
ブル１２のブロック(4) と(5) に対応するビットの論理
値を夫々読出して排他的論理和をとると、ビットマップ
テーブル１２の記憶する論理値は共に論理 "１” "１”
であるため、その結果は共に論理 "０” "０”となる。
従って、プロセッサ７はヒットと判定する。又、ブロッ
ク(6) へのアクセスであると、ビットマップテーブル１
２のブロック(6) に対応するビットの論理値が論理 "
０”であるため、その結果は論理 "１”となり、プロセ
ッサ７はミスと判定する。又、ブロック(2) (3) (4) へ
のアクセスであると、ビットマップテーブル１２のブロ
ック(2) (3) (4) に対応するビットの論理値が夫々論理
"０” "１” "１”であるため、その結果は夫々論理 "
１” "０” "０”となり、プロセッサ７は部分的なヒッ
トと判定する。プロセッサ７は、部分的なヒットの場
合、そのヒットしているデータブロックの番号が連続し
ているか、不連続であるか判定する。これは、連続して
ヒットしたデータブロックは、キャッシュメモリ６をア
クセスし、残りのミスとなったデータブロックは、ディ
スク装置３をアクセスする処理を行うためである。この
ため、プロセッサ７は、前記の排他的論理和を演算した
結果得られた論理値のビット列（以後ヒット判定ビット
列と呼ぶ）を制御記憶１１に記憶させておき、この制御
記憶１１から読出したヒット判定ビット列の前後に論理
"１”を付加したビット列（以後連続判定ビット列と呼
ぶ）を作成する。そして、ヒット判定ビット列から部分
的なヒットと判定した場合、プロセッサ７は連続判定ビ
ット列を、ブロック番号の小さい方から順に各ビットの
論理値を調べ、論理 "１”から論理 "０”へ、論理 "
０”から論理 "１”へと反転する回数を計数する。そし
て、この計数値が２より大きければ、ブロック番号が不
連続なヒットと判定し、２以下であればブロック番号が
連続的なヒットと判定する。例えば、図３のキャッシュ
メモリ６に示す如く、ブロック(1),(3) 〜(5),(7)〜(8)
が記憶されているものとし、ブロック(2) 〜(4) への
アクセス要求があったとすると、ヒット判定ビット列
は、論理“１“”０”“０”となる。従って、連続判定
ビット列は、論理“１”“１”“０”“０”“１”とな
り、これの論理値の反転回数を計数すると２となる。従
って、プロセッサ７はブロック番号が連続してヒットし
たと判定する。即ち、この場合は、ブロック(3) と(4)
が連続している。又、ブロック(5) 〜(7) へのアクセス
要求があったとすると、ヒット判定ビット列は、論理 "
０” "１” "０”となり、連続判定ビット列は、論理 "
１” "０” "１” "０” "１”となって、これの論理値
の反転回数を計数すると４となるため、プロセッサ７は
ブロック番号が不連続なヒットであると判定する。これ
は、ブロック(6) がミスであるため、連続したブロック
番号ではヒットしていない。プロセッサ７は予め定めら
れた値Ｎと、論理値の反転回数とを比較し、Ｎ以下であ
れば、ミスと判定したブロック番号のデータブロックの
みをディスク装置３から読出してキャッシュメモリ６に
ステージングし、Ｎより大きければ、アクセス対象のブ
ロック番号のデータブロックをディスク装置３から総て
読出して、キャッシュメモリ６にステージングする。こ
のＮの値は、ディスク装置３をブロック単位でアクセス
して、キャッシュメモリ６にステージングする場合に要
する時間と、ディスク装置３を複数のブロックに渡り連
続してアクセスし、キャッシュメモリ６にステージング
する時間との比により、ステージングに要する時間が少
ない方を選択出来る値とする。尚、プロセッサ７はステ
ージングを行う度に、ビットマップテーブル１２が記憶
している論理値を更新し、常にキャッシュメモリ６に格
納されているデータのブロック番号に対応するビットが
論理 "１”となり、格納されていないブロック番号に対
応するビットが論理 "０”となるようにしている。図４
及び図５は、図２の動作を説明するフローチャートであ
る。図４はヒットかミスかを判定する動作を説明するフ
ローチャートであり、プロセッサ７はステップ(1) で、
アクセス要求ブロック番号を受領すると、ステップ(2)
でビットマップテーブル１２の論理値を読出す。続い
て、プロセッサ７はステップ(3) でヒット判定ビット列
を作成し、ステップ(4) でヒット判定ビット列の各ビッ
トは総て論理 "０”か調べる。ヒット判定ビット列の各
ビットが総て論理 "０”であれば、ステップ(5) でヒッ
トと判定し、ヒット又はミスの判定動作を終了するが、
ステップ(4) でヒット判定ビット列の各ビットが総て論
理 "０”でなければ、ステップ(6) でヒット判定ビット
列の各ビットは総て論理 "１”であるか調べる。プロセ
ッサ７は、ステップ(6) でヒット判定ビット列の各ビッ
トが総て論理 "１”であると、ステップ(7) でミスと判
定し、ヒット又はミスの判定動作を終了するが、ステッ
プ(6) でヒット判定ビット列の各ビットが総て論理 "
１”でなければ、ステップ(8) で部分的なヒットと判定
し、ヒット又はミスの判定動作を終了する。図５は連続
ブロックヒット判定の動作を説明するフローチャートで
あり、プロセッサ７は、ステップ(1) で前記の如く、制
御記憶１１に記憶させてあるヒット判定ビット列を読出
す。そして、ステップ(2) で前記の如く、連続判定ビッ
ト列を作成する。プロセッサ７は続いてステップ(3)
で、連続判定ビット列の論理値の反転回数を計数し、ス
テップ(4) で、この計数値が２以下か調べる。ステップ
(4) で計数値が２以下であれば、ステップ(5) で連続的
なヒットと判定し、２より大きければ、ステップ(6) で
不連続なヒットと判定し、連続ブロックヒット判定の動
作を終了する。

【発明の効果】以上説明した如く、本発明はビットマッ
プテーブルの各ビットと、上位装置が指定するブロック
番号に対応する各ビットの排他的論理和をとるのみで良
いため、高速にヒットかミスかを判定することが可能と
なる。従って、キャッシュメモリに対するアクセス効率
を高めることが出来る。又、排他的論理和をとった結果
の論理 "１”の連続性を調べることにより、ミスとなっ
たデータブロックを、ステージングする際に、ヒットし
たデータブロックを含めて一括してステージングする
か、不足するデータブロックのみをステージングする
か、どちらが効率が良いかを容易に判定し得るため、ス
テージングに要する時間を短縮することが出来る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図

【図３】 キャッシュメモリとビットマップテーブルの
関係を説明する図

【図４】 図２の動作を説明するフローチャート（その
１）

【図５】 図２の動作を説明するフローチャート（その
２）

【図６】 従来技術の一例を説明するブロック図

【符号の説明】

１ 上位装置 ２、10 ディスクキャッシュ制御装置 ３ ディスク装置 ４ チャネルインタフェース制御回路 ５ キャッシュメモリインタフェース制御回路 ６ キャッシュメモリ ７ プロセッサ ８、11 制御記憶 ９ ディスクインタフェース制御回路 12 ビットマップテーブル 13 制御手段 14 記憶手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディスク装置の一部のデータをブロック単
   位に複数個格納するキャッシュメモリと、制御手段と、
   を備えたディスクキャッシュ制御装置であって、 前記制御手段は、 連続したブロック番号である複数のブロックがアクセス
   されるときに、アクセス要求された前記複数のブロック
   がキャッシュヒットするか否かをブロック単位毎に判定
   する手段と、 アクセス要求された前記複数のブロックの内のキャッシ
   ュヒットしたブロックの集合において、ブロック番号が
   連続したブロック群がいくつあるかを判定する手段と、 前記ブロック群の数が所定値以下であればキャッシュミ
   スヒットしたブロックのみのステージングをし、前記ブ
   ロック群の数が所定値より大きければアクセス対象の全
   てのブロックのステージングを行う手段を有するもので
   あることを特徴とするディスクキャッシュ制御装置。