JP2790119B2 - キャッシュミスアドレス分布トレース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特に情報処理装置のキャッシュメモリのアドレス分
布をトレースする回路に関する。

【０００２】

【従来の技術】コンピュータ等情報処理装置のメモリを
階層構造とし、高速アクセスを実現する手法として、大
容量・低速の主記憶とＣＰＵとの間に、小量量・高速の
キャッシュメモリを配置し、ＣＰＵがアクセスするデー
タをキャシュメモリに保存するキャッシュメモリ方式が
採用されている。その際、ＣＰＵがアクセスしたデータ
がキャッシュメモリ内に存在する場合をキャッシュヒッ
トといい、ＣＰＵが高いキャッシュヒット率でキャッシ
ュメモリからデータをアクセスできれば、ＣＰＵはほぼ
キャッシュメモリのアクセス時間に近い速度で主記憶を
アクセスしているのと等価となる。一方、キャッシュメ
モリ中のアクセスするデータがない場合、キャッシュミ
ス（ミスヒット）となり、この場合、主記憶からデータ
をキャッシュメモリに書き込むことが必要とされる。

【０００３】キャッシュメモリとして、所定のバイト数
を一ライン（ブロック）とし、例えばアクセスアドレス
の所定の上位ビットフィールドを、タグフィールドとイ
ンデックスフィールドとし、インデッックスフィールド
にてブロック単位にエントリをアクセスし、アクセスさ
れたエントリに保持されているタグ情報とアクセスアド
レスのタグフィールドとを比較し、これらが一致し且つ
有効フラグがオンの際に、キャッシュのヒットと判定
し、アクセスアドレスの下位側ビットでブロック内のデ
ータをアクセスするような構成が典型的に採用されてい
る。

【０００４】キャッシュメモリの高速化を実現するた
め、キャッシュミスの少なくなるようなメモリの割り当
て改善や最適なキャッシュ容量・ウェイ数などの選択の
ために、キャッシュメモリにおけるキャッシュミスのア
ドレス分布を得て解析することが行われる。

【０００５】このようなキャッシュメモリにおけるキャ
ッシュミスのアドレス分布を得るための従来の方法とし
ては、ソフトウェアでのシミュレーションによる方法
と、外部ハードウェア装置での測定による方法が用いら
れていた。

【０００６】

【発明が解決しようとする課題】しかしながら上記した
従来の方法においては、下記記載の問題点を有してい
る。

【０００７】すなわち、従来のソフトウェアによるシミ
ュレーション方式においては、対象となるキャッシュミ
スのメモリアクセスをソフトウェアでシミュレーション
することから、実際のプログラムの実行時間に比べて極
めて長時間のシミュレーション時間を要するという問題
点を有している。

【０００８】また、従来の外部ハードウェア装置による
測定においては、アドレストレースを行うための独自の
プロセッサやメモリ等を具備することが必要とされてお
り、装置が高価となるという問題点を有している。

【０００９】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、ソフトウェアによるシ
ミュレーション方法のように長時間を要することのない
ハードウェア回路を用い、また外部ハードウェア装置を
用いた従来の方法よりも安価なキャッシュミスアドレス
分布のトレース回路を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明のキャッシュミスアドレス分布トレース回路
は、主記憶アクセス時のアドレスを格納するアクセスア
ドレス格納手段と、予め設定されたマスク情報により前
記アクセスアドレス格納手段の出力をマスクするアドレ
スマスク手段と、トレースをとるべきアドレスを格納し
ておく比較アドレス格納手段と、前記アドレスマスク手
段の出力と前記比較アドレス格納手段の出力とを比較し
て一致信号を出力する比較手段と、比較が一致した回数
を記録するために前記主記憶内に設けられたキャッシュ
ミスアドレス分布表と、前記キャッシュミスアドレス分
布表内の前記アクセスアドレスが対応するエントリの下
位アドレスを前記アクセスアドレス格納手段の出力から
抽出する下位アドレス抽出手段と、前記キャッシュミス
アドレス分布表の上位アドレスを指定する分布表上位ア
ドレス格納手段と、前記分布表上位アドレス格納手段と
前記下位アドレス抽出手段の出力とによって指定された
エントリに記録されているアドレス別の計数値を加算す
る加算手段と、これらの動作の制御を行う制御手段と、
を有し、予め与えられた比較アドレスとマスク情報とに
基づいて、一致したキャッシュミスによる主記憶アクセ
スの回数を前記キャッシュミスアドレス分布表にアドレ
ス別に記録することを特徴とする。

【００１１】また、本発明は、予め与えられたキャッシ
ュミス回数で割込みを発生するようにキャッシュミスカ
ウンタを有している。

【００１２】上記構成のもと、本発明によれば、キャッ
シュミスによる主記憶アクセスが発生すると、アドレス
がアクセスアドレス格納手段に格納され、与えられたマ
スク情報に基づきアドレスマスク手段によってマスクさ
れ、比較アドレス格納手段に与えられた比較アドレスと
比較される。そして、比較手段が一致を検出すると、ア
クセスアドレスから、下位アドレス抽出手段によって、
下位アドレスが抽出され、分布表上位アドレス格納手段
の出力とあわせて、キャッシュミスアドレス分布表の中
の１つのエントリが指定される。

【００１３】指定されたエントリの値が読み出されて加
算手段によって１加算され書き込まれる。このようにし
て、与えられた比較アドレスとマスク情報に基づいて一
致したキャッシュミスによる主記憶アクセスの回数が主
記憶内に設けられたキャッシュミスアドレス分布表にア
ドレス別に記憶される。

【００１４】この動作は、ハードウェアにより行われる
のでソフトウェアによるシミュレーションより高速であ
り、また主記憶内に分布表を設けるという簡単なハード
ウェアで構成されていることで外部ハードウェア装置を
用いる測定による方法よりも安価に実現できる。

【００１５】これにより、排他性キャッシュミスの発生
するアドレスの情報が得られ、キャッシュミスの少なく
なるようなメモリの割り当て改善や最適なキャッシュ容
量・ウェイ数などの選択を考慮するための手段を与え
る。

【００１６】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。

【００１７】図１を参照すると、本発明の実施形態は、
アクセスアドレス格納手段１１０と、アドレスマスク手
段１２０と、比較アドレス格納手段１３０と、比較手段
１４０と、下位アドレス抽出手段１５０と、分布表上位
アドレス格納手段１６０と、加算手段１７０と、制御手
段１８０と、キャッシュミスカウンタ１９０と、主記憶
３００内のキャッシュミスアドレス分布表３１０と、キ
ャッシュメモリを備えたＣＰＵ２００と、を備えてなる
ものである。

【００１８】ＣＰＵ２００がキャッシュミスを起こす
と、キャッシュミスアドレスをアドレスバス上に出力
し、主記憶３００をアクセスする。このアドレスはアク
セスアドレス格納手段１１０に格納され、アドレスマス
ク手段１２０に予め与えられたマスク情報に基づきマス
クされ、比較アドレス格納手段１３０に予め与えられた
比較アドレスと、比較手段１４０にて比較される。

【００１９】比較手段１４０が一致を検出すると、予め
与えられた抽出情報に基づきアクセスアドレスから下位
アドレス抽出手段１５０によって下位アドレスが抽出さ
れ、分布表上位アドレス格納手段１６０に予め与えられ
たキャッシュミス分布表３１０の上位アドレスとあわせ
てキャッシュミス分布表３１０の中の１つのエントリが
指定される。

【００２０】指定されたエントリの値がデータバスを通
して読み出され、加算手段１７０によって１加算され、
もとのエントリに書き込まれる。

【００２１】このとき、キャッシュミスしたアドレスの
マスクされていない部分と、加算されたエントリとは、
１対１に対応しており、エントリの値はそのアドレスに
おけるキャッシュミス回数に一致する。

【００２２】このようにして、キャッシュミスによる主
記憶アクセスの回数が主記憶３００内のキャッシュミス
アドレス分布表にアドレス別に記録される。

【００２３】一定のミス回数で測定を停止したい場合
は、キャッシュミスカウンタ１９０に予め一定の値を設
定しておく。

【００２４】キャッシュミスカウンタ１９０は、比較手
段１４０が一致を検出したことを制御手段１８０から通
知されると、１減算され、値が「０」になると、割込み
信号を発生する。これにより制御回路１８０は動作を停
止する。

【００２５】次に、本発明の一実施例を以下に説明す
る。以下では上記した本発明の実施形態の効果的な利用
法について図面を参照して詳細に説明する。

【００２６】仮に、ＣＰＵ２００内のキャッシュメモリ
のブロックサイズを６４バイト、キャッシュミスアドレ
ス分布表のエントリの大きさを４バイトとする。各ブロ
ックごとにキャッシュミス回数を測定すると、キャッシ
ュミスアドレス分布表の大きさとしては、主記憶の１６
分の１の大きさ分必要とされ、大きくなりすぎる。

【００２７】そこで、第１に、キャッシュ内ブロックア
ドレス別にキャッシュミス回数の分布をトレースし、第
２に、キャッシュミスの多かった特定のブロックについ
て、キャッシュタグアドレス別にキャッシュミス回数の
分布をトレースする、という２段階の方法を行うこと
が、キャッシュミスアドレス分布表を小さくすることに
効果的である。

【００２８】ここで、キャッシュメモリの大きさを、６
４キロバイト、主記憶の大きさを６４メガバイトと仮定
する。

【００２９】図２は、キャッシュ内ブロックアドレス別
にキャッシュミス回数の分布をトレースするために、本
発明の実施形態の各構成要素に予め与える情報を示した
ものいである。

【００３０】アドレスマスク手段１２０と比較アドレス
格納手段１３０には、ともに全ビット０を与える。この
とき、キャッシュミスが起こると、比較手段１４０は常
に一致を示す。

【００３１】下位アドレス抽出手段１５０には、アクセ
スアドレスのビット６からビット１５までを抽出し、こ
れを４ビットシフト（右シフト）して、キャッシュミス
アドレス分布表のエントリのアドレスとするような情報
を与える。なお、キャッシュミスアドレス分布表のエン
トリのアドレスは４バイトとされ、下位アドレス抽出手
段１５０に与える情報下位２ビットは、この４バイト分
に対応する。

【００３２】分布表上位アドレス格納手段１６０には、
キャッシュミスアドレス分布表３１０の開始アドレスの
ビット１２からビット２５までを与える。

【００３３】このような設定により、キャッシュメモリ
のどのブロックが、キャッシュミス回数が多いかをトレ
ースできる。

【００３４】図３は、特定ブロックのキャッシュタグア
ドレス別にキャッシュミス回数の分布をトレースするた
めに、本発明の実施形態の各構成要素に予め与える情報
を示したものである。

【００３５】アドレスマスク手段１２０には、アクセス
アドレスのブロックアドレスの部分、即ちビット６から
ビット１５までに、マスクしないように“１”を与え、
他のビットに“０”を与える。

【００３６】比較アドレス格納手段１３０には、ブロッ
クアドレスの部分、即ちビット６からビット１５まで
に、特定のブロックアドレスを、他のビットに“０”
を、与える。このとき、特定のブロックアドレスにおけ
るキャッシュミスに限り、比較手段１４０は一致を示
す。

【００３７】下位アドレス抽出手段１５０には、アクセ
スアドレスのビット１６からビット２５までを抽出し、
１４ビットシフト（右シフト）してキャッシュミスアド
レス分布表のエントリのアドレスとするような情報を与
える。

【００３８】分布表上位アドレス格納手段１６０には、
キャッシュミスアドレス分布表３１０の開始アドレスの
ビット１２からビット２５までを与える。

【００３９】このような設定で、特定ブロックのキャッ
シュミスのタグアドレスの分布をトレースできる。

【００４０】以上の２段階の方法によって、必要なキャ
ッシュミスアドレス分布表３１０の大きさは、１６キロ
バイトとなり、主記憶の４０９６分の１の大きさで済
む。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
従来のソフトウェアによるシミュレーション方法より
も、高速なキャッシュミスアドレス分布トレースが行え
るという効果を有する。

【００４２】これは、本発明においては、キャッシュミ
スのアドレストレース動作がハードウェアにより行われ
ることによる。

【００４３】また、本発明は、従来の外部ハードウェア
装置による測定よりも、安価にキャッシュミスアドレス
分布トレースが実現できるという効果を有する。

【００４４】これは、本発明においては、主記憶内にト
レース分布表を設けているので、独自のメモリを必要と
しないこと、及び簡易なハードウェア構成により実現可
能とされたことにより、アドレス分布トレース用の独自
のプロセッサを必要としないことによる。

【図面の簡単な説明】

【図１】本発明のキャッシュミスアドレス分布トレース
回路の一実施形態をブロック図にて示したものである。

【図２】本発明の実施の形態を説明するための図であ
り、キャッシュ内ブロックアドレス別にキャッシュミス
回数の分布をトレースするための設定例を示す図であ
る。

【図３】本発明の実施の形態を説明するための図であ
り、特定ブロックのキャッシュタグアドレス別にキャッ
シュミス回数の分布表をトレースするための設定例を示
す図である。

【符号の説明】

１１０ アクセスアドレス格納手段 １２０ アドレスマスク手段 １３０ 比較アドレス格納手段 １４０ 比較手段 １５０ 下位アドレス抽出手段 １６０ 分布表上位アドレス格納手段 １７０ 加算手段 １８０ 制御手段 １９０ キャッシュミスカウンタ ２００ ＣＰＵ ３００ 主記憶 ３１０ キャッシュミスアドレス分布表

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】主記憶アクセス時のアドレスを格納するア
   クセスアドレス格納手段と、 予め設定されたマスク情報により前記アクセスアドレス
   格納手段の出力をマスクするアドレスマスク手段と、 トレースをとるべきアドレスを格納しておく比較アドレ
   ス格納手段と、 前記アドレスマスク手段の出力と前記比較アドレス格納
   手段の出力とを比較して一致信号を出力する比較手段
   と、 比較が一致した回数を記録するために前記主記憶内に設
   けられたキャッシュミスアドレス分布表と、 前記キャッシュミスアドレス分布表内の前記アクセスア
   ドレスが対応するエントリの下位アドレスを前記アクセ
   スアドレス格納手段の出力から抽出する下位アドレス抽
   出手段と、 前記キャッシュミスアドレス分布表の上位アドレスを指
   定する分布表上位アドレス格納手段と、 前記分布表上位アドレス格納手段と前記下位アドレス抽
   出手段の出力とによって指定されたエントリに記録され
   ているアドレス別の計数値を加算する加算手段と、 これらの動作の制御を行う制御手段と、 を有し、 予め与えられた比較アドレスとマスク情報とに基づい
   て、一致したキャッシュミスによる主記憶アクセスの回
   数を前記キャッシュミスアドレス分布表にアドレス別に
   記録することを特徴とするキャッシュミスアドレス分布
   トレース回路。
2. 【請求項２】予め与えられたキャッシュミス回数で割込
   みを発生するように、キャッシュミスカウンタを設けた
   ことを特徴とする請求項１のキャッシュミスアドレス分
   布トレース回路。
3. 【請求項３】アクセスアドレスのブロックアドレスフィ
   ールドでブロック単位に参照され、前記アクセスアドレ
   スのタグフィールドと前記ブロック内に格納されたタグ
   情報とが一致しない場合キャッシュミスと判定されるキ
   ャッシュメモリにおいて、 キャッシュミス時におけるアクセスアドレスから抽出さ
   れるブロックアドレスについてキャッシュミス回数の頻
   度を累算し、 次に、前記キャッシュメモリにおけるキャッシュミスの
   多いブロックについて、前記アクセスアドレスから抽出
   されたキャッシュタグフィールド毎にキャッシュミス回
   数の頻度を累算する、 ことを特徴とするキャッシュミスアドレス分布トレース
   回路。