JPH10341438A

JPH10341438A - 画像処理装置

Info

Publication number: JPH10341438A
Application number: JP15133997A
Authority: JP
Inventors: Kazuhiko Yoda; 和彦依田; Yasuki Kawasaka; 安樹川阪
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 1998-12-22
Also published as: US6525773B1

Abstract

(57)【要約】【課題】簡単な制御でありながら、全体の処理時間を短
くすることが可能な画像処理装置を提供する。【解決手段】前段第１メモリ２１ａ及び前段第２メモリ
２２ａのいずれもが空でなければ、前段へのビジー信号
xbusy0をアクティブにして、前段からのデータブロック
の送出を中断させている。後段第１メモリ２１ｂ及び後
段第２メモリ２２ｂのいずれもがそれぞれのデータブロ
ックで満たされている間は、後段制御部２６は、前段制
御部２３へのビジー信号xbusy2をアクティブにする。こ
れに応答して、前段制御部２３は、データブロックを前
段バタフライ演算部２５から後段制御部２６へと送出さ
れることを中断させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像を複数の画
像ブロックに分割して、これらの画像ブロック毎に、画
像ブロックを符号化して、画像データを形成したり、こ
の画像データを復号化して、画像ブロックを形成する画
像処理装置に関し、特に離散コサイン変換（以下、ＤＣ
Ｔ(Discrete Cosine Transform)と称す）、及び逆離散
コサイン変換（以下、ＩＤＣＴ(Inverse Discrete Cosi
ne Transform)と称す）を行う画像処理装置に関する。

【０００２】

【従来の技術】一般に、動画像の圧縮及び伸長の方法と
して、ＤＣＴ及びＩＤＣＴを適用したものが知られてい
る。この様な方法においては、２次元の動画像をＮ×Ｎ
画素からなる正方形の各ブロック（以下画像ブロックと
称す）に分割し、各画像ブロック毎に、画像ブロックに
対応する画像データにＤＣＴやＩＤＣＴを施すことで、
画像データを圧縮したり伸長する方法である。実際の画
像には、高周波数成分（例えば輪郭の部分）が少ないた
め、ＤＣＴによって画像データを周波数成分に分解する
と、画像の再生のために本質的に必要とされる低周波数
成分だけを抽出することができ、これによってブロック
の画像データが圧縮される。

【０００３】ＤＣＴ及びＩＤＣＴは、次の各式（１），
（２）で表される。

【０００４】

【数１】

【０００５】

【数２】

【０００６】ただし、Ｎ；ブロックの行及び列の画素数
であって、ブロック内の全画素数がＮ×ＮとなるＦ(u,v)；ＤＣＴによって得られる画像データであっ
て、u,vがブロック内の位置を表すｆ(x,y)；ＩＤＣＴによって得られる画像データであっ
て、x,yがブロック内の位置を表すまた、上記各式（１），（２）におけるＣ(k)は、次の
式（３）で表される。

【０００７】

【数３】

【０００８】上記各式（１），（２）を比較すると明ら
かな様に、ＤＣＴとＩＤＣＴは本質的に同一の変換であ
り、同一の回路構成において、係数を交換するだけで、
両者を実現することができる。このため、以降は、主
に、ＩＤＣＴについて説明するが、ＤＣＴについても同
様のことが言える。

【０００９】上記式（２）は、２次元のＩＤＣＴを表し
ているが、一般には、次の式（５）によって表される１
次元のＩＤＣＴを２回行っている。この式（５）は、式
（２）を次の様に変形して導かれたものである。

【００１０】

【数４】

【００１１】

【数５】

【００１２】この式（５）の１次元のＩＤＣＴを２回行
う場合、行（水平）方向の１次元のＩＤＣＴを行い、次
いで、この変換結果に対して列（垂直）方向の１次元の
ＩＤＣＴを行い、これによって２次元のＩＤＣＴの変換
結果と同等のものを得る。

【００１３】この１次元のＩＤＣＴの変換式、つまり上
記式（５）は、コサイン関数を係数とする単純な積和演
算であるから、この式（５）を実行するための回路構成
が簡単となり、２次元のＩＤＣＴを容易に実現すること
ができる。この様に１次元の変換を２回実行して、２次
元の変換に代えることは、特開平７−２００５３９号公
報や特開平８−４４７０９号公報に開示されている。

【００１４】図１９は、画像の圧縮及び伸長の標準規格
であるＭＰＥＧ規格に基づくＩＤＣＴの画像処理装置を
概略的に示している。この画像処理装置では、Ｎ×Ｎ画
素からなる各画像ブロック毎に、符号化された画像デー
タを入力しており、更に詳しくは、この画像データが最
高６つのデータブロック（輝度や色度等別に設定され
る）からなるマクロブロックによって表されるので、Ｎ
×Ｎ画素からなる各画像ブロック毎に、マクロブロック
を構成する各データブロックを順次入力している。各デ
ータブロックは、ＶＬＤ（Variable Length Decoding）
部１０１→ＩＳ（Inverse Scan）部１０２→ＩＱ（Inve
rse Quantisation）部１０３→ＩＤＣＴ（Inverse DC
T）部１０４→ＭＣ（Motion Compensation）部１０５と
言う順序で伝達され、各部で、それぞれの処理を施され
る。

【００１５】ＶＬＤ部１０１、ＩＳ部１０２、ＩＱ部１
０３及びＩＤＣＴ部１０４は、各データブロックを１つ
ずつ処理し、前段での処理を終了してから、自己の処理
を行う。また、最後段のＭＣ部１０５は、マクロブロッ
クを構成する全ての各データブロックを入力すると、記
憶部１０６からの１つ前のマクロブロックを構成する各
データブロックとの間で、ＭＣ処理を行って、Ｎ×Ｎ画
素からなる画像ブロックに対応する画像データを形成
し、この画像データを出力する。

【００１６】制御部１０７は、各部１０１〜１０５を統
括的に制御しており、各部１０１〜１０４毎に、データ
ブロックの処理時間が異なり、また最後段のＭＣ部１０
５のみがマクロブロック単位の処理を行うので、各部１
０１〜１０５にそれぞれの処理のタイミングを逐次指示
する。

【００１７】図２０は、ＩＤＣＴ部１０４の構成を示し
ている。このＩＤＣＴ部１０４は、２つの１次元のＩＤ
ＣＴ部１１１，１１２、これらの間の転置メモリ１１３
及び制御部１１４を備えており、１次元のＩＤＣＴ部１
１１によって、データブロックに１次元のＩＤＣＴを施
し、この変換結果を転置メモリ１１３に一旦蓄えてか
ら、１次元のＩＤＣＴ部１１２によって、転置メモリ１
１３内の変換結果に１次元のＩＤＣＴを施し、これによ
って２次元のＩＤＣＴの変換結果と同等のものを出力す
る。制御部１１４は、各部１１１〜１１３を統括的に制
御している。

【００１８】図２１は、図１９の各部１０１，１０３，
１０４，１０５の処理を示すタイミングチャートであ
る。ただし、ＩＳ部１０２の処理は、その処理時間が他
の各部の処理時間と比較して極めて短いので、省略され
ている。

【００１９】このタイミングチャートから明らかな様
に、第１データブロックＢ1について、ＶＬＤ部１０１
の処理を終了してから、ＩＱ部１０３の処理を開始し、
これを終了してから、ＩＤＣＴ部１０４の処理を開始
し、これを終了しから、第２データブロックＢ2につい
ての各部１０１〜１０４までの処理を開始し、これを終
了してから、第３データブロックＢ3についても処理を
開始している。また、１つのマクロブロックを構成する
第１乃至第３データブロックＢ1〜Ｂ3について、ＩＤＣ
Ｔ部１０４の処理を終了してから、ＭＣ部１０５の処理
を行っている。

【００２０】

【発明が解決しようとする課題】ところで、先に述べた
様に１つのデータブロックについて、ＶＬＤ部１０１、
ＩＱ部１０３及びＩＤＣＴ部１０４の各処理を順次行う
ので、制御部１０７は、各部１０１〜１０４の処理のタ
イミングを制御せねばならない。また、ＭＣ部１０５
は、記憶部１０６からのデータブロックとＩＤＣＴ部１
０４からのデータブロックを加算するので、制御部１０
７によって、両者のタイミングを一致させねばならな
い。

【００２１】しかしながら、この様なタイミング制御を
制御部１０７に全て任せると、この制御部１０７の複雑
化を招いた。

【００２２】同様に、図２０のＩＤＣＴ部１０４におい
ても、各１次元のＩＤＣＴ部１１１，１１２の処理のタ
イミング制御を制御部１１４に任せるので、この制御部
１１４の複雑化を招いた。

【００２３】なお、１つの１次元のＩＤＣＴ部のみによ
って、データブロックを２回繰り返して処理することも
可能であるが、この場合は、制御部１１４が更に複雑化
してしまう。

【００２４】また、図２１のタイミングチャートから明
らかな様に、最も長い時間を要するＩＤＣＴ部１０４の
処理が各データブロック間で離間しており、この離間し
た各時間ｔ1，ｔ2，……が無駄であって、全体の処理時
間が長くなっていることは明らかである。

【００２５】そこで、この発明の課題は、この様な従来
の課題を解決するものであって、簡単な制御でありなが
ら、全体の処理時間を短くすることが可能な画像処理装
置を提供することを目的とする。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、画像を分割してなる複数の画像
ブロック毎に、画像ブロックを符号化してなる複数のデ
ータブロックを入力し、これらのデータブロックを順次
処理して復号化する複数のステップを有し、これらのス
テップには、逆離散コサイン変換を含む画像処理装置に
おいて、各ステップの処理を行う一連の各処理部を備
え、各処理部は、データブロックを受け取れないとき
に、ビジー信号を前段に伝達して、ビジー信号を受け取
ったときに、後段へのデータブロックの伝達を中断し、
各処理部のうちの逆離散コサイン変換を行う処理部は、
複数のデータブロックを一旦記憶する記憶手段と、記憶
手段内の各データブロックについて、逆離散コサイン変
換を順次行う演算手段と、記憶手段に各データブロック
を順次記憶させ、この記憶手段がデータブロックで満た
されているときには、ビジー信号を前段に送出する制御
手段とを備えている。

【００２７】この様な構成によれば、複数のデータブロ
ック、つまりマクロブロックを構成する各データブロッ
クを復号化して、画像ブロックを形成しており、各ステ
ップの処理を行う一連の各処理部は、データブロックを
受け取れないときに、ビジー信号を前段に伝達して、ビ
ジー信号を受け取ったときに、後段へのデータブロック
の伝達を中断するので、データブロックを前段から後段
へと速やかに伝達することができる。

【００２８】また、逆離散コサイン変換を行う処理部
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。

【００２９】逆離散コサイン変換を行う処理部として、
１次元の逆離散コサイン変換を２回繰り返すものを適用
することができる。このためには、請求項２に記載の様
に、記憶手段は、第１及び第２記憶手段からなり、第１
及び第２記憶手段毎に、複数のデータブロックを一旦記
憶し、演算手段は、１次元の逆離散コサイン変換を行う
第１及び第２演算手段からなり、各データブロック毎
に、データブロックを第１記憶手段に記憶し、このデー
タブロックに対する１次元の逆離散コサイン変換を第１
演算手段によって行ってから、このデータブロックを第
２記憶手段内に移し、このデータブロックに対する１次
元の逆離散コサイン変換を第２演算手段によって行い、
これによってデータブロックに対する２次元の逆離散コ
サイン変換を行う。

【００３０】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明の画像処理
装置の第１実施形態を概略的に示している。この画像処
理装置は、画像ブロックを符号化することにより形成さ
れた複数のデータブロック、つまりマクロブロックを構
成する複数のデータブロックを順次入力して、これらの
データブロックを復号化するものであって、２次元の逆
離散コサイン変換（ＩＤＣＴ）の処理を含んでいる。

【００３１】各データブロックは、ＶＬＤ部１１→ＩＳ
部１２→ＩＱ部１３→ＩＤＣＴ部１４→ＭＣ部１５と言
う順序で伝達され、各部で、それぞれの処理を施され
る。各部１１〜１５は、データブロックを受け取れない
ときに、ビジー信号xbusyを該各部の前段に伝達して、
ビジー信号xbusyを受け取ったときに、後段へのデータ
ブロックの伝達を中断するので、データブロックを前段
から後段へと速やかに伝達することができる。

【００３２】例えば、各部１１〜１５は、少なくとも１
つのデータブロックを一旦蓄えるメモリを備えており、
このメモリ内のデータブロックを処理し、このデータブ
ロックをメモリから消去したときに、次の新たなデータ
ブロックをメモリに受け取り、このメモリ内にデータブ
ロックが在る間は、ビジー信号xbusyを前段に伝達す
る。

【００３３】したがって、各部１１〜１５は、それぞれ
が自立的に、自己のタイミングで処理を進行させること
になる。このため、制御部１７の負担は、非常に軽くな
り、その構成も簡単なもので済む。

【００３４】また、ＩＤＣＴ部１４は、第１メモリ２１
及び第２メモリ２２を備えており、ＩＱ部１３からの各
データブロックを第１及び第２メモリ２１，２２に交互
に記憶すると共に、これらのデータブロックに２次元の
ＩＤＣＴを順次施し、この処理を終了したデータブロッ
クをメモリから消去して、新たなるデータブロックを該
メモリに記憶する。この結果、このＩＤＣＴ部１４によ
る各データブロックの処理を間断なく進行させることが
可能になる。ただし、第１及び第２メモリ２１，２２内
の各データブロックのいずれについても、処理を終了し
ていなければ、ＩＤＣＴ部１４は、前段のＩＱ部１３へ
のビジー信号xbusyをアクティブにすることになる。

【００３５】図２は、図１の各部１１，１３，１４，１
５の処理を示すタイミングチャートである。ただし、Ｉ
Ｓ部１２の処理時間は、他の各部の処理時間と比較して
極めて短いので、このＩＳ部１２の処理が省略されてい
る。

【００３６】このタイミングチャートから明らかな様
に、ＶＬＤ部１１及びＩＱ部１３の処理は、第１及び第
２データブロックＢ1，Ｂ2まで連続して行われている。
これは、第１及び第２データブロックＢ1，Ｂ2がＩＤＣ
Ｔ部１４の第１及び第２メモリ２１，２２に記憶された
ときに、このＩＤＣＴ部１４から前段へのビジー信号xb
usyがアクティブにされたためで、これに応答してＶＬ
Ｄ部１１及びＩＱ部１３の処理が停止している。

【００３７】ＩＤＣＴ部１４の第１メモリ２１内の第１
データブロックＢ1の処理が終了し、この第１データブ
ロックＢ1が消去されたときには、このＩＤＣＴ部１４
から前段へのビジー信号xbusyが非アクティブにされる
ので、ＶＬＤ部１１及びＩＱ部１３の処理が第３データ
ブロックＢ3まで進行し、これに伴って、この第３デー
タブロックＢ3がＩＤＣＴ部１４の第１メモリ２１に記
憶される。

【００３８】また、１つのマクロブロックを構成する第
１乃至第３データブロックＢ1〜Ｂ3について、ＩＤＣＴ
部１４の処理が終了すると、ＭＣ部１５の処理が開始さ
れる。

【００３９】この様にＩＤＣＴ部１４に第１及び第２メ
モリ２１，２２を設け、これらのメモリ２１，２２に各
データブロックを交互に記憶させ、これらのデータブロ
ックを順次処理して行けば、このＩＤＣＴ部１４による
各データブロックの処理を連続させることができ、全体
の処理時間が短くなる。

【００４０】図３は、ＩＤＣＴ部１４の構成を示してい
る。このＩＤＣＴ部１４では、行方向の１次元のＩＤＣ
Ｔ、及び列方向の１次元のＩＤＣＴを順次行うことによ
って、２次元のＩＤＣＴの変換結果と同等のものを得て
おり、行方向の１次元のＩＤＣＴを行うために、前段第
１メモリ２１ａ、前段第２メモリ２２ａ、前段制御部２
３、前段演算部２４、及び前段バタフライ演算部２５を
備えると共に、列方向の１次元のＩＤＣＴを行うため
に、後段第１メモリ２１ｂ、後段第２メモリ２２ｂ、後
段制御部２６、後段演算部２７、後段バタフライ演算部
２８及び丸め処理部２９を備えている。

【００４１】後段のＭＣ部１５からのビジー信号xbusym
cは、後段制御部２６及び後段バタフライ演算部２８に
加えられ、後段制御部２６から出力されたビジー信号ｘ
ｂｕｓｙ２は、前段制御部２３及び前段バタフライ演算
部２５に加えられ、前段制御部２３から出力されたビジ
ー信号ｘｂｕｓｙ０は、前段のＩＱ部１３に加えられ
る。

【００４２】また、前段制御部２３及び後段制御部２６
は、前段のＶＬＤ部１１、ＩＳ部１２及びＩＱ部１３を
経て伝達されて来たデータブロックを受け取り、このデ
ータブロックをＭＣ部１５へと送出する。

【００４３】前段制御部２３は、前段のＩＱ部１３から
のデータブロック（１２ビット／１画素）を入力して、
このデータブロックを前段第１メモリ２１ａに記憶し、
データブロックの終了を示すブロック終了信号EOBを最
後に入力した時点で、このデータブロックの記憶を終了
する。同様に、前段制御部２３は、次のデータブロック
を入力すると、このデータブロックを前段第２メモリ２
２ａに記憶し、このデータブロックの終了を示すブロッ
ク終了信号EOBに応答して、このデータブロックの記憶
を終了する。

【００４４】前段第１メモリ２１ａ及び前段第２メモリ
２２ａのいずれもがそれぞれのデータブロックで満たさ
れている間は、前段制御部２３は、前段のＩＱ部１３へ
のビジー信号xbusy0をアクティブにする。これに応答し
て、前段のＩＱ部１３は、データブロックを後段のＩＤ
ＣＴ部１４に送出することを中断する。

【００４５】また、前段制御部２３は、データブロック
を前段第１メモリ２１ａに記憶すると、このデータブロ
ックを読み出して前段演算部２４に与える。この際、デ
ータブロックが１画像ブロックのＮ×Ｎ画素分（例えば
８×８＝６４画素分）のデータで満たされていなけれ
ば、満たされていない分を「０」に置き換えた状態で、
１画像ブロックの８×８画素分のデータを前段演算部２
４に与える。

【００４６】前段演算部２４は、このデータに対して後
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部２５に与える。この前段バタフライ演算部２５
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部２６に送出する。

【００４７】この前段第１メモリ２１ａ内のデータブロ
ックの処理に際し、この前段第１メモリ２１ａが空にな
ると、前段制御部２３は、前段のＩＱ部１３へのビジー
信号xbusy0を非アクティブにする。これに応答して、前
段のＩＱ部１３からは更に次のデータブロックが送出さ
れるので、前段制御部２３は、このデータブロックを空
となった前段第１メモリ２１ａに記憶する。

【００４８】また、前段第１メモリ２１ａ内のデータブ
ロックの処理が終了すると、引き続いて、前段制御部２
３は、前段第２メモリ２２ａ内のデータブロックを読み
出し、このデータブロックが１画像ブロックの８×８画
素分のデータで満たされていなければ、満たされていな
い分を「０」に置き換えた状態で、１画像ブロックの８
×８画素分のデータを前段演算部２４に与える。

【００４９】前段演算部２４は、このデータに対して後
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部２５に与える。この前段バタフライ演算部２５
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部２６に送出する。

【００５０】この前段第２メモリ２２ａ内のデータブロ
ックの読み出しに際しても、この第２メモリ２２ａが空
になると、前段のＩＱ部１３へのビジー信号xbusy0を非
アクティブにして、前段のＩＱ部１３からのデータブロ
ックの送出を可能にする。

【００５１】したがって、前段のＩＱ部１３からのデー
タブロック（１２ビット／１画素）を前段第１メモリ２
１ａ及び前段第２メモリ２２ａのいずれかに記憶しつ
つ、このデータブロックについての演算処理を進め、１
次元のＩＤＣＴ（列方向）を施されたデータブロック
（１６ビット／１画素）を後段制御部２６に送出してい
る。

【００５２】また、前段第１メモリ２１ａ及び前段第２
メモリ２２ａのいずれもが空でなければ、前段のＩＱ部
１３へのビジー信号xbusy0をアクティブにして、このＩ
Ｑ部１３からのデータブロックの送出を中断させてい
る。

【００５３】なお、後段制御部２６からのビジー信号xb
usy2がアクティブであると、前段制御部２３は、前段演
算部２４及び前段バタフライ演算部２５の処理を中断さ
せて、後段制御部２６へのデータブロックの送出を中断
させる。

【００５４】次に、後段制御部２６は、前段バタフライ
演算部２５からの各データブロック（１６ビット／１画
素）を順次入力し、これらのデータブロックを後段第１
メモリ２１ｂ及び後段第２メモリ２２ｂに振り分けて記
憶させる共に、これらのメモリ２１ｂ，２２ｂ内の各デ
ータを後段演算部２７に順次与える。

【００５５】後段第１メモリ２１ｂ及び後段第２メモリ
２２ｂのいずれもがそれぞれのデータブロックで満たさ
れている間は、後段制御部２６は、前段制御部２３への
ビジー信号xbusy2をアクティブにする。これに応答し
て、前段制御部２３は、データブロックを前段バタフラ
イ演算部２５から後段制御部２６へと送出されることを
中断させる。

【００５６】後段制御部２６は、後段第１メモリ２１ｂ
及び後段第２メモリ２２ｂ内の各データを後段演算部２
７へと順次与える。その度に、後段演算部２７は、デー
タに対して後に述べる積和演算を施し、この変換結果を
後段バタフライ演算部２８に与える。後段バタフライ演
算部２８は、この変換結果についての加算及び減算を繰
り返し、この変換結果を後段制御部２６に送出する。丸
め処理部２９は、この変換結果について、１画素当たり
上位１１ビットを削除して、１画素当たり上位９ビット
に設定し（−２５６≦画素の値≦２５６に収めるた
め）、その結果をデータブロックとして後段のＭＣ部１
５に送出する。

【００５７】したがって、前段バタフライ演算部２５か
らのデータブロック（１６ビット／１画素）を後段第１
メモリ２１ｂ及び後段第２メモリ２２ｂのいずれかに記
憶しつつ、このデータブロックについての演算処理を進
め、１次元のＩＤＣＴ（行方向）を再び施されたデータ
ブロックであって、前段及び後段を合わせると、２次元
のＩＤＣＴを施してなるデータブロック（９ビット／１
画素）を後段のＭＣ部１５に送出する。

【００５８】また、後段第１メモリ２１ｂ及び後段第２
メモリ２２ｂのいずれもが空きでなければ、前段制御部
２３へのビジー信号xbusy2をアクティブにして、前段バ
タフライ演算部２５からのデータブロックの送出を中断
させている。

【００５９】なお、後段のＭＣ部１５からのビジー信号
xbusymcがアクティブであると、後段制御部２６は、後
段第１メモリ２１ｂ及び後段第２メモリ２２ｂが共に一
杯になったときに、前段制御部２３へのビジー信号xbus
y2をアクティブにする。また、後段制御部２６は、後段
演算部２７及び後段バタフライ演算部２８の処理を中断
させて、後段のＭＣ部１５へのデータブロックの送出を
停止させる。

【００６０】図４は、ＩＤＣＴ部１４における各信号を
示すタイミングチャートであり、この実施形態では、全
ての制御信号がローアクティブとなっている。

【００６１】このタイミングチャートにおいて、ＩＤＣ
Ｔ部１４における前段に入力される各信号として、図４
（ｂ）のブロック番号信号bkin、図４（ｃ）のアドレス
信号adrin、図４（ｄ）のデータ信号din、図４（ｅ）の
書き込み信号xwrtin、図４（ｆ）のブロック終了信号EO
Bが有り、データ信号dinによって示される２つのデータ
ブロックＢ1，Ｂ2を入力すると、これら入力の終了の度
に、ブロック終了信号EOBがアクティブとなり、これら
のデータブロックＢ1，Ｂ2によって、前段第１メモリ２
１ａ及び前段第２メモリ２２ａのいずれもが満たされ、
ビジー信号xbusy0がアクティブとなって、前段のＩＱ部
１３からのデータブロックの送出が中断される。

【００６２】ＩＤＣＴ部１４における前段から後段へと
伝達される各信号として、図４（ｈ）のブロック番号信
号vbkout、図４（ｉ）のアドレス信号adrs、図４（ｊ）
のデータ信号vdata（各データブロックを示す）、図４
（ｋ）の有効信号xvwout、及び図４（ｌ）のブロック完
了信号xvendが有り、有効信号xvwoutがアクティブのと
きに、アドレス信号adrs及びデータ信号vdataが有効と
なる。これらの（ｈ）〜（ｌ）において、データブロッ
クＢ1を示すデータ信号vdataの伝達期間を一点鎖線ｂ1
によって示し、またデータブロックＢ2を示すデータ信
号vdataの伝達期間を一点鎖線ｂ2によって示す。

【００６３】一点鎖線ｂ1のデータブロックＢ1を示すデ
ータ信号vdataの伝達期間の途中で、前段第１メモリ２
１ａが空となって、図４（ｇ）のビジー信号xbusy0が非
アクティブとなり、前段第１メモリ２１ａへのデータブ
ロックの書き込みが可能となって、図４（ｄ）のデータ
ブロックＢ3によって、前段第１メモリ２１ａが満たさ
れる。このとき、前段第２メモリ２２ａが空となるか
ら、図４（ｇ）のビジー信号xbusy0の非アクティブが保
持される。

【００６４】同様に、ＩＤＣＴ部１４における後段から
ＭＣ部１５へと伝達される各信号として、図４（ｎ）の
ブロック番号信号bkout、図４（ｏ）のアドレス信号adr
out、図４（ｐ）のデータ信号idcout（各データブロッ
クを示す）、図４（ｑ）の有効信号xwrtout、及び図４
（ｒ）のブロック完了信号xidctedが有り、有効信号xwr
toutがアクティブのときに、アドレス信号adrout及びデ
ータ信号idcoutが有効となる。これらの（ｎ）〜（ｒ）
において、データブロックＢ1を示すデータ信号idcout
の伝達期間を一点鎖線ｂ1によって示し、データブロッ
クＢ2を示すデータ信号idcoutの伝達期間を一点鎖線ｂ2
によって示し、データブロックＢ3を示すデータ信号idc
outの伝達期間を一点鎖線ｂ3によって示す。

【００６５】また、図４（ｓ）のビジー信号xbusymcが
アクティブになると、ＩＤＣＴ部１４における後段の出
力が中断される。更に、ここでは、図４（ｍ）のビジー
信号xbusy2がアクティブとなっていないものの、後段第
１メモリ２１ｂ及び後段第２メモリ２２ｂのいずれもが
空きでなければ、このビジー信号xbusy2がアクティブと
なって、前段の出力が中断される。

【００６６】なお、各ビジー信号がアクティブとなった
時点では、ＩＤＣＴ部１４における各メモリへのアドレ
ス信号が出力されているので、このビジー信号のアクテ
ィブの時点から１サイクル遅れのビジー信号を形成し
て、この１サイクル遅れのビジー信号に応答して、各メ
モリの出力を受ける各レジスタの入力を止め、これによ
って各メモリの出力の欠落を防いでいる。

【００６７】図５は、この画像処理装置のＩＤＣＴ部１
４における前段制御部２３の構成を示している。同図に
おいて、前段のＩＱ部１３からのデータブロックを示す
データ信号din及びアドレス信号adrinは、各アドレス生
成部３１，３２のいずれかを通じて前段第１メモリ２１
ａ及び前段第２メモリ２２ａのいずれかに記憶される。

【００６８】例えば、データブロックを示すデータ信号
din及びアドレス信号adrinがアドレス生成部３１を通じ
て前段第１メモリ２１ａに記憶される。これに伴い、フ
ラグレジスタアレイ３３には、アドレス信号adrinが蓄
積される。

【００６９】入力状態部３５は、データブロックの終了
を示すブロック終了信号EOBを入力すると、１画像ブロ
ックの８×８画素分のデータを順次指示し得る入力アド
レスカウンタ信号Iadrをアドレス生成回路３６に加え、
これに応答してアドレス生成回路３６からアドレス生成
回路３１へと読み出しアドレス信号Radisが供給され、
このアドレス生成回路３１から前段第１メモリ２１ａへ
と読み出し用のアドレスAddressが指示されて、この前
段第１メモリ２１ａからデータブロックが出力され、こ
のデータブロックがそのデータ配列を変更されてリオー
ダ部３７に書き込まれる。

【００７０】ここで、データブロックが１画像ブロック
の８×８画素分のデータで満たされていなければ、満た
されていない分を「０」に置き換えねばならない。この
ために、フラグレジスタアレイ３３にも、入力アドレス
カウンタ信号Iadrを加え、アドレス信号adrinを出力さ
せる。このフラグレジスタアレイ３３からアドレス信号
adrinが出力される限り、前段第１メモリ２１ａからデ
ータブロックが出力される。入力アドレスカウンタ信号
Iadrが１画像ブロックの８×８画素分のデータを順次指
示するものであるから、入力アドレスカウンタ信号Iadr
の途中で、前段第１メモリ２１ａからのデータブロック
が途絶えると、データブロックが１画像ブロックの８×
８画素分のデータで満たされていないことになり、フラ
グレジスタアレイ３３からのアドレス信号adrinも途絶
える。そこで、入力アドレスカウンタ信号Iadrの途中
で、フラグレジスタアレイ３３からのアドレス信号adri
nが途絶えたときには、フラッグFreg2を「０」に切り換
え、入力アドレスカウンタ信号Iadrが終了するまで、デ
ータブロックに引き続いて、「０」をリオーダ部３７に
書き込み、このリオーダ部３７内のデータを１画像ブロ
ックの８×８画素分のデータで満たす。

【００７１】このリオーダ部３７内のデータは、後に述
べる前段演算部２４による演算のために、４ビット×２
ワードずつにスライスされて、各スライスデータISLVa
が前段演算部２４に送出される。

【００７２】一方、入力状態部３５は、データブロック
の終了を示すブロック終了信号EOBに応答して、１画像
ブロックの８×８画素分のデータを順次指示する入力ア
ドレスカウンタ信号Iadrを出力するだけでなく、前段第
１メモリ２１ａ及び前段第２メモリ２２ａの状態、つま
り両者が空である状態ST0、いずれかがデータで満たさ
れている状態ST1、両者がデータで満たされている状態S
T2を判定し、状態ST2になると、前段のＩＱ部１３への
ビジー信号xbusy0をアクティブにしている。

【００７３】この様な各状態の判定は、図６に示す各遷
移条件に基づいて行われる。この図６から明らかな様
に、入力状態３５は、初期の状態で、待機していれば、
両者が空である状態ST0であると判定し、ブロック終了
信号EOBがアクティブになると、いずれかがデータで満
たされている状態ST1であると判定し、再びブロック終
了信号EOBがアクティブになり、入力アドレスカウンタ
信号Iadr＜６３、つまり１画像ブロックの８×８画素分
のデータを順次指示する入力アドレスカウンタ信号Iadr
の出力を終了していなければ、両者がデータで満たされ
ている状態ST2であると判定する。また、状態ST2のとき
に、入力アドレスカウンタ信号Iadr＝６３、つまり入力
アドレスカウンタ信号Iadrの出力を終了すれば、いずれ
かがデータで満たされている状態ST1であると判定し、
更に状態ST1のときに、再び入力アドレスカウンタ信号I
adr＝６３となり、かつブロック終了信号EOBが非アクテ
ィブであれば、両者が空である状態ST0であると判定す
る。

【００７４】また、入力状態部３５は、後段からのビジ
ー信号xbusy2を入力すると、入力アドレスカウンタ信号
Iadrの出力を停止するものの、状態ST2になるまでは、
ビジー信号xbusy0をアクティブにせず、状態ST2になっ
てから、ビジー信号xbusy0をアクティブにする。これに
よって、前段第１メモリ２１ａ及び前段第２メモリ２２
ａが共にデータで満たされるまで、前段からのデータブ
ロックの送出が続行され、効率の良い動作が可能とな
る。

【００７５】出力状態部３９は、図７に示す様に入力状
態部３５からの入力アドレスカウンタ信号Iadrが一定の
値となるまで待機の状態ST0を保ち、引き続いて演算結
果を出力する状態ST1になると、出力アドレスカウンタ
信号Oadrを出力して、後段へのデータの出力を指示す
る。更に、出力状態部３９は、出力アドレスカウンタ信
号Oadrの出力を終了してから、出力フラッグWaitFlagが
アクティブになるか、入力状態部３５からの信号によっ
て状態ST0が指示されると、待機の状態ST0に戻る。

【００７６】また、出力状態部３９は、後段からのビジ
ー信号xbusy2を入力すると、出力アドレスカウンタ信号
Oadrの出力を停止する。

【００７７】この出力アドレスカウンタ信号Oadrは、ア
ドレス信号に変換されて、このアドレス信号が後段へと
出力される。

【００７８】制御信号生成部４０は、入力状態部３５か
らの入力アドレスカウンタ信号Iadrに基づいて制御信号
Controlを形成し、この制御信号Controlを出力する。

【００７９】ブロック番号制御部４１は、前段からブロ
ック番号信号bkinを入力し、ブロック番号信号vbkoutを
後段へと送出する。

【００８０】なお、前段制御部２３における各レジス
タ、各フラッグレジスタアレイ及び各アドレス生成部の
動作条件を図８、図９、図１０及び図１１に示してお
く。

【００８１】また、ここでは、前段制御部２３を示して
いるが、後段制御部２６も略同様の構成であり、両者の
違いとしては、前段制御部２３には１２ビット／１画素
のデータブロックが入力されるのに対して、後段制御部
２６には１６ビット／１画素のデータブロックが入力さ
れ、また後段制御部２６では各フラグレジスタアレイ３
３，３４が省略される。

【００８２】図１２は、この画像処理装置のＩＤＣＴ部
１４における前段演算部２４の構成を示している。この
前段演算部２４は、先に述べた様にデータブロックに対
して１次元のＩＤＣＴ（行方向）を施すものであって、
この１次元のＩＤＣＴをＤＡ（Distributed Arithmeti
c）法によって行っている。このＤＡ法のために、前段
制御部２３では、先に述べた様に各リオーダ部３７，３
８によってデータブロックを４ビット×２ワードずつに
スライスし、各スライスデータISLVaを前段演算部２４
に送出している。

【００８３】これらのスライスデータISLVaは、前段演
算部２４の各積和演算処理部５１〜５４の列、及び各積
和演算処理部５５〜５８の列のいずれかに与えられる。

【００８４】各積和演算処理部５１〜５４の列は、スラ
イスデータISLVaを与えられると、次式（６）の積和演
算をＤＡ法によって行う。同様に、各積和演算処理部５
５〜５８の列は、スライスデータISLVaを与えられる
と、次式（７）の積和演算をＤＡ法によって行う。これ
らの式（６），（７）の積和演算は、上式（５）の変形
であり、１次元のＩＤＣＴを表している。

【００８５】

【数６】

【００８６】

【数７】

【００８７】ただし、Ｃi＝cos(iπ/16)である。

【００８８】この様な演算を行うと、前段演算部２４
は、その演算結果を２０ビット分のタイミングを遅らせ
てから前段バタフライ演算部２５に送出する。

【００８９】図１３は、前段演算部２４の各積和演算処
理部５１〜５４を示している。ここでは、各スライスデ
ータISLVaを２ワードずつ入力し、これらのスライスデ
ータISLVaについて、各部分積を同時に求めるので、上
式（６）における係数行列Ｃ4,C2，……に対応する各デ
ータを記憶した各ＲＯＭ６１，６２を備えている。

【００９０】２ワードの各スライスデータISLVaは、各
ＲＯＭ６１，６２のアドレスとして入力され、これらの
ＲＯＭ６１，６２からそれぞれの部分積が出力される。
これらの部分積を加算器６３で加算して、この和を１段
目のレジスタ６４に蓄え、次の２ワードの各スライスデ
ータISLVaの入力の段階で、この和を加算器６５を介し
て２段目のレジスタ６６に蓄え、更に次の段階で、１段
目と２段目のレジスタ６４，６６の和を加算して２段目
のレジスタ６６に蓄え、ここから出力する。

【００９１】各部分積の加算は、下位ビットから行って
おり、２段目のレジスタ６６の和を加算器６５に戻すと
きに、２ビットだけシフトしてから加算を行う。また、
前段バタフライ演算部２５で丸め処理を行うため、この
演算結果に０.５を加える必要があり、その定数を各積
和演算処理部５１〜５４で加算している。更に、下位の
２ビットについては、ビット精度を持たせるため、２×
２＝４ビットだけ保持するための各レジスタlowregを設
けており、これらのレジスタlowregと２段目のレジスタ
６６を合わせた２０ビットを演算結果として出力してい
る。この２０ビットである理由は、精度を評価した結果
である。

【００９２】また、後段制御部２６からのビジー信号xb
usy2がアクティブになると、各レジスタからの出力が中
断される。

【００９３】図１４は、前段演算部２４の各積和演算処
理部５５〜５８を示している。これらの演算処理部５５
〜５８は、図１３の各演算処理部５１〜５４と略同等の
構成であるが、２段目のレジスタ６６の初期値を「０」
に設定している点が異なる。

【００９４】なお、ここでは、前段演算部２４を示して
いるが、後段演算部２７も略同様の構成でり、両者の違
いとしては、各積和演算処理部５１〜５４、及び各積和
演算処理部５５〜５８の構成にある。後段演算部２７の
各積和演算処理部５１〜５４は、図１５に示す様に構成
されており、図１３の各演算処理部５１〜５４と異なる
点は定数を２段目のレジスタ６６に蓄えることなく加算
し、かつ精度獲得のため加算している定数が異なり、従
って加算するビット数が異なる。更に、後段演算部２７
の各積和演算処理部５５〜５８は、図１６に示す様に構
成されており、図１４の各演算処理部５５〜５８と異な
る点は定数の加算部分を除いたことにある。

【００９５】前段バタフライ演算部２５は、図１７に示
す様に構成されており、前段演算部２４からの各データ
ａ，ｂを順次入力し、ａ＋ｂの加算処理と、ａ−ｂの減
算処理を繰り返し、加算のときに「１」を加え、減算の
ときにはａ−ｂに手を加えない。これは、ａ＝α＋ｐ、
ｂ＝β＋ｑ（α，βは整数部、ｐ，ｑは小数部）とする
と、図１８（ａ），（ｂ）のグラフの斜線の範囲で正確
に一致し、かつ簡単な回路で実現できるため、有効な方
法である。

【００９６】また、前段バタフライ演算部２５は、加算
処理の結果の２１ビットから１６ビットへのビット切り
捨てを行い、減算処理の結果の２１ビットから１６ビッ
トへのビット切り捨てを行う。

【００９７】こうして求められた演算結果は、データ信
号vdataとして、後段制御部２６へと送出される。

【００９８】なお、後段バタフライ演算部２８も、前段
バタフライ演算部２５と同様の演算を行うが、ビット切
り捨てを行わない点が異なる。

【００９９】この後段バタフライ演算部２８でのビット
切り捨てを行わない代わりに、丸め処理部２９は、後段
バタフライ演算部２８からの演算結果の上位１１ビット
を取って、９ビットのデータ信号idcoutを形成し、これ
を出力する。これは、−２５６＜データ信号idcoutの値
＜２５６に収めるためである。

【０１００】

【発明の効果】以上説明した様に、請求項１の発明によ
れば、複数のデータブロック、つまりマクロブロックを
構成する各データブロックを復号化して、画像ブロック
を形成しており、各ステップの処理を行う一連の各処理
部は、データブロックを受け取れないときに、ビジー信
号を前段に伝達して、ビジー信号を受け取ったときに、
後段へのデータブロックの伝達を中断するので、データ
ブロックを前段から後段へと速やかに伝達することがで
きる。

【０１０１】また、逆離散コサイン変換を行う処理部
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。

【０１０２】請求項２に記載の様に、逆離散コサイン変
換を行う処理部として、１次元の逆離散コサイン変換を
２回繰り返しても構わない。

【図面の簡単な説明】

【図１】この発明の画像処理装置の第１実施形態を概略
的に示すブロック図

【図２】図１の装置における各部の処理を示すタイミン
グチャート

【図３】図１の装置におけるＩＤＣＴ部を示すブロック
図

【図４】図３のＩＤＣＴ部における各信号を示すタイミ
ングチャート

【図５】図４のＩＤＣＴ部における前段制御部を示すブ
ロック図

【図６】図５の前段制御部における入力状態部の遷移状
態を示す図

【図７】図５の前段制御部における出力状態部の遷移状
態を示す図

【図８】図５の前段制御部におけるレジスタの動作条件
を示す図

【図９】図５の前段制御部における他のレジスタの動作
条件を示す図

【図１０】図５の前段制御部におけるフラグレジスタア
レイの動作条件を示す図

【図１１】図５の前段制御部におけるアドレス生成部の
動作条件を示す図

【図１２】図４のＩＤＣＴ部における前段演算部を示す
ブロック図

【図１３】図１２の前段演算部における積和演算処理部
を示すブロック図

【図１４】図１２の前段演算部における他の積和演算処
理部を示すブロック図

【図１５】後段演算部における積和演算処理部を示すブ
ロック図

【図１６】後段演算部における他の積和演算処理部を示
すブロック図

【図１７】図４のＩＤＣＴ部における前段バタフライ演
算部を示すブロック図

【図１８】（ａ）は図１７の前段バタフライ演算部によ
る加算処理を説明するために用いたグラフ、（ｂ）は図
１７の前段バタフライ演算部による減算処理を説明する
ために用いたグラフ

【図１９】ＭＰＥＧ規格に基づくＩＤＣＴの画像処理装
置を概略的に示すブロック図

【図２０】図１９の画像処理装置における従来のＩＤＣ
Ｔ部を示すブロック図

【図２１】図１９の各部の処理を示すタイミングチャー
ト

【符号の説明】

１１ＶＬＤ部１２ＩＳ部１３ＩＱ部１４ＩＤＣＴ部１５ＭＣ部１６記憶部１７制御部２１第１メモリ２１ａ前段第１メモリ２１ｂ後段第１メモリ２２第２メモリ２２ａ前段第２メモリ２２ｂ後段第２メモリ２３前段制御部２４前段演算部２５前段バタフライ演算部２６後段制御部２７後段演算部２８後段バタフライ演算部２９丸め処理部

Claims

【特許請求の範囲】

【請求項１】画像を分割してなる複数の画像ブロック
毎に、画像ブロックを符号化してなる複数のデータブロ
ックを入力し、これらのデータブロックを順次処理して
復号化する複数のステップを有し、これらのステップに
は、２次元の逆離散コサイン変換を含む画像処理装置に
おいて、各ステップの処理を行う一連の各処理部を備え、各処理
部は、データブロックを受け取れないときに、ビジー信
号を前段に伝達して、ビジー信号を受け取ったときに、
後段へのデータブロックの伝達を中断し、各処理部のうちの逆離散コサイン変換を行う処理部は、複数のデータブロックを一旦記憶する記憶手段と、記憶手段内の各データブロックについて、逆離散コサイ
ン変換を順次行う演算手段と、記憶手段に各データブロックを順次記憶させ、この記憶
手段がデータブロックで満たされているときには、ビジ
ー信号を前段に送出する制御手段とを備える画像処理装
置。
【請求項２】記憶手段は、第１及び第２記憶手段から
なり、第１及び第２記憶手段毎に、複数のデータブロッ
クを一旦記憶し、演算手段は、１次元の逆離散コサイン変換を行う第１及
び第２演算手段からなり、各データブロック毎に、データブロックを第１記憶手段
に記憶し、このデータブロックに対する１次元の逆離散
コサイン変換を第１演算手段によって行ってから、この
データブロックを第２記憶手段内に移し、このデータブ
ロックに対する１次元の逆離散コサイン変換を第２演算
手段によって行い、これによってデータブロックに対す
る２次元の逆離散コサイン変換を行う請求項１に記載の
画像処理装置。