JP4868776B2 - 画像処理装置 - Google Patents
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800は、MPEGフレーム間予測符号化回路である。801はフレームメモリ、802は動き検出回路(以下、ME(Motion Estimation)と呼ぶ)、803は動き補償回路(以下、MC(Motion Compensation)と呼ぶ)、804は離散コサイン変換回路(以下、DCT(Discrete Cosine Transform)と呼ぶ)、805は量子化回路(以下、Q(Quantization)と呼ぶ)、806は可変長符号化回路(以下、VLC(Variable Length Coding)と呼ぶ)、807は逆量子化回路(以下、Q-1(Inverse Quantization)と呼ぶ)、808は逆離散コサイン変換回路(以下、IDCT(Inverse Discrete Cosine Transform)と呼ぶ)である。
Q-1807は、逆量子化処理を行い、DCT係数を得る。IDCT808はDCTの逆変換を行い、復号結果である画素値(予測誤差値)を得る。
まず、具体的な実施形態の説明を行う前に、本発明の原理について説明する。本発明に係る画像処理回路は、複数の工程から成る一連の処理を実行することによって、画像圧縮・伸張等の負荷の重い処理を実現する画像処理回路であって、実行する処理期間が異なる(処理すべき時間が独立している)2つ以上の異なる処理工程を実行する回路を動的再構成技術を用いて実現する。これにより、従来、各々独立に用意していた処理回路を、1つの動的再構成回路を時分割に用いて実現することにより、回路規模を削減し、高パフォーマンス(高速処理)、低消費電力、低コスト(小ゲート規模)、柔軟性を同時に実現するのである。
次に、図1で説明した基本動作を具体的な処理に適用した実施形態として、MPEGフレーム間予測符号化回路に動的再構成手段を適用し、マクロブロック処理期間の前半と、後半に異なる処理回路を動的再構成して、回路規模削減を実現する例を説明する。
以下、図3及び図4に従って本実施形態のMPEGフレーム予測符号化回路の動作を説明する。
S400で、マクロブロック再構成タイミング検出部205によりマクロブロック処理期間の前半の開始タイミングが検出されると、当該情報が制御部202に割り込み等で通知され、S401で、制御部202は、制御情報記憶部204に格納されたプログラムに基づいて、再構成情報記憶部203よりQ-1807、IDCT808から成るローカルデコーダ809の再構成情報を読み出して、当該再構成情報に基づき、動的再構成回路201の演算器206、SW207により、ローカルデコーダを動的再構成させる。
図5に、本発明の第2の実施形態の構成を示す。尚、図5において、図2又は図8と共通する構成には同じ参照数字を用いた。
図において、201は動的再構成回路、202は動的再構成回路の制御部、203は動的再構成する回路の情報を格納する再構成情報記憶部、204は制御部の制御プログラムを格納する制御情報記憶部、205はマクロブロック再構成タイミング検出部である。本実施形態においても、マクロブロック再構成タイミング検出部205は、マクロブロック処理期間の前半と、後半の開始タイミングを検出するものとする。動的再構成回路201は、再構成可能な演算器206と、接続を切り替えるスイッチ(以下、SWと呼ぶ)207とから成る。801はフレームメモリ、803はMC、804はDCT、805はQ、807はQ-1、808はIDCTである。
以下、図6及び図7に従って、本実施形態のMPEGフレーム予測符号化回路の動作を説明する。
S700で、マクロブロック再構成タイミング検出部205によりマクロブロック処理期間の前半の開始タイミングが検出されると、当該情報が制御部202に割り込み等で通知される。S701で、制御部202は、制御情報記憶部204に格納されたプログラムに基づいて、再構成情報記憶部203よりME802の再構成情報を読み出して、当該再構成情報に基づき、動的再構成回路201の演算器206、SW207により、ME802を動的再構成させる。
また、第1の実施形態と第2の実施形態とを組み合わせ、マクロブロック処理期間の前半にMEとローカルデコーダを、後半に符号化処理部とVLCを動的再構成しても良い。
図9に、本発明の第3の実施形態の構成を示す。尚、図9において、第2の実施形態で説明した図5と共通する構成には同じ参照数字を用いた。
これらの図において、図9と共通する構成には同じ参照数字を用いた。
なお、上述の実施形態においては、発明をわかりやすくするため、動的再構成回路の構成内容をマクロブロック処理の前半と後半とで切り替えるものとして説明した。しかし、ここでの「前半」及び「後半」とは、マクロブロック処理期間を2等分していることを意味するものとは限らない。例えば、マクロブロック処理が復号化処理と符号化処理からなる場合、これら2つの処理に要する時間は等しくないこともある。この場合、再構成を行うタイミングはマクロブロック処理期間の中間時点ではないが、便宜上そのような表現を用いている。
また、処理負荷、圧縮率についても符号化難易度と同様、難易度が高い場合には処理負荷が高く、圧縮率が低くなる。
Claims (2)
- マクロブロック単位で画像の符号化処理を行う画像処理装置において、
動的再構成が可能な動的再構成回路と、
前記動的再構成回路を用いて構成する複数の回路情報を記憶する再構成情報記憶手段と、
前記動的再構成回路により構成する回路を変更する再構成タイミングを検出する再構成タイミング検出手段と、
前記再構成タイミングの検出に応答して、前記動的再構成回路により構成すべき回路に対応する回路情報を前記再構成情報記憶手段から読み出し、前記動的再構成回路を再構成する制御手段とを有し、
前記再構成タイミング検出手段が、前記再構成タイミングとして前記符号化処理の少なくとも開始タイミングを検出し、
前記制御手段は、前記符号化処理に対応する回路を、前記再構成タイミングより所定期間ずつ時分割で動的再構成することを繰り返すように前記動的再構成回路を制御するとともに、前記符号化処理に要求されるスループットが低いほど、動的再構成回数を削減するとともに1回当たりに動的再構成する回路の種類を増加させるように制御し、前記スループットが高いほど、動的再構成回数を増加するとともに1回当たりに動的再構成する回路の種類を減少させるように制御することを特徴とする画像処理装置。 - 前記制御手段は、入力される要求スループット情報に基づき、前記符号化処理に要求されるスループットが低いと判断される場合は、動的再構成回数を2回とし、1回目に動き予測回路及び動き補償回路を、2回目に離散コサイン変換回路と量子化回路と可変長符号化回路を動的再構成するように制御するとともに、前記スループットが高いと判断される場合は、動的再構成回数を4回とし、1回目に動き予測回路及び動き補償回路、2回目に離散コサイン変換回路及び逆離散コサイン変換回路、3回目に量子化回路及び逆量子化回路、4回目に可変長符号化回路をそれぞれ動的再構成するように制御することを特徴とする請求項1記載の画像処理装置。
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