JP2002091934A - デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリ - Google Patents
デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリInfo
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- JP2002091934A JP2002091934A JP2000276248A JP2000276248A JP2002091934A JP 2002091934 A JP2002091934 A JP 2002091934A JP 2000276248 A JP2000276248 A JP 2000276248A JP 2000276248 A JP2000276248 A JP 2000276248A JP 2002091934 A JP2002091934 A JP 2002091934A
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Abstract
(57)【要約】
【課題】 プロセッサ間でデュアルポートＲＡＭを介し
てデータの伝送を行なうシステムにおいて、伝送可能な
データ種類を増加させる。 【解決手段】 デュアルポートＲＡＭ２０の記憶領域を
フラグ領域Ｆ２と、通常のデータの授受を行なう通常デ
ータ領域Ｄ２１と、特別のデータの授受を行なう特別デ
ータ領域Ｄ２２に分割する。プロセッサ１は通常データ
領域Ｄ２１には定期的にデータの書き込みを行うととも
に、フラグ領域Ｆ２にフラグをセットしてそれに対応す
る特別データを特別データ領域Ｄ２２に書き込む。プロ
セッサ３はフラグ領域Ｆ２の監視を行い、セットされて
いるフラグによりデータの種類を確認して、特別データ
領域Ｄ２２からデータ読み出し、読み出し完了後はフラ
グをリセットする。通常データの読み出し時はフラグの
確認は行わず、定期的に読み出しを行う。
てデータの伝送を行なうシステムにおいて、伝送可能な
データ種類を増加させる。 【解決手段】 デュアルポートＲＡＭ２０の記憶領域を
フラグ領域Ｆ２と、通常のデータの授受を行なう通常デ
ータ領域Ｄ２１と、特別のデータの授受を行なう特別デ
ータ領域Ｄ２２に分割する。プロセッサ１は通常データ
領域Ｄ２１には定期的にデータの書き込みを行うととも
に、フラグ領域Ｆ２にフラグをセットしてそれに対応す
る特別データを特別データ領域Ｄ２２に書き込む。プロ
セッサ３はフラグ領域Ｆ２の監視を行い、セットされて
いるフラグによりデータの種類を確認して、特別データ
領域Ｄ２２からデータ読み出し、読み出し完了後はフラ
グをリセットする。通常データの読み出し時はフラグの
確認は行わず、定期的に読み出しを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、デュアルポート
ＲＡＭ（２つのパラレルアクセスポートを有し、両ポー
トからアクセス可能なメモリ）を介してプロセッサ間で
データの伝送を行なうシステムに関するものである。
ＲＡＭ（２つのパラレルアクセスポートを有し、両ポー
トからアクセス可能なメモリ）を介してプロセッサ間で
データの伝送を行なうシステムに関するものである。
【０００２】
【従来の技術】図３は従来のデュアルポートＲＡＭで実
現したプロセッサ間のデータ伝送システムである。図３
のデータ伝送システムは、データを送信するプロセッサ
１と、データを受信するプロセッサ３と、プロセッサ１
及び３間でデータの受け渡しを担当するデュアルポート
ＲＡＭ２から構成されている。プロセッサ１とデュアル
ポートＲＡＭ２の間にはアドレスバス４、データバス５
が接続され、デュアルポートＲＡＭ２とプロセッサ３の
間にはアドレスバス６、データバス７が接続されてい
る。
現したプロセッサ間のデータ伝送システムである。図３
のデータ伝送システムは、データを送信するプロセッサ
１と、データを受信するプロセッサ３と、プロセッサ１
及び３間でデータの受け渡しを担当するデュアルポート
ＲＡＭ２から構成されている。プロセッサ１とデュアル
ポートＲＡＭ２の間にはアドレスバス４、データバス５
が接続され、デュアルポートＲＡＭ２とプロセッサ３の
間にはアドレスバス６、データバス７が接続されてい
る。
【０００３】プロセッサ１がデュアルポートＲＡＭ２に
データを書き込む場合、アドレスバス４により書き込み
先のアドレスを指定し、データバス５を介してデータの
書き込みを行う。プロセッサ３はアドレスバス６により
読み出し先のアドレスを指定し、データバス７を介して
データの読み出しを行う。
データを書き込む場合、アドレスバス４により書き込み
先のアドレスを指定し、データバス５を介してデータの
書き込みを行う。プロセッサ３はアドレスバス６により
読み出し先のアドレスを指定し、データバス７を介して
データの読み出しを行う。
【０００４】このデータ伝送システムにおいて、デュア
ルポートＲＡＭ２のビット数がｍビット，アドレス数が
ｎとした場合、ｍ×ｎビットの大きさのデータがデュア
ルポートＲＡＭ２を通じてプロセッサ１からプロセッサ
３に伝送可能となる。
ルポートＲＡＭ２のビット数がｍビット，アドレス数が
ｎとした場合、ｍ×ｎビットの大きさのデータがデュア
ルポートＲＡＭ２を通じてプロセッサ１からプロセッサ
３に伝送可能となる。
【０００５】
【発明が解決しようとする課題】上記のような従来のデ
ータ伝送システムでは、ｍ×ｎビットより大きなデータ
の伝送を行いたい場合、新たなデュアルポートＲＡＭを
追加する必要がある。そのため製品のコストアップや基
板面積の増加という問題点が生じていた。
ータ伝送システムでは、ｍ×ｎビットより大きなデータ
の伝送を行いたい場合、新たなデュアルポートＲＡＭを
追加する必要がある。そのため製品のコストアップや基
板面積の増加という問題点が生じていた。
【０００６】この発明は上記のような課題を解決するた
めになされたものであり、新たにデュアルポートＲＡＭ
を追加することなく、伝送可能なデータを増加させるこ
とができるデータ伝送システムを提供する。
めになされたものであり、新たにデュアルポートＲＡＭ
を追加することなく、伝送可能なデータを増加させるこ
とができるデータ伝送システムを提供する。
【０００７】
【課題を解決するための手段】請求項１の発明は、プロ
セッサ間でデュアルポートメモリを介してデータの伝送
を行なうシステムにおいて、デュアルポートメモリの記
憶領域をフラグ領域とデータ領域とに分割し、フラグ領
域にセットされたフラグに対応するデータをデータ領域
に書き込み又は読み出しすることを特徴とする。
セッサ間でデュアルポートメモリを介してデータの伝送
を行なうシステムにおいて、デュアルポートメモリの記
憶領域をフラグ領域とデータ領域とに分割し、フラグ領
域にセットされたフラグに対応するデータをデータ領域
に書き込み又は読み出しすることを特徴とする。
【０００８】請求項２の発明は、プロセッサ間でデュア
ルポートメモリを介してデータの伝送を行なうシステム
において、デュアルポートメモリの記憶領域をフラグ領
域と、通常のデータの授受を行なう通常データ領域と、
特別のデータの授受を行なう特別データ領域に分割し、
フラグ領域にセットされたフラグに対応する特別データ
を特別データ領域に書き込み又は読み出しすることを特
徴とする。
ルポートメモリを介してデータの伝送を行なうシステム
において、デュアルポートメモリの記憶領域をフラグ領
域と、通常のデータの授受を行なう通常データ領域と、
特別のデータの授受を行なう特別データ領域に分割し、
フラグ領域にセットされたフラグに対応する特別データ
を特別データ領域に書き込み又は読み出しすることを特
徴とする。
【０００９】請求項３の発明は、請求項１又は請求項２
の発明において、データを送信する側のプロセッサが、
送信するデータに対応するフラグをフラグ領域にセット
することを特徴とする。
の発明において、データを送信する側のプロセッサが、
送信するデータに対応するフラグをフラグ領域にセット
することを特徴とする。
【００１０】請求項４の発明は、請求項１から請求項３
の発明において、データを受信する側のプロセッサが、
データを読み出した後に、フラグ領域のフラグをリセッ
トすることを特徴とする。
の発明において、データを受信する側のプロセッサが、
データを読み出した後に、フラグ領域のフラグをリセッ
トすることを特徴とする。
【００１１】請求項５の発明は、プロセッサ間のデータ
の伝送に使用するデュアルポートメモリにおいて、デュ
アルポートメモリの記憶領域がフラグ領域とデータ領域
とに分割され、フラグ領域にセットされたフラグに対応
するデータがデータ領域に書き込まれ又は読み出される
ことを特徴とする。
の伝送に使用するデュアルポートメモリにおいて、デュ
アルポートメモリの記憶領域がフラグ領域とデータ領域
とに分割され、フラグ領域にセットされたフラグに対応
するデータがデータ領域に書き込まれ又は読み出される
ことを特徴とする。
【００１２】請求項６の発明は、プロセッサ間のデータ
の伝送に使用するデュアルポートメモリにおいて、デュ
アルポートメモリの記憶領域がフラグ領域と、通常のデ
ータの授受を行なう通常データ領域と、特別のデータの
授受を行なう特別データ領域に分割され、フラグ領域に
セットされたフラグに対応する特別データが特別データ
領域に書き込まれ又は読み出されることを特徴とする。
の伝送に使用するデュアルポートメモリにおいて、デュ
アルポートメモリの記憶領域がフラグ領域と、通常のデ
ータの授受を行なう通常データ領域と、特別のデータの
授受を行なう特別データ領域に分割され、フラグ領域に
セットされたフラグに対応する特別データが特別データ
領域に書き込まれ又は読み出されることを特徴とする。
【００１３】
【発明の実施の形態】実施の形態１． （実施の形態１の構成）図１はこの発明の実施の形態１
によるデュアルポートＲＡＭによるプロセッサ間のデー
タ伝送システムを示すブロック図である。図１のデータ
伝送システムは、データを送信するプロセッサ１と、デ
ータを受信するプロセッサ３と、プロセッサ１及び３間
でデータの受け渡しを担当するデュアルポートＲＡＭ１
０とから構成されている。なお、図示はされていない
が、プロセッサ１又は３とデュアルポートＲＡＭ２の間
にはアドレスバス、データバスが接続されている。
によるデュアルポートＲＡＭによるプロセッサ間のデー
タ伝送システムを示すブロック図である。図１のデータ
伝送システムは、データを送信するプロセッサ１と、デ
ータを受信するプロセッサ３と、プロセッサ１及び３間
でデータの受け渡しを担当するデュアルポートＲＡＭ１
０とから構成されている。なお、図示はされていない
が、プロセッサ１又は３とデュアルポートＲＡＭ２の間
にはアドレスバス、データバスが接続されている。
【００１４】実施の形態１のデュアルポートＲＡＭ１０
は、そのメモリ領域が、フラグの書き込みと読み出しを
行うフラグ領域Ｆ１と、データの書き込みと読み出しを
行うデータ領域Ｄ１に分割されている。
は、そのメモリ領域が、フラグの書き込みと読み出しを
行うフラグ領域Ｆ１と、データの書き込みと読み出しを
行うデータ領域Ｄ１に分割されている。
【００１５】（実施の形態１の動作）次に、この発明の
実施の形態１によるデュアルポートＲＡＭによるプロセ
ッサ間のデータ伝送について説明する。なお、この実施
の形態１で用いるデータとして、例えば電流や電圧の計
測データである「通常データ」と、高調波電流、高調波
電圧の「高調波データ」を取り扱う。
実施の形態１によるデュアルポートＲＡＭによるプロセ
ッサ間のデータ伝送について説明する。なお、この実施
の形態１で用いるデータとして、例えば電流や電圧の計
測データである「通常データ」と、高調波電流、高調波
電圧の「高調波データ」を取り扱う。
【００１６】まず、データを送信するプロセッサ１は、
デュアルポートＲＡＭ１０のフラグ領域Ｆ１のフラグを
調べて、フラグ領域Ｆ１が全て０の場合のみ、希望する
種類のデータに相当するフラグをセットする。例えば、
「通常データ」の書き込みを行うときはフラグ領域の１
ビット目をセットし、「高調波データ」の書き込みを行
う場合はフラグ領域の２ビット目をセットする。
デュアルポートＲＡＭ１０のフラグ領域Ｆ１のフラグを
調べて、フラグ領域Ｆ１が全て０の場合のみ、希望する
種類のデータに相当するフラグをセットする。例えば、
「通常データ」の書き込みを行うときはフラグ領域の１
ビット目をセットし、「高調波データ」の書き込みを行
う場合はフラグ領域の２ビット目をセットする。
【００１７】なお、この明細書で「フラグをセットす
る」とは「デュアルポートＲＡＭのフラグ領域の特定の
ビット（複数の場合もある）を０から１に変化させる」
行為を示し、「フラグをリセットする」とは「デュアル
ポートＲＡＭのフラグ領域の特定のビット（複数の場合
もある）を１から０に変化させる」行為を示す。
る」とは「デュアルポートＲＡＭのフラグ領域の特定の
ビット（複数の場合もある）を０から１に変化させる」
行為を示し、「フラグをリセットする」とは「デュアル
ポートＲＡＭのフラグ領域の特定のビット（複数の場合
もある）を１から０に変化させる」行為を示す。
【００１８】次に、プロセッサ１は、フラグ領域Ｆ１に
セットしたフラグに対応する種類のデータをデュアルポ
ートＲＡＭ１０のデータ領域Ｄ１に書き込む。例えば、
フラグ領域の１ビット目がセットされていれば、「通常
データ」の書き込みを行ない、フラグ領域の２ビット目
がセットされていれば「高調波データ」の書き込みを行
う。
セットしたフラグに対応する種類のデータをデュアルポ
ートＲＡＭ１０のデータ領域Ｄ１に書き込む。例えば、
フラグ領域の１ビット目がセットされていれば、「通常
データ」の書き込みを行ない、フラグ領域の２ビット目
がセットされていれば「高調波データ」の書き込みを行
う。
【００１９】そして、データを受信するプロセッサ３
は、デュアルポートＲＡＭ１０のフラグ領域Ｆ１の確認
を行い、セットされているフラグにより、読み出すデー
タの確認を行う。そして、プロセッサ３はフラグを確認
した後、データ領域Ｄ１からデータの読み出しを行う。
プロセッサ３は、データ読み出し後にフラグをリセット
し、読み出し完了の合図とする。プロセッサ１はフラグ
が全てリセットされていることを確認後、新しいデータ
の書き込みを行う。
は、デュアルポートＲＡＭ１０のフラグ領域Ｆ１の確認
を行い、セットされているフラグにより、読み出すデー
タの確認を行う。そして、プロセッサ３はフラグを確認
した後、データ領域Ｄ１からデータの読み出しを行う。
プロセッサ３は、データ読み出し後にフラグをリセット
し、読み出し完了の合図とする。プロセッサ１はフラグ
が全てリセットされていることを確認後、新しいデータ
の書き込みを行う。
【００２０】（実施の形態１の効果）以上のように実施
の形態１のデータ伝送システムによれば、デュアルポー
トＲＡＭの記憶領域をフラグ領域とデータ領域に分割
し、フラグ領域のフラグを切り替えることにより、数種
類グループのデータの伝送が可能となる。
の形態１のデータ伝送システムによれば、デュアルポー
トＲＡＭの記憶領域をフラグ領域とデータ領域に分割
し、フラグ領域のフラグを切り替えることにより、数種
類グループのデータの伝送が可能となる。
【００２１】また、デュアルポートＲＡＭの記憶領域が
ｍ×ｎビット構成である場合、フラグは最大２m種類使
用可能となるので、最大２m×ｍ×（ｎ−１）ビットの
データが伝送可能となり、新たにデュアルポートＲＡＭ
を追加することなく、伝送可能なデータを増加させるこ
とができる。
ｍ×ｎビット構成である場合、フラグは最大２m種類使
用可能となるので、最大２m×ｍ×（ｎ−１）ビットの
データが伝送可能となり、新たにデュアルポートＲＡＭ
を追加することなく、伝送可能なデータを増加させるこ
とができる。
【００２２】実施の形態２． （実施の形態２の構成）図２はこの発明の実施の形態２
によるデュアルポートＲＡＭによるプロセッサ間のデー
タ伝送システムを示すブロック図である。図２のデータ
伝送システムは、データを送信するプロセッサ１と、デ
ータを受信するプロセッサ３と、プロセッサ１及び３間
でデータの受け渡しを担当するデュアルポートＲＡＭ２
０とから構成されている。
によるデュアルポートＲＡＭによるプロセッサ間のデー
タ伝送システムを示すブロック図である。図２のデータ
伝送システムは、データを送信するプロセッサ１と、デ
ータを受信するプロセッサ３と、プロセッサ１及び３間
でデータの受け渡しを担当するデュアルポートＲＡＭ２
０とから構成されている。
【００２３】実施の形態２のデュアルポートＲＡＭ２０
は、そのメモリ領域が、フラグの書き込みと読み出しを
行うフラグ領域Ｆ２と、「通常データ」の書き込みと読
み出しを行う通常データ領域Ｄ２１と、「特別データ」
の書き込みと読み出しを行う特別データ領域Ｄ２２に分
割されている。
は、そのメモリ領域が、フラグの書き込みと読み出しを
行うフラグ領域Ｆ２と、「通常データ」の書き込みと読
み出しを行う通常データ領域Ｄ２１と、「特別データ」
の書き込みと読み出しを行う特別データ領域Ｄ２２に分
割されている。
【００２４】（実施の形態２の動作）次に、この発明の
実施の形態２によるデュアルポートＲＡＭによるプロセ
ッサ間のデータ伝送の動作について説明する。なお、こ
の実施の形態２では、「特別データ」として電流や電圧
等の「計測データ」と、高調波電流、高調波電圧等のの
「高調波データ」を取り扱う。
実施の形態２によるデュアルポートＲＡＭによるプロセ
ッサ間のデータ伝送の動作について説明する。なお、こ
の実施の形態２では、「特別データ」として電流や電圧
等の「計測データ」と、高調波電流、高調波電圧等のの
「高調波データ」を取り扱う。
【００２５】デュアルポートＲＡＭ２０を用いて「通常
データ」の書き込みと読み出しを行う場合は、フラグ領
域Ｆ２のフラグのセット・リセットは行なわず、定期的
にプロセッサ１から通常データ領域Ｄ２１にデータを書
き込まれ、定期的に通常データ領域Ｄ２１からプロセッ
サ３にデータが読み出される。この場合、フラグ領域Ｆ
２のフラグとして用いるアドレスのビットの一つを通常
データ領域専用のフラグとし、プロセッサ１の書き込み
及びプロセッサ３の読み出しの合図として使用する。
データ」の書き込みと読み出しを行う場合は、フラグ領
域Ｆ２のフラグのセット・リセットは行なわず、定期的
にプロセッサ１から通常データ領域Ｄ２１にデータを書
き込まれ、定期的に通常データ領域Ｄ２１からプロセッ
サ３にデータが読み出される。この場合、フラグ領域Ｆ
２のフラグとして用いるアドレスのビットの一つを通常
データ領域専用のフラグとし、プロセッサ１の書き込み
及びプロセッサ３の読み出しの合図として使用する。
【００２６】一方、デュアルポートＲＡＭ２０を用いて
「特別データ」の書き込みと読み出しを行う場合は、デ
ータを送信するプロセッサ１は、フラグ領域Ｆ２のフラ
グを調べて、フラグ領域Ｆ２が全て０の場合（通常デー
タ領域専用のフラグを除く）のみ、希望する種類のデー
タに相当するフラグをセットする。例えば、「計測デー
タ」の書き込みを行うときはデュアルポートＲＡＭ２０
に設けたフラグ領域の１ビット目をセットし、「高調波
データ」の書き込みを行う場合はフラグ領域の２ビット
目をセットする。
「特別データ」の書き込みと読み出しを行う場合は、デ
ータを送信するプロセッサ１は、フラグ領域Ｆ２のフラ
グを調べて、フラグ領域Ｆ２が全て０の場合（通常デー
タ領域専用のフラグを除く）のみ、希望する種類のデー
タに相当するフラグをセットする。例えば、「計測デー
タ」の書き込みを行うときはデュアルポートＲＡＭ２０
に設けたフラグ領域の１ビット目をセットし、「高調波
データ」の書き込みを行う場合はフラグ領域の２ビット
目をセットする。
【００２７】次に、プロセッサ１は、フラグ領域Ｆ２に
セットしたフラグに対応する種類のデータをデュアルポ
ートＲＡＭ２０の特別データ領域Ｄ２２に書き込む。例
えば、フラグ領域の１ビット目がセットされていれば、
「計測データ」の書き込みを行ない、フラグ領域の２ビ
ット目がセットされていれば「高調波データ」の書き込
みを行う。
セットしたフラグに対応する種類のデータをデュアルポ
ートＲＡＭ２０の特別データ領域Ｄ２２に書き込む。例
えば、フラグ領域の１ビット目がセットされていれば、
「計測データ」の書き込みを行ない、フラグ領域の２ビ
ット目がセットされていれば「高調波データ」の書き込
みを行う。
【００２８】そして、データを受信するプロセッサ３
は、デュアルポートＲＡＭ２０のフラグ領域Ｆ２の確認
を行い、セットされているフラグにより、読み出すデー
タの確認を行う。そして、プロセッサ３はフラグを確認
した後、特別データ領域Ｄ２２からデータの読み出しを
行う。プロセッサ３は、データ読み出し後にフラグをリ
セットし、読み出し完了の合図とする。プロセッサ１は
フラグが全てリセットされていることを確認後、新しい
データの書き込みを行う。
は、デュアルポートＲＡＭ２０のフラグ領域Ｆ２の確認
を行い、セットされているフラグにより、読み出すデー
タの確認を行う。そして、プロセッサ３はフラグを確認
した後、特別データ領域Ｄ２２からデータの読み出しを
行う。プロセッサ３は、データ読み出し後にフラグをリ
セットし、読み出し完了の合図とする。プロセッサ１は
フラグが全てリセットされていることを確認後、新しい
データの書き込みを行う。
【００２９】（実施の形態２の効果）以上のように実施
の形態２によれば、デュアルポートＲＡＭの記憶領域の
一部をフラグ領域とし、データ領域を、通常時読み書き
を行う通常データ領域と、特別な場合のみ読み書きを行
う特別データ領域に分割することにより、必要なデータ
を必要なときに伝送可能となる。また不要なデータの授
受を行わないことにより、プロセッサの負担を軽減する
こともできる。
の形態２によれば、デュアルポートＲＡＭの記憶領域の
一部をフラグ領域とし、データ領域を、通常時読み書き
を行う通常データ領域と、特別な場合のみ読み書きを行
う特別データ領域に分割することにより、必要なデータ
を必要なときに伝送可能となる。また不要なデータの授
受を行わないことにより、プロセッサの負担を軽減する
こともできる。
【００３０】また、デュアルポートＲＡＭの記憶領域が
ｍ×ｎビット構成である場合、通常データ領域でａアド
レス分使用すると、フラグ領域Ｆ２の１ビットは通常デ
ータ授受用のフラグに使用されるので、通常データ領域
Ｄ２１ではａ×ｍビット、特別データ領域Ｄ２２では、
（２m-1−１）×（ｎ−ａ−１）×ｍビットのデータが
伝送可能となる。よって、定期的に伝送を行う必要があ
るデータと、データの転送速度が低くても良い複数のデ
ータを共存させて伝送が可能である。なお、上記式で
（２m-1−１）としたのは、選択可能なすべてのフラッ
グパターンのうち何も情報が書き込まれていないものは
「データの書き込みなし」として扱うため、−１として
いる。
ｍ×ｎビット構成である場合、通常データ領域でａアド
レス分使用すると、フラグ領域Ｆ２の１ビットは通常デ
ータ授受用のフラグに使用されるので、通常データ領域
Ｄ２１ではａ×ｍビット、特別データ領域Ｄ２２では、
（２m-1−１）×（ｎ−ａ−１）×ｍビットのデータが
伝送可能となる。よって、定期的に伝送を行う必要があ
るデータと、データの転送速度が低くても良い複数のデ
ータを共存させて伝送が可能である。なお、上記式で
（２m-1−１）としたのは、選択可能なすべてのフラッ
グパターンのうち何も情報が書き込まれていないものは
「データの書き込みなし」として扱うため、−１として
いる。
【００３１】
【発明の効果】以上のように、この発明によれば、デュ
アルポートメモリの記憶領域をフラグ領域とデータ領域
に分割し、フラグ領域のフラグを切り替えることによ
り、数種類グループのデータの伝送が可能となる。
アルポートメモリの記憶領域をフラグ領域とデータ領域
に分割し、フラグ領域のフラグを切り替えることによ
り、数種類グループのデータの伝送が可能となる。
【００３２】また、デュアルポートメモリの記憶領域が
ｍ×ｎビット構成である場合、フラグは最大２m種類使
用可能となるので、最大２m×ｍ×（ｎ−１）ビットの
データが伝送可能となり、新たにデュアルポートメモリ
を追加することなく、伝送可能なデータを増加させるこ
とができる。
ｍ×ｎビット構成である場合、フラグは最大２m種類使
用可能となるので、最大２m×ｍ×（ｎ−１）ビットの
データが伝送可能となり、新たにデュアルポートメモリ
を追加することなく、伝送可能なデータを増加させるこ
とができる。
【００３３】更に、この発明によれば、デュアルポート
メモリの記憶領域の一部をフラグ領域とし、データ領域
を、通常時読み書きを行う通常データ領域と、特別な場
合のみ読み書きを行う特別データ領域に分割することに
より、必要なデータを必要なときに伝送可能となる。ま
た不要なデータの授受を行わないことにより、プロセッ
サの負担を軽減することもできる。
メモリの記憶領域の一部をフラグ領域とし、データ領域
を、通常時読み書きを行う通常データ領域と、特別な場
合のみ読み書きを行う特別データ領域に分割することに
より、必要なデータを必要なときに伝送可能となる。ま
た不要なデータの授受を行わないことにより、プロセッ
サの負担を軽減することもできる。
【００３４】また、デュアルポートメモリの記憶領域が
ｍ×ｎビット構成である場合、通常データ領域でａアド
レス分使用すると、フラグ領域Ｆ２の１ビットは通常デ
ータ授受用のフラグに使用されるので、通常データ領域
Ｄ２１ではａ×ｍビット、特別データ領域Ｄ２２では、
（２m-1−１）×（ｎ−ａ−１）×ｍビットのデータが
伝送可能となる。よって、よって定期的に伝送を行う必
要があるデータと、データの転送速度が低くても良い複
数のデータを共存させて伝送が可能である。
ｍ×ｎビット構成である場合、通常データ領域でａアド
レス分使用すると、フラグ領域Ｆ２の１ビットは通常デ
ータ授受用のフラグに使用されるので、通常データ領域
Ｄ２１ではａ×ｍビット、特別データ領域Ｄ２２では、
（２m-1−１）×（ｎ−ａ−１）×ｍビットのデータが
伝送可能となる。よって、よって定期的に伝送を行う必
要があるデータと、データの転送速度が低くても良い複
数のデータを共存させて伝送が可能である。
【図１】 この発明の実施の形態１によるデュアルポー
トＲＡＭによるプロセッサ間のデータ伝送システムを示
すブロック図である。
トＲＡＭによるプロセッサ間のデータ伝送システムを示
すブロック図である。
【図２】 この発明の実施の形態２によるデュアルポー
トＲＡＭによるプロセッサ間のデータ伝送システムを示
すブロック図である。
トＲＡＭによるプロセッサ間のデータ伝送システムを示
すブロック図である。
【図３】 従来のデュアルポートＲＡＭを用いたプロセ
ッサ間のデータ伝送システムである。
ッサ間のデータ伝送システムである。
１，３ プロセッサ、１０，２０ デュアルポートＲＡ
Ｍ、Ｆ１，Ｆ２ フラグ領域、Ｄ１ データ領域、Ｄ２
１ 通常データ領域、Ｄ２２ 特別データ領域。
Ｍ、Ｆ１，Ｆ２ フラグ領域、Ｄ１ データ領域、Ｄ２
１ 通常データ領域、Ｄ２２ 特別データ領域。
Claims (6)
- 【請求項１】 プロセッサ間でデュアルポートメモリを
介してデータの伝送を行なうシステムにおいて、 デュアルポートメモリの記憶領域をフラグ領域とデータ
領域とに分割し、上記フラグ領域にセットされたフラグ
に対応するデータを上記データ領域に書き込み又は読み
出しすることを特徴とするデュアルポートメモリを用い
たデータ伝送システム。 - 【請求項２】 プロセッサ間でデュアルポートメモリを
介してデータの伝送を行なうシステムにおいて、 デュアルポートメモリの記憶領域をフラグ領域と、通常
のデータの授受を行なう通常データ領域と、特別のデー
タの授受を行なう特別データ領域に分割し、上記フラグ
領域にセットされたフラグに対応する特別データを上記
特別データ領域に書き込み又は読み出しすることを特徴
とするデュアルポートメモリを用いたデータ伝送システ
ム。 - 【請求項３】 データを送信する側のプロセッサが、送
信するデータに対応するフラグを上記フラグ領域にセッ
トすることを特徴とする請求項１又は請求項２に記載の
デュアルポートメモリを用いたデータ伝送システム。 - 【請求項４】 データを受信する側のプロセッサが、デ
ータを読み出した後に、上記フラグ領域のフラグをリセ
ットすることを特徴とする請求項１から請求項３のいず
れか１項に記載のデュアルポートメモリを用いたデータ
伝送システム。 - 【請求項５】 プロセッサ間のデータの伝送に使用する
デュアルポートメモリにおいて、 デュアルポートメモリの記憶領域がフラグ領域とデータ
領域とに分割され、上記フラグ領域にセットされたフラ
グに対応するデータが上記データ領域に書き込まれ又は
読み出されることを特徴とするデュアルポートメモリ。 - 【請求項６】 プロセッサ間のデータの伝送に使用する
デュアルポートメモリにおいて、 デュアルポートメモリの記憶領域がフラグ領域と、通常
のデータの授受を行なう通常データ領域と、特別のデー
タの授受を行なう特別データ領域に分割され、上記フラ
グ領域にセットされたフラグに対応する特別データが上
記特別データ領域に書き込まれ又は読み出されることを
特徴とするデュアルポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276248A JP2002091934A (ja) | 2000-09-12 | 2000-09-12 | デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000276248A JP2002091934A (ja) | 2000-09-12 | 2000-09-12 | デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002091934A true JP2002091934A (ja) | 2002-03-29 |
Family
ID=18761749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000276248A Pending JP2002091934A (ja) | 2000-09-12 | 2000-09-12 | デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002091934A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7882344B2 (en) | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
| US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| KR101371506B1 (ko) * | 2006-11-28 | 2014-03-11 | 삼성전자주식회사 | 프로세서간 데이터 처리 시스템에서 교착상태 회피 방법 |
-
2000
- 2000-09-12 JP JP2000276248A patent/JP2002091934A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7882344B2 (en) | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
| US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
| KR101371506B1 (ko) * | 2006-11-28 | 2014-03-11 | 삼성전자주식회사 | 프로세서간 데이터 처리 시스템에서 교착상태 회피 방법 |
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