JP2000020492A - サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置 - Google Patents
サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置Info
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- JP2000020492A JP2000020492A JP10182561A JP18256198A JP2000020492A JP 2000020492 A JP2000020492 A JP 2000020492A JP 10182561 A JP10182561 A JP 10182561A JP 18256198 A JP18256198 A JP 18256198A JP 2000020492 A JP2000020492 A JP 2000020492A
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Abstract
(57)【要約】
【課題】 オイラインで任意なシステムへの変更が可能
なシステムを提供する。 【解決手段】 マルチＣＰＵ構成によるＮＣ装置におい
て、サブＣＰＵ２側のメモリを全てＲＡＭ６とし、起動
メモリを高速通信可能な２ポートＲＡＭ３で構成し、メ
インＣＰＵ１がサブＣＰＵ２をリセット状態のままサブ
ＣＰＵ２の起動プログラムを２ポートＲＡＭ３へ書込
み、その後サブＣＰＵ２をリセット解除して起動させ、
メインＣＰＵ１はサブＣＰＵ２に実行させるプログラム
を２ポートＲＡＭ３を経由してサブＣＰＵ２のＲＡＭ６
に格納させて、サブＣＰＵ２がメインＣＰＵ１より任意
のプログラムを受信して実行可能にすることで、オンラ
インで任意なシステムへの変更が可能なシステムを構築
することができる。
なシステムを提供する。 【解決手段】 マルチＣＰＵ構成によるＮＣ装置におい
て、サブＣＰＵ２側のメモリを全てＲＡＭ６とし、起動
メモリを高速通信可能な２ポートＲＡＭ３で構成し、メ
インＣＰＵ１がサブＣＰＵ２をリセット状態のままサブ
ＣＰＵ２の起動プログラムを２ポートＲＡＭ３へ書込
み、その後サブＣＰＵ２をリセット解除して起動させ、
メインＣＰＵ１はサブＣＰＵ２に実行させるプログラム
を２ポートＲＡＭ３を経由してサブＣＰＵ２のＲＡＭ６
に格納させて、サブＣＰＵ２がメインＣＰＵ１より任意
のプログラムを受信して実行可能にすることで、オンラ
インで任意なシステムへの変更が可能なシステムを構築
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチＣＰＵ構成
のシステムにおいて、サブＣＰＵ側プログラムメモリに
ＲＡＭを採用し装置の据付・稼働開始後の電気的なプロ
グラム入替えを実現させたシステムのサブＣＰＵ側への
プログラム格納方法および起動方法に関する。
のシステムにおいて、サブＣＰＵ側プログラムメモリに
ＲＡＭを採用し装置の据付・稼働開始後の電気的なプロ
グラム入替えを実現させたシステムのサブＣＰＵ側への
プログラム格納方法および起動方法に関する。
【０００２】
【従来の技術】従来より、メインＣＰＵとサブＣＰＵに
よるマルチＣＰＵ構成の分散化システム等においては、
プロセッサ間通信には特に高速化が要求される場合は、
低速なシリアル通信機能はあまり使用されず、２ポート
ＲＡＭを通信媒体とする高速通信が多用されるケースが
増えてきている。図４は従来のマルチＣＰＵシステムの
構成図であり、起動用を含むプログラムを搭載したＲＯ
Ｍ４３とＲＡＭ４４を備えたメインＣＰＵ４０と、同じ
く起動用を含むプログラムを搭載したＲＯＭ４５とＲＡ
Ｍ４６を備えたサブＣＰＵ４１とが、２ポートＲＡＭ４
２を介してマルチＣＰＵシステムを構成している。先
ず、メインＣＰＵ４０より、サブＣＰＵ４１へ情報を通
知する場合は、メインＣＰＵ４０は２ポートＲＡＭ４２
の所定領域に通信情報を書込み、サブＣＰＵ４１に対し
て割り込み要求等を行い、サブＣＰＵ４１側は割り込み
を検出して、書込まれた２ポートＲＡＭ４２の情報を読
込むといった手順で、ＣＰＵ間の高速通信が行われてい
る。
よるマルチＣＰＵ構成の分散化システム等においては、
プロセッサ間通信には特に高速化が要求される場合は、
低速なシリアル通信機能はあまり使用されず、２ポート
ＲＡＭを通信媒体とする高速通信が多用されるケースが
増えてきている。図４は従来のマルチＣＰＵシステムの
構成図であり、起動用を含むプログラムを搭載したＲＯ
Ｍ４３とＲＡＭ４４を備えたメインＣＰＵ４０と、同じ
く起動用を含むプログラムを搭載したＲＯＭ４５とＲＡ
Ｍ４６を備えたサブＣＰＵ４１とが、２ポートＲＡＭ４
２を介してマルチＣＰＵシステムを構成している。先
ず、メインＣＰＵ４０より、サブＣＰＵ４１へ情報を通
知する場合は、メインＣＰＵ４０は２ポートＲＡＭ４２
の所定領域に通信情報を書込み、サブＣＰＵ４１に対し
て割り込み要求等を行い、サブＣＰＵ４１側は割り込み
を検出して、書込まれた２ポートＲＡＭ４２の情報を読
込むといった手順で、ＣＰＵ間の高速通信が行われてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、起動用を含むプログラムは専用ＲＯＭ
に所持しているため、稼働後のプログラムの変更はＲＯ
Ｍ交換が必要であり、システムプログラム・メモリとし
てＲＯＭを存在させる必要があるために、電気的に書替
え不可能なメモリ空間をシステム上に必要とし、システ
ムメモリ領域に制約を与えると共にＲＯＭ設置分の費用
が余分に必要になるという問題があった。また、ＲＯＭ
は一般に低速なデバイスのため、システム処理速度に制
約が発生するという問題があった。そこで、本発明は、
サブＣＰＵのプログラムメモリをＲＡＭとして書替え不
可能なＲＯＭを排除し、起動領域を２ポートＲＡＭとす
ることにより、オンラインで任意のシステムへの変更が
可能なシステムを構築して、基本部のメモリ容量を抑え
た安価で高速・高性能なシステムを実現できるサブＣＰ
Ｕへのプログラムダウンロード方法を提供することにあ
る。
来例においては、起動用を含むプログラムは専用ＲＯＭ
に所持しているため、稼働後のプログラムの変更はＲＯ
Ｍ交換が必要であり、システムプログラム・メモリとし
てＲＯＭを存在させる必要があるために、電気的に書替
え不可能なメモリ空間をシステム上に必要とし、システ
ムメモリ領域に制約を与えると共にＲＯＭ設置分の費用
が余分に必要になるという問題があった。また、ＲＯＭ
は一般に低速なデバイスのため、システム処理速度に制
約が発生するという問題があった。そこで、本発明は、
サブＣＰＵのプログラムメモリをＲＡＭとして書替え不
可能なＲＯＭを排除し、起動領域を２ポートＲＡＭとす
ることにより、オンラインで任意のシステムへの変更が
可能なシステムを構築して、基本部のメモリ容量を抑え
た安価で高速・高性能なシステムを実現できるサブＣＰ
Ｕへのプログラムダウンロード方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、メインＣＰＵと、メモリを
全てＲＡＭとしかつ起動メモリを２ポートＲＡＭで構成
したサブＣＰＵと、を含むマルチＣＰＵ構成によるＮＣ
装置において、前記メインＣＰＵを起動させた後、前記
メインＣＰＵが前記サブＣＰＵをリセット状態のまま前
記サブＣＰＵの起動プログラムを前記２ポートＲＡＭへ
格納し、その後前記メインＣＰＵより前記サブＣＰＵを
リセット解除し、前記サブＣＰＵが前記２ポートＲＡＭ
からの前記起動プログラムにより起動し、前記メインＣ
ＰＵより任意のプログラムを受信することを特徴として
いる。この構成によれば、サブＣＰＵ側の起動プログラ
ムメモリを高速な２ポートＲＡＭとしてメインＣＰＵよ
りサブＣＰＵの起動を制御することにより、電気的に書
替え不可能なＲＯＭを排除して、サブＣＰＵ側システム
のオンライン変更およびプログラムの高速動作を実現す
ることができる。また、請求項２記載の発明は、前記サ
ブＣＰＵ側のプログラムメモリは前記ＲＡＭで構成さ
れ、内容が上位より任意な時期に任意な内容に書替え可
能であることを特徴としている。この構成によれば、サ
ブＣＰＵ側のＲＯＭを不要にして、メインＣＰＵ等の上
位システムより、任意な時期に任意のプログラムをＲＡ
Ｍに格納し実行させることが可能になる。また、請求項
３記載の発明は、前記サブＣＰＵは前記２ポートＲＡＭ
より起動後、前記メインＣＰＵとの通信プログラムを前
記ワークＲＡＭへ移動させてメインＣＰＵとの通信待機
モードとすることを特徴としている。この構成によれ
ば、メインＣＰＵよりサブＣＰＵに実行させたいプログ
ラムを２ポートＲＡＭを経由して、サブＣＰＵのワーク
ＲＡＭに格納し実行させることができる。また、請求項
４記載の発明は、請求項１〜３のいずれか１項記載のサ
ブＣＰＵへのプログラムダウンロード方法において、さ
らに上位ＣＰＵを備え、前記上位ＣＰＵより前記メイン
ＣＰＵおよび前記サブＣＰＵの起動プログラムおよびシ
ステムプログラムを通信手段を介して前記メインＣＰＵ
のシステムメモリに書き替えることを特徴としている。
この構成によれば、マルチＣＰＵ構成のシステムにおい
て、更に上位のＣＰＵより通信手段を介してメインＣＰ
Ｕのシステムメモリの書替えを可能にしたことにより、
メインＣＰＵおよびサブＣＰＵの電気的に書替え不可能
なＲＯＭを排除し、上位ＣＰＵよりメインＣＰＵおよび
サブＣＰＵに、任意の時期に任意のプログラムを格納し
実行させることができる。そして、請求項５記載のサブ
ＣＰＵへのプログラムダウンロード可能なＮＣ装置の発
明は、メインＣＰＵとサブＣＰＵとを含むマルチＣＰＵ
構成によるＮＣ装置において、前記サブＣＰＵ側のメモ
リを全てＲＡＭとしかつ起動メモリを２ポートＲＡＭで
構成する記憶手段と、前記メインＣＰＵから前記サブＣ
ＰＵの起動プログラムを前記２ポートＲＡＭへ書き込む
書き込み手段と、を備えたことを特徴としている。この
構成のＮＣ装置によって、メインＣＰＵよりサブＣＰＵ
のメモリに任意の時期に任意のプログラムを格納し実行
させることが可能となる。さらに、請求項６記載のサブ
ＣＰＵへのプログラムダウンロード可能なＮＣ装置の発
明は、請求項５記載のＮＣ装置において、さらに上位Ｃ
ＰＵを備え、前記上位ＣＰＵより前記メインＣＰＵおよ
び前記サブＣＰＵの起動プログラムおよびシステムプロ
グラムを伝送する通信手段と、前記通信手段を介して前
記起動プログラムおよびシステムプログラムにより前記
メインＣＰＵのシステムメモリを書替えるプログラムロ
ード手段とを有して成ることを特徴としている。この構
成のＮＣ装置によって、さらに上位ＣＰＵからメインＣ
ＰＵを介してサブＣＰＵのメモリに任意の時期に任意の
プログラムを格納し実行させることが可能となる。
め、請求項１記載の発明は、メインＣＰＵと、メモリを
全てＲＡＭとしかつ起動メモリを２ポートＲＡＭで構成
したサブＣＰＵと、を含むマルチＣＰＵ構成によるＮＣ
装置において、前記メインＣＰＵを起動させた後、前記
メインＣＰＵが前記サブＣＰＵをリセット状態のまま前
記サブＣＰＵの起動プログラムを前記２ポートＲＡＭへ
格納し、その後前記メインＣＰＵより前記サブＣＰＵを
リセット解除し、前記サブＣＰＵが前記２ポートＲＡＭ
からの前記起動プログラムにより起動し、前記メインＣ
ＰＵより任意のプログラムを受信することを特徴として
いる。この構成によれば、サブＣＰＵ側の起動プログラ
ムメモリを高速な２ポートＲＡＭとしてメインＣＰＵよ
りサブＣＰＵの起動を制御することにより、電気的に書
替え不可能なＲＯＭを排除して、サブＣＰＵ側システム
のオンライン変更およびプログラムの高速動作を実現す
ることができる。また、請求項２記載の発明は、前記サ
ブＣＰＵ側のプログラムメモリは前記ＲＡＭで構成さ
れ、内容が上位より任意な時期に任意な内容に書替え可
能であることを特徴としている。この構成によれば、サ
ブＣＰＵ側のＲＯＭを不要にして、メインＣＰＵ等の上
位システムより、任意な時期に任意のプログラムをＲＡ
Ｍに格納し実行させることが可能になる。また、請求項
３記載の発明は、前記サブＣＰＵは前記２ポートＲＡＭ
より起動後、前記メインＣＰＵとの通信プログラムを前
記ワークＲＡＭへ移動させてメインＣＰＵとの通信待機
モードとすることを特徴としている。この構成によれ
ば、メインＣＰＵよりサブＣＰＵに実行させたいプログ
ラムを２ポートＲＡＭを経由して、サブＣＰＵのワーク
ＲＡＭに格納し実行させることができる。また、請求項
４記載の発明は、請求項１〜３のいずれか１項記載のサ
ブＣＰＵへのプログラムダウンロード方法において、さ
らに上位ＣＰＵを備え、前記上位ＣＰＵより前記メイン
ＣＰＵおよび前記サブＣＰＵの起動プログラムおよびシ
ステムプログラムを通信手段を介して前記メインＣＰＵ
のシステムメモリに書き替えることを特徴としている。
この構成によれば、マルチＣＰＵ構成のシステムにおい
て、更に上位のＣＰＵより通信手段を介してメインＣＰ
Ｕのシステムメモリの書替えを可能にしたことにより、
メインＣＰＵおよびサブＣＰＵの電気的に書替え不可能
なＲＯＭを排除し、上位ＣＰＵよりメインＣＰＵおよび
サブＣＰＵに、任意の時期に任意のプログラムを格納し
実行させることができる。そして、請求項５記載のサブ
ＣＰＵへのプログラムダウンロード可能なＮＣ装置の発
明は、メインＣＰＵとサブＣＰＵとを含むマルチＣＰＵ
構成によるＮＣ装置において、前記サブＣＰＵ側のメモ
リを全てＲＡＭとしかつ起動メモリを２ポートＲＡＭで
構成する記憶手段と、前記メインＣＰＵから前記サブＣ
ＰＵの起動プログラムを前記２ポートＲＡＭへ書き込む
書き込み手段と、を備えたことを特徴としている。この
構成のＮＣ装置によって、メインＣＰＵよりサブＣＰＵ
のメモリに任意の時期に任意のプログラムを格納し実行
させることが可能となる。さらに、請求項６記載のサブ
ＣＰＵへのプログラムダウンロード可能なＮＣ装置の発
明は、請求項５記載のＮＣ装置において、さらに上位Ｃ
ＰＵを備え、前記上位ＣＰＵより前記メインＣＰＵおよ
び前記サブＣＰＵの起動プログラムおよびシステムプロ
グラムを伝送する通信手段と、前記通信手段を介して前
記起動プログラムおよびシステムプログラムにより前記
メインＣＰＵのシステムメモリを書替えるプログラムロ
ード手段とを有して成ることを特徴としている。この構
成のＮＣ装置によって、さらに上位ＣＰＵからメインＣ
ＰＵを介してサブＣＰＵのメモリに任意の時期に任意の
プログラムを格納し実行させることが可能となる。
【０００５】
【発明の実施の形態】以下、本発明の第１の実施の形態
について図を参照して説明する。図１は本発明の第１の
実施の形態に係るマルチＣＰＵシステムのメモリシステ
ム構成図である。図２は図１に示すマルチＣＰＵシステ
ムのブロック図である。図１はマルチＣＰＵ構成のメモ
リマップであり、メインＣＰＵ１側は、２ポートＲＡＭ
３、サブＣＰＵ起動プログラム８を含むフラッシュメモ
リ（システムメモリ）４と、高速ＲＡＭ（ワークＲＡ
Ｍ）７とで構成されている。サブＣＰＵ２側は２ポート
ＲＡＭ３と、高速ＲＡＭ（ワークＲＡＭ）６で構成され
ている。図２はマルチＣＰＵシステムのブロック図であ
り、メインＣＰＵ１はフラッシュメモリ４と、サブＣＰ
Ｕ２へリセット、リセット解除の信号を送出するＩ／Ｏ
５を有し、プログラムメモリとしてＲＡＭ６を使用しＲ
ＯＭを排除した構成のサブＣＰＵ２に対し、高速通信用
の２ポートＲＡＭ３を介して所要の通信を行う。つぎに
動作について説明する。メインＣＰＵ１は、先ず、自身
の起動処理完了後に、２ポートＲＡＭ３へサブＣＰＵ２
の起動プログラム８を格納する。メインＣＰＵ１はＩ／
Ｏ ５を介してサブＣＰＵ２のリセットを解除し、起動
させる。サブＣＰＵ２はリセット解除されると、２ポー
トＲＡＭ３に格納されている起動プログラム８により起
動して、メインＣＰＵ１との通信プログラムをワークＲ
ＡＭ６へ移動させ、その領域へジャンプしてメインＣＰ
Ｕ１との通信待機モードに入り、その状態を２ポートＲ
ＡＭ３を介してメインＣＰＵ１へ通知する。通知を受け
たメインＣＰＵ１は、サブＣＰＵ２に実行させるプログ
ラムを、２ポートＲＡＭ３を経由してサブＣＰＵ２のワ
ークＲＡＭ６に格納させ、準備完了後にサブＣＰＵ２を
目的のプログラムへジャンプさせて、システム処理を開
始する。このように、本実施の形態によれば、マルチＣ
ＰＵシステムにおいて、従来のシステムはＣＰＵ毎にプ
ログラムＲＯＭを必要としたが、サブＣＰＵ側のＲＯＭ
を排除してプログラムメモリをＲＡＭとし、起動メモリ
を２ポートＲＡＭとすることにより、上位ＣＰＵよりプ
ログラムを転送・起動制御して上位ＣＰＵ側でのプログ
ラム一元管理を実現させ、高速処理システムを安価に構
成できる。例えば、多軸制御型のモーションモジュール
制御等において、メインＣＰＵがＸ−Ｙテーブルの動作
を行うモーションプログラムの解析とサーボ軸等への指
令データの生成を行い、サブＣＰＵは各サーボ軸の位置
ループ制御を行っているようなマルチＣＰＵシステムの
例では、サーボ軸の構成等が変更されプログラムの変更
が必要な場合でも、サブＣＰＵ側はＲＯＭ交換の必要が
無く、メインＣＰＵからのプログラムの転送制御によっ
て各種の制御に対応できるので、高速・高効率な対応が
可能になるといった、利点が考えられる。また、この例
以外にも、マスター、スレーブ方式等のＰＣ（プログラ
マブルコントローラ）下位通信ネットワークや、その他
の各種のマルチＣＰＵシステムにおいても、本実施の形
態の適用によって、安価で高速・高効率のシステムを構
築することが可能である。
について図を参照して説明する。図１は本発明の第１の
実施の形態に係るマルチＣＰＵシステムのメモリシステ
ム構成図である。図２は図１に示すマルチＣＰＵシステ
ムのブロック図である。図１はマルチＣＰＵ構成のメモ
リマップであり、メインＣＰＵ１側は、２ポートＲＡＭ
３、サブＣＰＵ起動プログラム８を含むフラッシュメモ
リ（システムメモリ）４と、高速ＲＡＭ（ワークＲＡ
Ｍ）７とで構成されている。サブＣＰＵ２側は２ポート
ＲＡＭ３と、高速ＲＡＭ（ワークＲＡＭ）６で構成され
ている。図２はマルチＣＰＵシステムのブロック図であ
り、メインＣＰＵ１はフラッシュメモリ４と、サブＣＰ
Ｕ２へリセット、リセット解除の信号を送出するＩ／Ｏ
５を有し、プログラムメモリとしてＲＡＭ６を使用しＲ
ＯＭを排除した構成のサブＣＰＵ２に対し、高速通信用
の２ポートＲＡＭ３を介して所要の通信を行う。つぎに
動作について説明する。メインＣＰＵ１は、先ず、自身
の起動処理完了後に、２ポートＲＡＭ３へサブＣＰＵ２
の起動プログラム８を格納する。メインＣＰＵ１はＩ／
Ｏ ５を介してサブＣＰＵ２のリセットを解除し、起動
させる。サブＣＰＵ２はリセット解除されると、２ポー
トＲＡＭ３に格納されている起動プログラム８により起
動して、メインＣＰＵ１との通信プログラムをワークＲ
ＡＭ６へ移動させ、その領域へジャンプしてメインＣＰ
Ｕ１との通信待機モードに入り、その状態を２ポートＲ
ＡＭ３を介してメインＣＰＵ１へ通知する。通知を受け
たメインＣＰＵ１は、サブＣＰＵ２に実行させるプログ
ラムを、２ポートＲＡＭ３を経由してサブＣＰＵ２のワ
ークＲＡＭ６に格納させ、準備完了後にサブＣＰＵ２を
目的のプログラムへジャンプさせて、システム処理を開
始する。このように、本実施の形態によれば、マルチＣ
ＰＵシステムにおいて、従来のシステムはＣＰＵ毎にプ
ログラムＲＯＭを必要としたが、サブＣＰＵ側のＲＯＭ
を排除してプログラムメモリをＲＡＭとし、起動メモリ
を２ポートＲＡＭとすることにより、上位ＣＰＵよりプ
ログラムを転送・起動制御して上位ＣＰＵ側でのプログ
ラム一元管理を実現させ、高速処理システムを安価に構
成できる。例えば、多軸制御型のモーションモジュール
制御等において、メインＣＰＵがＸ−Ｙテーブルの動作
を行うモーションプログラムの解析とサーボ軸等への指
令データの生成を行い、サブＣＰＵは各サーボ軸の位置
ループ制御を行っているようなマルチＣＰＵシステムの
例では、サーボ軸の構成等が変更されプログラムの変更
が必要な場合でも、サブＣＰＵ側はＲＯＭ交換の必要が
無く、メインＣＰＵからのプログラムの転送制御によっ
て各種の制御に対応できるので、高速・高効率な対応が
可能になるといった、利点が考えられる。また、この例
以外にも、マスター、スレーブ方式等のＰＣ（プログラ
マブルコントローラ）下位通信ネットワークや、その他
の各種のマルチＣＰＵシステムにおいても、本実施の形
態の適用によって、安価で高速・高効率のシステムを構
築することが可能である。
【０００６】次に本発明の第２の実施の形態について図
を参照して説明する。図３は本発明の第２の実施の形態
に係るメモリシステム構成図である。図３に示す第２の
実施の形態は、図１に示したメインＣＰＵ１とサブＣＰ
Ｕ２によるマルチＣＰＵシステムを、より上位のＣＰＵ
１０より転送・起動制御するものである。上位ＣＰＵ１
０のメモリマツプは、ＲＡＭ１１と、メインＣＰＵ１と
サブＣＰＵ２の起動プログラム及びシステムプログラム
を保有するフラッシュメモリ（システムメモリ）１３
と、オンライン通信手段１２で構成され、メインＣＰＵ
１の通信手段１４との間でオンライン通信が可能になっ
ている。その他のメインＣＰＵ１とサブＣＰＵ２間の構
成は第１の実施の形態と同じである。つぎに動作につい
て説明する。先ず、上位ＣＰＵ１０は通信手段１２と、
メインＣＰＵ１の通信手段１４を介して、メインＣＰＵ
１とサブＣＰＵ２の起動プログラムをフラッシュメモリ
４に格納し、メインＣＰＵ１を起動させる。同時に、メ
インＣＰＵ１を介して第１の実施の形態と同様な手続き
により、２ポートＲＡＭ３へサブＣＰＵ２の起動プログ
ラムを格納して、サブＣＰＵ２を２ポートＲＡＭ３より
起動する。上位ＣＰＵ１０は通信手段１２、１４を介し
てメインＣＰＵ１のフラッシュメモリ４に、メインＣＰ
Ｕ１とサブＣＰＵ２のシステムプログラムを格納してシ
ステム処理を開始する。このように、第２の実施の形態
によれば、メインＣＰＵ１側も第１の実施の形態のサブ
ＣＰＵ２と同様な転送・格納処理を実施することで、オ
ンラインでのシステム変更が可能になる。例えば、第１
の実施の形態で例に挙げたメインＣＰＵ１とサブＣＰＵ
２によるマルチＣＰＵ構成のモーションモジュールを、
バスインターフェースと２ポートＲＡＭ等の通信手段を
介して、シーケンス制御を行う上位のＣＰＵモジュール
により制御する構成等にも適用可能であり、メインＣＰ
ＵおよびサブＣＰＵ側ではプログラムが変更になって
も、ＲＯＭ交換の必要が無くＣＰＵモジュール側から転
送制御することによって高効率なシステム構築が可能に
なる。また、ここに挙げた例に限らず、ＰＣ（プログラ
マブル・コントローラ）間通信ネットワーク、ＰＣ下位
通信ネットワークの例や、その他、ＬＡＮ関連等の装置
のマルチＣＰＵシステムにも適用可能である。
を参照して説明する。図３は本発明の第２の実施の形態
に係るメモリシステム構成図である。図３に示す第２の
実施の形態は、図１に示したメインＣＰＵ１とサブＣＰ
Ｕ２によるマルチＣＰＵシステムを、より上位のＣＰＵ
１０より転送・起動制御するものである。上位ＣＰＵ１
０のメモリマツプは、ＲＡＭ１１と、メインＣＰＵ１と
サブＣＰＵ２の起動プログラム及びシステムプログラム
を保有するフラッシュメモリ（システムメモリ）１３
と、オンライン通信手段１２で構成され、メインＣＰＵ
１の通信手段１４との間でオンライン通信が可能になっ
ている。その他のメインＣＰＵ１とサブＣＰＵ２間の構
成は第１の実施の形態と同じである。つぎに動作につい
て説明する。先ず、上位ＣＰＵ１０は通信手段１２と、
メインＣＰＵ１の通信手段１４を介して、メインＣＰＵ
１とサブＣＰＵ２の起動プログラムをフラッシュメモリ
４に格納し、メインＣＰＵ１を起動させる。同時に、メ
インＣＰＵ１を介して第１の実施の形態と同様な手続き
により、２ポートＲＡＭ３へサブＣＰＵ２の起動プログ
ラムを格納して、サブＣＰＵ２を２ポートＲＡＭ３より
起動する。上位ＣＰＵ１０は通信手段１２、１４を介し
てメインＣＰＵ１のフラッシュメモリ４に、メインＣＰ
Ｕ１とサブＣＰＵ２のシステムプログラムを格納してシ
ステム処理を開始する。このように、第２の実施の形態
によれば、メインＣＰＵ１側も第１の実施の形態のサブ
ＣＰＵ２と同様な転送・格納処理を実施することで、オ
ンラインでのシステム変更が可能になる。例えば、第１
の実施の形態で例に挙げたメインＣＰＵ１とサブＣＰＵ
２によるマルチＣＰＵ構成のモーションモジュールを、
バスインターフェースと２ポートＲＡＭ等の通信手段を
介して、シーケンス制御を行う上位のＣＰＵモジュール
により制御する構成等にも適用可能であり、メインＣＰ
ＵおよびサブＣＰＵ側ではプログラムが変更になって
も、ＲＯＭ交換の必要が無くＣＰＵモジュール側から転
送制御することによって高効率なシステム構築が可能に
なる。また、ここに挙げた例に限らず、ＰＣ（プログラ
マブル・コントローラ）間通信ネットワーク、ＰＣ下位
通信ネットワークの例や、その他、ＬＡＮ関連等の装置
のマルチＣＰＵシステムにも適用可能である。
【０００７】
【発明の効果】以上説明したように、本発明によれば、
サブＣＰＵのプログラムメモリをＲＡＭとし、起動領域
を２ポートＲＡＭとしてメインＣＰＵよりサブＣＰＵに
対し、任意な時期に任意のプログラムを格納し実行させ
ることにより、また、通信手段を介して上位ＣＰＵより
メインＣＰＵに対し任意の時期に任意のプログラムを格
納し実行させることにより、オンラインで任意のシステ
ムへの変更が可能なシステムを構築できるので、基本部
のメモリ容量が削減可能となり安価で、高速・高効率な
システムを実現できる効果がある。
サブＣＰＵのプログラムメモリをＲＡＭとし、起動領域
を２ポートＲＡＭとしてメインＣＰＵよりサブＣＰＵに
対し、任意な時期に任意のプログラムを格納し実行させ
ることにより、また、通信手段を介して上位ＣＰＵより
メインＣＰＵに対し任意の時期に任意のプログラムを格
納し実行させることにより、オンラインで任意のシステ
ムへの変更が可能なシステムを構築できるので、基本部
のメモリ容量が削減可能となり安価で、高速・高効率な
システムを実現できる効果がある。
【図１】本発明の第１の実施の形態に係るマルチＣＰＵ
システムのメモリシステム構成図である。
システムのメモリシステム構成図である。
【図２】図１に示すマルチＣＰＵシステムのブロック図
である。
である。
【図３】本発明の第２の実施の形態に係るメモリシステ
ム構成図である。
ム構成図である。
【図４】従来のマルチＣＰＵシステムの構成図である。
１ メインＣＰＵ ２ サブＣＰＵ ３ ２ポートＲＡＭ ４、１３ フラツシュメモリ ５ Ｉ／Ｏ ６、７ 高速ＲＡＭ ８ 起動プログラム １０ 上位ＣＰＵ １１ ＲＡＭ １２、１４ 通信手段
Claims (6)
- 【請求項１】 メインＣＰＵと、メモリを全てＲＡＭと
しかつ起動メモリを２ポートＲＡＭで構成したサブＣＰ
Ｕと、を含むマルチＣＰＵ構成によるＮＣ装置におい
て、 前記メインＣＰＵを起動させた後、前記メインＣＰＵが
前記サブＣＰＵをリセット状態のまま前記サブＣＰＵの
起動プログラムを前記２ポートＲＡＭへ格納し、その後
前記メインＣＰＵより前記サブＣＰＵをリセット解除
し、前記サブＣＰＵが前記２ポートＲＡＭからの前記起
動プログラムにより起動し、前記メインＣＰＵより任意
のプログラムを受信することを特徴とするサブＣＰＵへ
のプログラムダウンロード方法。 - 【請求項２】 前記ＲＡＭの内容が任意の時期に任意の
内容にメインＣＰＵにより書き替え可能であることを特
徴とする請求項１記載のサブＣＰＵへのプログラムダウ
ンロード方法。 - 【請求項３】 前記サブＣＰＵは前記２ポートＲＡＭよ
り起動後、前記メインＣＰＵとの通信プログラムを前記
ＲＡＭへ移動させメインＣＰＵとの通信待機モードとす
ることを特徴とする請求項１又は２記載のサブＣＰＵへ
のプログラムダウンロード方法。 - 【請求項４】 請求項１〜３のいずれか１項記載のサブ
ＣＰＵへのプログラムダウンロード方法において、 さらに上位ＣＰＵを備え、前記上位ＣＰＵより前記メイ
ンＣＰＵおよび前記サブＣＰＵの起動プログラムおよび
システムプログラムを通信手段を介して前記メインＣＰ
Ｕのシステムメモリに書き替えることを特徴とするサブ
ＣＰＵへのプログラムダウンロード方法。 - 【請求項５】 メインＣＰＵとサブＣＰＵとを含むマル
チＣＰＵ構成によるＮＣ装置において、 前記サブＣＰＵ側のメモリを全てＲＡＭとしかつ起動メ
モリを２ポートＲＡＭで構成する記憶手段と、前記メイ
ンＣＰＵから前記サブＣＰＵの起動プログラムを前記２
ポートＲＡＭへ書き込む書き込み手段と、を備えたこと
を特徴とするサブＣＰＵへのプログラムダウンロード可
能なＮＣ装置。 - 【請求項６】 請求項５記載のＮＣ装置において、 さらに上位ＣＰＵを備え、前記上位ＣＰＵより前記メイ
ンＣＰＵおよび前記サブＣＰＵの起動プログラムおよび
システムプログラムを伝送する通信手段と、前記通信手
段を介して前記起動プログラムおよびシステムプログラ
ムにより前記メインＣＰＵのシステムメモリを書替える
プログラムロード手段とを有して成ることを特徴とする
プログラムダウンロード可能なＮＣ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182561A JP2000020492A (ja) | 1998-06-29 | 1998-06-29 | サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10182561A JP2000020492A (ja) | 1998-06-29 | 1998-06-29 | サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020492A true JP2000020492A (ja) | 2000-01-21 |
Family
ID=16120433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10182561A Pending JP2000020492A (ja) | 1998-06-29 | 1998-06-29 | サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000020492A (ja) |
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-
1998
- 1998-06-29 JP JP10182561A patent/JP2000020492A/ja active Pending
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