JP2006323432A5 - - Google Patents

Claims (5)

1. 各々プロセッサと主記憶を備えた複数のノードがノード間リンクで互いに接続され、当該各ノードに設けられたプロセッサが他のノードに設けられた主記憶を共有し合う主記憶共有型マルチプロセッサシステムにおいて、
   前記ノードは、前記プロセッサに備えられたキャッシュメモリと、
   前記プロセッサおよび主記憶とに接続されたチップセットとを有し、
   当該チップセットが、
   前記プロセッサで発生するデータ読み出しアクセスとデータ書き戻しアクセスを受信し、該受信したデータ読み出しアクセスへのデータ書き戻しアクセスの追い越しが発生したかどうかを検出するノード間リンク制御ユニットと、
   当該ノード間リンク制御ユニットにより検出された追い越しを受信し、当該受信に基づき、前記データ読み出しアクセスの要求元に対するデータ読み直しのコヒーレンス応答を発生するコヒーレンシ制御ユニットとを備え、
   前記ノード間リンク制御ユニットが、前記データ書き戻しアクセスの完了を前記複数のノードにブロードキャストすることにより、前記複数のノードが前記コヒーレンス応答を行うことを特徴とする主記憶共有型マルチプロセッサシステム。
2. 請求項１記載の主記憶共有型マルチプロセッサシステムにおいて、
   前記ノード間リンクはクロスバスイッチであり、
   当該クロスバスイッチは、
   前記各ノードから受信したデータ読み出しアクセスを順序付けする回路と、
   前記各ノードから受信したデータ書き戻し完了通知を順序付けする回路と、
   当該順序付けされたデータ読み出しアクセスを全ノードへブロードキャスト転送する回路と、
   前記順序付けされたデータ書き戻し完了通知を前記各ノードへブロードキャスト転送する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。
3. 請求項１記載の主記憶共有型マルチプロセッサシステムにおいて、
   前記ノード間リンクはバスであり、
   前記チップセットは、
   当該バスのアイドル状態を検知してデータ読み出しアクセスをバスへ送信する回路と、
   前記バスのアイドル状態を検知してデータ書き戻し完了通知をバスへ送信する回路と、
   前記バスのビジー状態を検知してデータ読み出しアクセスをバスから受信する回路と、
   前記バスのビジー状態を検知してデータ書き戻し完了通知をバスから受信する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。
4. キャッシュメモリを備える１個以上のプロセッサと1個以上の主記憶とチップセットを備える複数のノードがデータを共有する主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法であって、
   システム上に同一の主記憶アドレスに対するデータ読み出しアクセスとデータ書き戻しアクセスが発行され、対象とする主記憶へ前記データ読み出しアクセスが送信され書き戻し前のデータが読み出された後、対象とする主記憶へ前記データ書き戻しアクセスが送信されるとき、
   前記データ書き戻しアクセスの完了後に前記データ読み出しアクセスに対するプロセッサが備えるキャッシュメモリのデータキャッシュ状態が確認されるノードが存在する場合に、
   前記データ書き戻しアクセスの完了を全ノードで同期して観測し、前記データ読み出しアクセスが前記データ書き戻しアクセスの完了に追い越されたノードが前記データ読み出しアクセスを発行したノードへデータの読み直しを促すコヒーレンシ応答を送信する動作を実行し、
   前記データ読み出しアクセスを発行したノードが前記コヒーレンシ応答を受信し、プロセッサへリトライを要求することなく、前記書き戻し前のデータを破棄して対象とする主記憶へデータ読み直しアクセスを発行することで、対象とする主記憶から書き戻しデータを読み直す動作を実行することを特徴とする主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法。
5. ノード間リンクで互いに接続された複数のノードがデータを共有する主記憶共有型マル
   チプロセッサシステムであって、
   前記ノードが、キャッシュメモリを備える1個以上のプロセッサと主記憶とチップセットと、前記プロセッサと前記チップセットを接続するフロントサイドバスと、前記主記憶と前記チップセットを接続する主記憶バスを備え、
   前記チップセットが、
   フロントサイドバス制御ユニットとコヒーレンシ制御ユニットと主記憶バス制御ユニットとノード間リンク制御ユニットと、前記フロントサイドバスに接続されたプロセッサが備えるキャッシュモリのデータキャッシュ状態を保持するキャッシュタグを備え、
   前記フロントサイドバス制御ユニットが、
   前記フロントサイドバスを介してプロセッサから受信したデータ読み出しアクセスとデータ書き戻しアクセスとキャッシュスヌープ応答を前記コヒーレンシ制御ユニットに送信する回路と、前記コヒーレンシ制御ユニットから受信したキャッシュスヌープアクセスをプロセッサへ前記フロントサイドバスを介して送信する回路と、前記コヒーレンシ制御ユニットから受信したデータリプライ通知にしたがい前記ノード間リンク制御ユニットから受信した読み出しデータをプロセッサへ前記フロントサイドバスを介して送信する回路を備え、
   前記主記憶バス制御ユニットが、
   前記ノード間リンク制御ユニットから受信したデータ読み出しアクセスとデータ書き戻しアクセスを主記憶へ前記主記憶バスを介して送信する回路と、
   前記データ書き戻しアクセスの主記憶への送信に合わせてデータ書き戻し完了通知を前記ノード間リンク制御ユニットへ送信する回路と、
   前記主記憶バスを介して主記憶から受信した読み出しデータを前記ノード間リンク制御ユニットへ送信する回路を備え、
   前記ノード間リンク制御ユニットが、
   前記コヒーレンシ制御ユニットから受信したデータ読み出しアクセスと前記主記憶バス制御ユニットから受信したデータ書き戻し完了通知を全ノードへ前記ノード間リンクを介してブロードキャスト送信する回路と、
   前記コヒーレンシ制御ユニットから受信したデータ書き戻しアクセスとデータ読み直しアクセスと前記主記憶バス制御ユニットから受信した読み出しデータを対象アドレスのデータを格納する主記憶を備えるノードへ前記ノード間リンクを介して送信する回路と、前記コヒーレンシ制御ユニットから受信したコヒーレンシ応答をデータ読み出しアクセスを送信したコヒーレンシ制御ユニットを備えるノードへ前記ノード間リンクを介して送信する回路と、
   前記ノード間リンクを介して全ノードから受信したデータ読み出しアクセスを全ノードで同期して選択し順序付けする回路と、
   前記ノード間リンクを介して全ノードから受信したデータ書き込み完了通知を全ノードで同期して選択し順序付けする回路と、
   前記順序付けされたデータ読み出しアクセスの対象アドレスと前記順序付けされたデータ書き込み完了通知の対象アドレスを比較してデータ読み出しアクセスに比較結果を付加する回路と、
   前記比較結果の付加されたデータ読み出しアクセスを前記コヒーレンシ制御ユニットと前記主記憶バス制御ユニットへ送信する回路と、
   前記順序付けされたデータ書き込み完了通知を前記コヒーレンシ制御ユニットへ送信する回路と、
   前記ノード間リンクを介して全ノードから受信した読み出しデータを前記フロントサイドバス制御ユニットへ送信する回路と、
   前記ノード間リンクを介して全ノードから受信したデータ書き戻しアクセスとデータ読み直しアクセスを前記主記憶バス制御ユニットへ送信する回路と、
   前記ノード間リンクを介して全ノードから受信したコヒーレンシ応答を前記コヒーレンシ制御ユニットへ送信する回路を備え、
   前記コヒーレンシ制御ユニットが、
   前記フロントサイドバス制御ユニットから受信したデータ読み出しアクセスと書き戻しアクセスを前記ノード間リンク制御ユニットに送信する回路と、
   前記ノード間リンク制御ユニットから受信した前記比較結果の付加されたデータ読み出しアクセスの対象アドレスから前記キャッシュタグを参照して前記フロントサイドバスに接続されたプロセッサのデータキャッシュ状態を判定する回路と、
   前記データキャッシュ状態の判定にしたがいキャッシュスヌープアクセスを前記フロントサイドバス制御ユニットへ送信する回路と、
   前記データキャッシュ状態と前記フロントサイドバス制御ユニットから受信したキャッシュスヌープ応答を合わせてコヒーレンシ応答を生成し前記ノード間リンク制御ユニットへ送信する回路と、
   前記ノード間リンク制御ユニットから受信したコヒーレンシ応答にしたがいデータリプライ通知を生成して前記フロントバス制御ユニットへ送信しデータ読み直しアクセスを生成して前記ノード間リンク制御ユニットへ送信する回路と、前記ノード間リンク制御ユニットから受信したデータ書き戻し完了通知にしたがい送信したデータ書き戻しを完了する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。