JPH04190438A - ディジタル処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル処理システムに関し、例えば、キ
ャッシュメモリを備えるコンピュータに利用して特に有
効な技術に関するものである。

〔従来の技術〕

コンピュータ等のディジタル処理システムにおいては、
その高速性を損なうことなく記憶容量を拡大する一つの
手段として、記憶装置の階層化が行われる。そして、こ
の記憶階層構造の頂点に、例えば高速アクセス可能なバ
イポーラＲＡＭ　（ランダムアクセスメモ１月等からな
る比較的小容量のキャッシュメモリが設けられる。

記憶階層構造ならびにキャッシュメモリについては、例
えば、１９８５年１月３０日、株式会社オーム社発行の
「新版情報処理ハンドブックｊ第８１１頁〜第８１３頁
に記載されている。

〔発明が解決しようとする課題〕

キャッシュメモリを備える従来のコンピュータ等では、
比較的使用頻度の高いプログラムやデータ等が例えばブ
ロック単位でキャッシュメモリに取り込まれ、読み出し
要求のあった命令等がキャッシュメモリに格納されてい
ないいわゆるミスヒント時において、その内容更新が行
われる。このため、プログラム内にジャンプ命令やコー
ル命令等のような分岐命令が頻繁に折り込まれた場合、
キャッシュメモリのミスヒントする確率が大きくなり、
これによってコンビエータ等の処理能力が低下してしま
うという問題が生じる。

この発明の目的は、分岐命令等の実行時におけるキャッ
シュメモリのミスヒツトを防止することにある。

この発明の他の目的は、キャッシュメモリのヒツト率を
高め、キャッシュメモリ含むコンピュータ等の処理能力
を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、キャッシュメモリを備えるコンピュータ等に
、実行中の命令より数アドレス先行する命令をモニタし
、ジャンプ命令やコール命令等の分岐命令を判読して次
に実行されるべき命令のアドレスを識別し、あるいはプ
ログラム中に挿入されたキャッシュ更新命令を識別して
、キャッシュコントローラに対してキャッシュメモリの
内容更新を指示する補助処理装置を設ける。

〔作　用〕

上記手段によれば、中央処理装置による分岐命令の実行
に先立って、分岐先の命令等を取り込むべくキャッシュ
メモリの内容更新を行うことができるため、分岐命令等
の実行にともなうキャッシュメモリのミスヒントを防止
することができる。

その結果、キャッシュメモリのヒント率を高め、キャッ
シュメモリを含むコンピュータ等の処理能力を高めるこ
とができる。

〔実施例１〕 第１図には、この発明が適用されたコンピュータの第１
の実施例のブロック図が示されている。

また、第２図には、第１図のコンピュータの第１の実施
例の動作タイムチャートが示され、第３図には、その第
２の実施例の動作タイムチャートが示されている。これ
らの図をもとに、この実施例のコンピュータの構成と動
作の概要ならびにその特徴について説明する。

第１図において、コンビエータは、特に制限されないが
、中央処理装置ＣＰＵ及び補助処理装置ＳＰＵを備え、
さらに、特に制限されないが、２組のアドレスバスＡＢ
Ｉ及びＡＢ２ならびにデータバスＤＢＩ及びＤＢ２を介
して上記中央処理袋ｆｌｌｃＰＵ又は補助処理装置ＳＰ
Ｕに結合されるキャッシュメモリＣＭ及びキャッシュコ
ントローラＣＭＣを備える。キャッシュコントローラＣ
ＭＣは、アドレスバスＬＡＢ及びＰＡＢならびにデータ
バスＤＢを介してＤＭＡコントローラＤＭＡ　Ｃ及びメ
モリ管理ユニ７トＭＭＵに結合され、さらに主記憶袋ｆ
ＭＭに結合される。

ここで、中央処理袋ＷＣＰＵは、一連の命令群つまりは
プログラムに従って所定の論理演算処理を実行し、また
コンピュータを構成する各部の動作をｉ＃Ｊ？Ｍ・統轄
する。これらのプログラムは、主記憶袋ｆＭＭに格納さ
れ、必要に応じてキャッシュメモリＣＭにブロック単位
で読み出される。中央処理装置ＣＰＵにより実行される
命令のアドレスは、その内部に設けられる図示されない
プログラムカウンタによって指定される。中央処理装置
ＣＰＵは、このプログラムカウンタにより指定される命
令のアドレスをアドレスバスＡＢＩを介してキャッシュ
メモリＣＭ及びキャッシュコントローラＣＭＣに出力す
ることで、命令の読み出しを開始する。その結果、所望
する命令がキャッシュメモリＣＭ内にあった場合には、
データバスＤＢ１を介してその命令を取り込むが、所望
する命令がキャッシュメモリＣＭ内になかった場合には
、キャッシュコントローラＣＭＣによって主記憶袋ｆＭ
Ｍから読み出されるのを待つ。

補助処理袋ｚｓｐｕは、アドレスバスＡ８２及びデータ
バスＤＢ２を介して、上記キャッシュメモリＣＭ及びキ
ャッシュコントローラＣＭＣをアクセスする。そして、
特に制限されないが、中央処理装置ｃｐｕと並行してし
かも中央処理装置ＣＰＵで実行中の命令より４アドレス
先行する命令を取り込み、プログラムの流れをモニタす
る。この実施例において、補助処理装置ＳＰＵは、特に
制限されないが、ジャンプ命令やコール命令等のいわゆ
る分岐命令を判読し、次に実行すべき命令のアドレスを
識別する機能を持つ、補助処理装置ＳＰＵは、これらの
アドレスを保持するプログラムカウンタを備え、その内
容は、特に制限されないが、アドレスプリセント信号Ａ
ＰＳがハイレベルとされることにより、中央処理装置Ｃ
ＰＵのプログラムカウンタの針数値より４アドレス先行
するアドレスにプリセントされる。

次に、キャッシュメモリＣＭは、特に制限されないが、
高速アクセス可能なバイポーラＲＡＭからなる比較的小
容量の記憶装置であり、合計三つのアクセスポートを備
える。このうち、第１のアクセスポートは、アドレスバ
スＡＢＩ及びデータバスＤＢＩを介して中央処理装置Ｃ
ＰＵに結合され、キャッシュコントローラＣＭＣからハ
イレベルのポートイネーブル信号Ｐ１が供給されること
で選択的に読み出し動作を実行する。同様に、第２のア
クセスポートは、アドレスバスＡＢ２及びデータバスＤ
Ｂ２を介して補助処理装置５Ｐ（Ｊに結合され、キャッ
シュコントローラＣＭＣからハイレベルのポートイネー
ブル信号Ｐ２が供給されることで選択的に読み出し動作
を実行する。

一方、キャッシュメモリＣＭの第３のアクセスホードは
、特に制限されないが、アドレスバスＬＡＢ及びＰＡＢ
とデータバスＤＢを介して、ＤＭＡコントローラＤＭＡ
Ｃ及び主記憶装置ＭＭに結合される。キャッシュメモリ
ＣＭのアドレス空間は、特に制限されないが、例えば２
５６バイトを単位として複数のプロ７りに分割され、そ
の記憶内容の更新はこれらのプロ７りを単位として行わ
れる。上記第３のアクセスポートは、このようなキャッ
シュメモリＣＭ及び主記憶袋ｆＭＭ間におけるブロック
転送に供される。キャッシュメモリＣＭの各ブロックに
対する記憶内容の割り当てならびに主記憶装置ＭＭとの
転送処理は、キャッシュコントローラＣＭＣによって制
御される。

キャッシュコントローラＣＭＣは、特に制限されないが
、キャッシュメモリＣＭの各アクセスポートに対応して
設けられる二つのアクセスポートを備える。このうち、
一方のアクセスポートは、上記アドレスバスＡＢＩ及び
データバスＤＢ１＋介して中央処理装置ｃｐｕに結合さ
れ、他方のアクセスポートは、アドレスバスＡＢ２及び
データバスＤＢ２を介して補助処理装置ｓｐｕに結合さ
れる。この実施例において、キャッシュコントローラＣ
ＭＣは、特に制限されないが、さらにアドレスバスＬＡ
Ｂ及びデータバスＤＢに結合される＠３のアクセスポー
トを備える。このアクセスボートは、主記憶装置ＭＭを
アクセスするためのポートであり、アドレスバスＬＡＢ
はいわゆる論理アドレスバスである。このため、アドレ
スバスＬＡＢは、メモリ管理ユニットＭＭＵを介してい
わゆる物理アドレスバスＰＡＢに結合され、さらに主記
憶装置ＭＭに結合される。

キャッシュコントローラＣＭ　Ｃは、特に制限されない
が、キャッシュメモリＣＭの各ブロックの使用状態を管
理するためのタグメモリＴＭを備える。タグメモリＴＭ
は、特に制限されないが、いわゆる連想メモリよって構
成され、中央処理装置ＣＰＵ又は補助処理装置ＳＰＵか
ら供給されるアドレスの所定のピントをタグとして、指
定されるアドレスの内容がキャッシュメモリＣＭのいず
れかのブロックに格納されているかどうかを判定する。

その結果、キャッシュメモリＣＭがヒツトして指定され
るアドレスの内容がいずれかのブロックに格納されてい
る場合、キャッシュコントローラＣＭＣは対応する上記
ボートイネーブル信号Ｐｌ又はＰ２をハイレベルとする
。また、キャッシュメモリＣＭがミスヒツトとして指定
されるアドレスの内容がいずれのブロックにも格納され
ていない場合、キャッシュコントローラＣＭＣはそのア
ドレスの内容を主記憶袋ｆｉＭＭから読み出し、中央処
理装置ＣＰＵ又は補助処理装置ＳＰＵに伝達する。前述
のように、キャッシュメモリＣＭ及び主記憶装置ＭＭ間
の転送はブロック単位で行われる。このため、対応する
ブロックの残りのプログラム又はデータ等の転送は、Ｄ
ＭＡコントローラＤＭＡＣの制御により、キャッシュコ
ントローラＣＭＣを介することなく行われる。

ＤＭＡコントローラＤＭＡＣは、特に制限されないが、
キャッシュコントローラＣＭＣからハイレベルのＤＭＡ
起動信号ＤＳが供給されることによって選択的に起動さ
れる。このとき、ＤＭＡコントローラＤＭＡＣには、特
に制限されないが、転送すべきブロックのキャッシュメ
モリＣＭならびに主記憶装置ＭＭにおける先頭アドレス
とハイド数等があわせて供給される。ＤＭＡコントロー
ラＤＭＡＣは、主記憶装置ＭＭの指定されたブロックに
格納されるプログラム及びデータ等をバイト単位で読み
出し、キャッシュコントローラＣＭＣを介することなく
キャッシュメモリＣＭに転送する。ＤＭＡコントローラ
ＤＭＡＣは、特に制限されないが、キャッシュメモリＣ
Ｍに格納されたデータ等を主記憶装置ＭＭの指定された
ブロックに転送する機能をあわせ持つ。

メモリ管理ユニットＭＭＵは、特に制限されないが、ア
ドレス変換バッファＴＬＢを備え、キャッシュコントロ
ーラＣＭ（、又はＤＭＡコントローラＤＭＡｃからアド
レスバスＬ’ＡＢを介して供給されるいわゆる論理アド
レスを、主記憶装置ＭＭの物理的なアドレスに対応した
いわゆる物理アドレスに変換し、アドレスバスＰＡＢを
介して主記憶装置ＭＭに伝達する。

主記憶袋ｆＭＭは、特に制限されないが、比較的低速な
がら極めて大容量のＭＯＳメモリ等によって構成され、
コンピュータの処理に必要な大部分のプログラム及びデ
ータ等を格納する。主記憶装置ＭＭのアドレス空間は、
キャッシュメモリＣＭに対応してブロック分割され、こ
のブロックを単位としてＤＭＡコントローラＤＭＡＣに
よる記憶内容の転送が行われる。

次に、第２図の動作タイムチャートを例に、この実施例
のコンピュータの補助処理装置ＳＰＵの役割を詳細に説
明する。なお、第２図において、アドレスバスＡＢＩ及
びＡＢ２ならびにＬＡＢを介して伝達されるアドレスは
、特に制限されないが、２バイト構成とされ、これらの
バイトが同一サイクル内にコード表示される。また、命
令は複数バイトの語長を持つものとされ、データバスＤ
Ｂ１及びＤＢ２を介してバイトごとに分割して伝達され
る。これらの命令は、まずその命令コードが例えばジャ
ンプ命令“Ｊ”又は条件付きジャンブ命令“ＣＪ”等の
ようにコード表示され、その後に例えばジャンプ先のア
ドレスを示す“９“及び“０”等が表示される０分岐を
伴わない通常の命令については、その命令コード及びア
ドレスがともに“Ｎ”によって表される。

第２図において、コンピュータは、特に制限されないが
、システムクロック信号ＳＣに同期してその動作を進行
する。

所定のプログラムの処理を開始した中央処理袋ｆＣＰＵ
は、まずアドレスバスＡＢＩに最初の命令が格納される
アドレス“００゛を出力するとともに、アドレスプリセ
ント信号ＡＰＳをハイレベルとする。補助処理装置ＳＰ
Ｕは、上記アドレスプリセット信号ＡＰＳのハイレベル
を受けてそのプログラムカウンタを４アドレス先行する
値にブリセフノドし、アドレスバスＡＢ２にアドレス″
０４”を出力する。これらのアドレス“００”及び“０
４”に関する命令は、予めキャッシュメモリＣＭに転送
され、保持される。

キャッシュコントローラＣＭＣは、アドレスバスＡＢＩ
及びＡＢ２を介して伝達されるアドレス”００”及び“
０４”の一部をタグとして、タグメモリＴＭの連想読み
出しを開始する。そして、これらのアドレスに関する命
令がキャッシュメモリＣＭに格納済みであることを識別
し、ポートイネーブル信号Ｐｌ及びＰ２をハイレベルと
する。

その結果、キャッシュメモリＣＭの二つのアクセスポー
トにおいて読み出し動作が開始され、その読み出しデー
タ“Ｎ゛がデータバスＤＢ１及びＤＢ２を介して中央処
理装置ＣＰＵ及び補助処理装置ＳＰＵに出力される。

中央処理装置ＣＰＵは、キャッシュメモリＣＭから読み
出された命令が分岐を伴わない通常の命令であることか
ら、この命令に関する演算処理等をその内部で実行する
とともに、プログラムカウンタをカウントアンプさせ、
アドレス“Ｏｌ”をアドレスバスＡＢＩに出力する。そ
して、補助処理装置ＳＰＵに供給されるアドレスプリセ
ント信号ＡＰＳをロウレベルとする。

補助処理装置ＳＰＵは、アドレスプリセット信号ＡＰＳ
がロウレベルとされ、キャッシュメモリＣＭから読み出
された命令が分岐を伴わないＪ常の命令であることから
、そのプログラムカウンタをカウントアンプし、アドレ
ス“０５”をアドレスバスＡＢ２に出力する。

これにより、アドレス“Ｏ１″及び“０５”に関する命
令の読み出し動作が再開され、キャッシュメモリＣＭの
読み出しデータ“Ｎ″がデータバスＤＢＩ及びＤＢ２を
介して中央処理装置ＣＰＵ及び補助処理装置ＳＰＵに出
力される。

以下、次のアドレス“０２”及び“０６″まで同様な処
理が繰り返され、アドレス“０３”及び０７″に関する
命令の読み出しにおいて、ジャンプ命令′Ｊ”がデータ
バスＤＢ２を介して補助処理袋ｆ＆ｓＰＵに出力される
。

補助処理装置ＳＰＵは、ジャンプ命令“Ｊｏを識別し、
この命令が３バイト長の命令であることを判定して、後
続する２バイトすなわちアドレス″０８”及び′″０９
”を読み出す。その結果、ジャンプ先のアドレス６９０
”を識別し、そのプログラムカウンタをプリセットして
、アドレス“９０”をアドレスバスＡＢ２に出力する。

この間、中央処理装置ＣＰＵは、そのプログラムカウン
タをカウントアンプし、アドレス“ｏ３”ないし“０６
”に関する命令の処理を実行する。

アドレスバスＡＢ２を介してアドレス”９０”を受けた
キャソンユコントローラＣＭＣは、ソノ一部をタグとし
てタグメモリＴＭの連想読み出しを実行するが、アドレ
ス“９ｏ”に関する命令はキャッシュメモリＣＭに格納
されていない、このため、キャッシュコントローラＣＭ
Ｃは、対応するポートイネーブル信号Ｐ２をロウレベル
にするとともに、アドレス″９ｏ″をアドレスバスＬＡ
Ｂに出力し、主記憶装置ＭＭの読み出し動作を開始する
。また、ＤＭＡコントローラＤＭＡＣにハイレベルのＤ
ＭＡ起動信号ＤＳを送り、アドレス″９０”を含むブロ
ックの残りをキャッシュメモリＣＭにブロック転送すべ
く指示する。主記憶装置ＭＭから読み出されたアドレス
″９ｏ″に関する命令は、読み出しデータ“Ｎ２として
、データハイドＤＢ２を介して補助処理装置ＳＰＵに出
力される。また、アドレス“９１”以後に関する命令は
、主記憶装置ＭＭとキャッシュメモリＣＭとの間で直接
転送される。これらのアドレスに関する命令は分岐を伴
わない通常の命令であるため、補助処理装置ＳＰＵはそ
のプログラムカウンタを順次カウントアンプさせる。

中央処理装置ＣＰＵは、その処理がアドレス“０９”に
関する命令に達した時点で、上記ジャンプ命令“Ｊ９０
゛を識別する。このため、中央処理値ｆｉｃＰＵは、そ
のプログラムカウンタの計数値を“９０”にブリセント
し、アドレスプリセット信号ＡＰＳをハイレベルとする
。ところが、このジャンプ命令はすでに補助処理装置Ｓ
ＰＵによって識別され、アドレス“９０”以後に関する
命令もすでにキャッシュメモリＣＭ内に転送済みとなっ
ている。その結果、中央処理装置ＣＰＵは、キャッシュ
メモリＣＭをミスヒントとすることなく、次の読み出し
データ“Ｎ”を得、補助処理装置ＳＰＵのプログラムカ
ウンタもプリセットされることなくカウントアツプされ
る。

つまり、この実施例のコンピュータでは、中央処理値ｆ
ｃＰＵによって実行されるべき命令が、その直前すなわ
ち４アドレス先行して補助処理装置ｓＰＵに取り込まれ
、モニタされる・そして、これらの命令の中からジャン
プ命令“Ｊ”等のような分岐を伴う命令が識別された場
合、キャッシュコントローラＣＭＣが、補助処理装置Ｓ
ＰＵによる命令読み出しが行われた段階でキャッシュメ
モリＣＭのミスヒツトを判定し、主記憶値ｆｆ１ＭＭか
ら分岐先のアドレスに関する命令ならびにこれを含むブ
ロックの読み出し動作を自律的に行う。

これにより、中央処理値ｆｃＰＵは、実行中のプログラ
ムが分岐命令を含むにもかかわらず、キャッシュメモリ
ＣＭのミスヒントに遭遇しない、その結果、キャッシュ
メモリＣＭのヒツト率が高められ、キャッシュメモリを
含むコンピュータ（７）処理能力が高められるものとな
る。

ところで、第２Ｆｆ！Ｊの動作タイムチャートでは、補
助処理装置ｓｐｕによって識別された分岐命令がいわゆ
る無条件分岐を指定するジャンプ命令“Ｊ”であったが
、各種フラグ等に従って選択的に分岐するいわゆる条件
付きジャンプ命令“ＣＪ”等の場合、分岐先のアドレス
は例えばアドレス“ＯＡ”又は“９０”のいずれがとな
り、確定できナイ。この場合、第３図に例示されるよう
に、条件付きジャンプ命令“ＣＪ９０”が識別された時
点で、補助処理装置ＳＰＵからアドレス“９ｏ”に関す
る命令の読み出しを挿入することで、キャッシュメモリ
ＣＭのミスヒントを判定させ、この命令が含まれるブロ
ックを主記憶装置ＭＭから転送させながら、アドレス″
ＯＡ″ないし”ＯＤ”に関する命令を並行して読み出せ
ばよい。

補助処理装置ＳＰＵによってアドレス“９０″に関する
命令の読み出しが指示されるとき、中央処理装置ＣＰＵ
は、第３図に示されるように、■サイクルだけその動作
を停止してもよいし、そのまま続行してもよい。

中央処理装置ＣＰＵが条件付きジャンプ命令“ＣＪ９０
”を識別しフラグ等に従って分岐を判定すると、そのプ
ログラムカウンタがアドレス“９０′にプリセットされ
るとともに、アドレスプリセット信号ＡＰＳがハイレベ
ルとされ、補助処理装置ＳＰＵのプログラムカウンタが
アドレス“９４”にプリセットされる。このとき、キャ
ッシュメモリＣＭには、アドレス″９０”以後に関する
命令がすでに転送されており、中央処理装置ｃｐＵはキ
ャッシュメモリＣＭをミスヒントとすることなく分岐後
の命令を読みａせる。

一方、中央処理装置ＣＰＵが条件付きジャンプ命令“Ｃ
Ｊ９０”を識別しフラグ等に従って分岐しないことを判
定した場合、中央処理装置ｃｐｕはアドレス“ＯＡ”以
後に関する命令の処理を続行する。このとき、アドレス
プリセット信号ＡＰＳはロウレベルのままとされるため
、補助処理装置ＳＰＵは、そのプログラムカウンタをプ
リセ。

トせず、アドレス“ＯＥ”以後に関する命令のモニタを
続行することができる。

〔実施例２〕 第４図には、この発明が通用されたコンビエ−夕の第２
の実施例のプロ、り図が示されている。

また、第５図には、第４図のコンピュータの第１の実施
例の動作タイムチャートが示され、第６図には、その第
２の実施例の動作タイムチャートが示されている。なお
、この実施例のコンピュータは、上記第１図の実施例を
基本的に踏襲するものであるため、これと異なる部分に
ついてのみ説明を追加する。

第４図において、このコンピュータは、特に制限されな
いが、２個の補助処理装置５ｐｕｉ及び５ＰｔＪ２を備
える。このうち、補助処理装置５ｐＵｌは、アドレスバ
スＡＢ２及びデータバスＤＢ２を介してキャッシュメモ
リＣＭ及びキャッシュコントローラＣＭＣに結合され、
補助処理装置５ＰＵ２は、アドレスバスＡＢ３及びデー
タバスＤＢ３を介して上記キャッシュメモリＣＭ及びキ
ャッシュコントローラＣＭＣに結合される。キャッシュ
メモリＣＭ及びキャッシュコントローラＣＭＣは、とも
に、アドレスバスＡＢＩ−ＡＢ３ならびにデータバスＤ
ＢＩ−ＤＢ３に結合される三つのアクセスポートと、ア
ドレスバスＬＡＢ及びデータバスＤＢに結合されるもう
一つのアクセスポートとを備える。補助処理装置ＳＰＵ
　ｌ及び５ＰＵ２には、特に制限されないが、中央処理
袋ｆｃＰＵからアドレスプリセット信号ＡＰＳが共通に
供給される。また、キャッシュメモリＣＭの第１ないし
第３のアクセスポートは、特に制限されないが、キャッ
シュコントローラＣＭＣから供給されるポートイネーブ
ル信号Ｐ１ないしＰ３に従って選択的に読み出し動作を
実行する。

この実施例において、補助処理装置５ＰＵＩ及び５ＰＵ
２は、ともに中央処理装置ＣＰＵで実行される直前の命
令すなわち４アドレス先行する命令をモニタする。そし
て、これらの補助処理装置によって条件付きジャンプ命
令“ＣＪ”等の分岐命令が識別されると、＠５図に示さ
れるように、例えば補助処理装置１ｓＰＵ１はそのまま
後続する命令をモニタし、補助処理装置５ＰＵ２はその
プログラムカウンタを分岐先のアドレス“９０″にブリ
セントする。これにより、キャッシュメモリＣＭの第３
のアクセスポートにおいてミスヒントが生じ、アドレス
“９０“以後に関する命令の主記憶！ｌｉ！ＷｉＭＭか
らキャッシュメモリＣＭに対する転送処理が開始される
。

一方、中央処理装置ＣＰＵでは、後続する命令が実行さ
れ、条件付きジャンプ命令“ＣＪ９０”が識別された段
階で、フラグ等による分岐の必要性が判定される。その
結果、第５図に例示されるように、アドレス“９０”へ
の分岐を判定した場合、中央処理装置ＣＰＵは、アドレ
スプリセット信号ＡＰＳをハイレベルとし、補助処理装
置５ＰＵ１及び５ＰＵ２のプログラムカウンタをアドレ
ス′９４″にブリセントする。中央処理装置ＣＰＵが分
岐をしないことを判定した場合、補助処理装置５ＰＵＩ
は、そのままアドレス“ＯＥ”以後に関する命令のモニ
タを続行する。また、補助処理装置５ＰＵ２は、アドレ
スプリセット信号ＡＰＳが所定のタイミングでハイレベ
ルとされないために、そのプログラムカウンタを中央処
理装置ＣＰＵによって指定されるアドレス″ＯＥ″にプ
リセットし、次の分岐命令に備える。

つまり、この実施例のコンピュータでは、補助処理装置
５ｐｕｔ及び５ＰＵ２によって条件付きジャンプ命令“
ＣＪ”等が識別されてから中央処理装置ＣＰＵによって
分岐の必要性が判定されるまでの間も、例えば後続する
アドレス“ＯＡ”ないし“ＯＤ”ならびに分岐先のアド
レス“９０″ないし“９３”に関する命令のモニタが間
断な〈実施される。したがって、これらの過渡的な状態
において取り込まれる命令の中に含まれる分岐命令も、
漏らすことなく識別することができる。その結果、さら
に、キャッシュメモリＣＭのヒント率をさらに高め、コ
ンピュータの処理能力を高めることができるものである
。

ところで、ｊ！５図の動作タイムチャートでは、処理開
始時点において、補助処理装置５ｐｕｉ及び５ＰＵ２に
よるアドレス１００”ないし“０３２に関する命令のモ
ニタが実施されない。しかるに、これらの命令に分岐命
令が含まれた場合、キャッシュメモリＣＭのミスヒント
が発生する。これに対処するため、第６図の動作タイム
チャートでは、処理開始時点において中央処理装置ＣＰ
Ｕの動作を一時的に停止させ、この間に補助処理値ｆｉ
ｓＰＵ１及び５ＰＵ２によってアドレス“００′ないし
“０３“に関する命令をモニタする方法を採っている。

これらのモニタ処理は、中央処理装置ＣＰＵから見ると
いわゆるダ犬−サイクルとなるが、これによる処理能力
の低下は無視できる程度にわずかなものと言える。

〔実施例３〕 第７図には、この発明が通用されたコンピュータの第３
の実施例のブロック図が示され、第８図には、その一実
施例の動作タイムチャートが示されている。なお、この
実施例のコンピュータは、上記第１図の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。

第７図において、このコンピュータは、中央処理装置Ｃ
ＰＵと、１個の補助処理装置ＳＰＵを備える。このうち
、中央処理装置ＣＰＵは、アドレスバスＡＢＩ及びデー
タバスＤＢＩを介して、キャッシュメモリＣＭ及びキャ
ッシュコントローラＣＭＣに結合される。また、補助処
理値ｚｓｐｕは、特に制限されないが、アドレスバスＡ
Ｂ２と上記データバスＤＢＩを介して、キャッシュメモ
リＣＭ及びキャッシュコントローラＣＭＣに結合される
。キャッシュコントローラＣＭＣには、さらに、補助処
理装置５ＰＣＩからキャッシュ更新信号ＣＭＲが選択的
に供給される。

この実施例において、補助処理装置ＳＰＵは、データバ
スＤＢＩを介して中央処理装置ＣＰＵに取り込まれる命
令をモニタする機能を備える。これらの命令には、第８
図に例示されるように、条件付きジャンプ命令“ＣＪ９
０”等の分岐命令に先立って、キャッシュ更新命令“Ｃ
Ｒ９０”が挿入される。このようなキャッシュ更新命令
の挿入は、特に制限されないが、関連するプログラムが
コンパイラによって機械語に翻訳される段階で自動的に
行われる。

補助処理装置ＳＰＵは、上記キャッシュ更新命令“ＣＲ
９０″を識別すると、特に制限されないが、第８図に示
されるように、キャッシュ更新信ｑｃＭＲをハイレベル
とし、アドレスバスＡＢ２を介して分岐先のアドレス“
９ｏ”をキャッシュコン）ｏ−’ｔＣＭＣに送る。キャ
ッシュコントローラＣＭＣは、キャッシュ更新信号ＣＭ
Ｒのハイレベルを受け、タグメモリＴＭをアクセスする
ことなく、アドレスバスＬＡＢにアドレス“９０”を出
力し、主記憶装置ＭＭの読み出し動作を開始する。この
とき、中央処理装置ＣＰＵは、上記キャッシュ更新命令
を無視し、後続する命令の処理を続行する。そして、条
件付きジャンプ命令“ＣＪ９０′″を識別しその分岐を
判定した段階で、そのプログラムカウンタをアドレス″
９０”にプリセフ卜するが、このアドレスに関する命令
はすでに主記憶装置ＭＭからキャッシュメモリＣＭに転
送済みであるため、キャッシュメモリＣＭのミスヒント
は生じない。

つまり、この実施例のコンピュータでは、コンパイラに
よるプログラムの翻訳時にキャッシュ更新命令か自動的
に挿入され、補助処理装置ＳＰＵは、これらのキャッシ
ュ更新命令を識別し、キャッシュコントローラＣＭＣに
対してキャッシュ更新を指示するだけでよい。このため
、上記第１及び第２の実施例と同様な効果を得つつ、コ
ンピュータのバス系統が簡素化されるとともに、キャッ
シュコントローラＣＭＣ及びキャッシュメモリＣＭのア
クセスポート数が削減される。

以上の複数の実施例に示されるように、この発明ヲキャ
ッシュメモリを備えるコンピュータ等のディジタル処理
システムに通用することで、次のような作用効果が得ら
れる。すなわち、（１）キャッシュメモリを備えるコン
ピュータ等に、実行中の命令より数アドレス先行する命
令をモニタし、ジャンプ命令やコール命令等の分岐命令
を判読して次に実行されるべき命令のアドレスを識別し
、あるいはプログラム中に挿入されたキャッシュ更新命
令を識別して、キャッシュコントローラに対してキャッ
シュメモリの内容更新を指示する補助処理装置を設ける
ことで、中央処理装置による分岐命令の実行に先立って
、分岐先の命令等を取す込むべくキャッシュメモリの内
容更新を行うことができるという効果が得られる。

（２）上記（１）項により、分岐命令等の実行にともな
うキャッシュメモリのミスヒントを防止できるという効
果が得られる。

（３）上記（１）項及び（２）項により、キャッシュメ
モリのヒント率を高め、キャッシュメモリを含むコンピ
ュータ等の処理能力を高めることができるという効果が
得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない０例えば、第１図及
び第４図ならびに第７図において、補助処理装置ＳＰＵ
ならびに５ＰＵｌ及び５ＰＵ２は、中央処理装置ＣＰＵ
又はキャッシュコントローラＣＭＣ等に含まれるものと
してもよいし、その設置数は３個以上であってもよい。

また、アドレスバスＬＡＢ及びデータバスＤＢは、アド
レスバスＡＢＩ又はＡＢ２あるいはデータバスＤＢＩ又
はＤＢ２を兼用するものであってもよい、キャッシュメ
モリＣＭ及び主記憶値ＷｉＭＭを構成する記憶装置の種
類は、この実施例による制約を受けるものではない、第
２図、＠３図、第５図、第６図ならびに第８図において
、各補助処理装置によってモニタされる命令の先行アド
レス数は任意であるし、キャッシュ更新命令が挿入され
る位置も任意である。また、補助処理装置ＳＰＵによっ
て識別される分岐命令は、コール命令やアドレス分岐を
伴うその他の命令が含まれる。さらに、各ブロック図及
び動作タイムチャートに示されるコンピュータのブロッ
ク構成やバス構成ならびにアドレス信号及び制御信号の
組み合わせ等は種々の実施形態を採りうるし、各部の呼
称もこの実施例による制約を受けない。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるコンピュータに通
用した場合について説明したが、それに限定されるもの
ではなく、例えば、キャッシュメモリ又はキャッシュコ
ントローラあるいはプロセッサとして単体で構成される
ものや同様なキャッシュメモリを備える各種のディジタ
ル処理装置にも通用できる。この発明は、少なくともキ
ャッシュメモリを備えるディジタル処理システムに広く
通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、キャッシュメモリを備えるコンピュータ等
に、実行中の命令より数アドレス先行する命令をモニタ
し、ジャンプ命令やコール命令等の分岐命令を判読して
次に実行されるべき命令のアドレスを識別し、あるいは
プログラム中に挿入されたキャッシュ更新命令を識別し
て、キャッシュコントローラに対してキャッシュメモリ
の内容更新を指示する補助処理装置を設けることで、中
央処理装置による分岐命令の実行に先立って、分岐先の
命令等を取り込むべくキヤ。

ンエメそりの内容更新を行うことができるため、分岐命
令等の実行にともなうキャッシュメモリのミスヒントを
防止することができる。その結果、キャッシュメモリの
ヒツト率を高め、キャッシュメモリを含むコンピュータ
等の処理能力を高めることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたコンピュータの第１の
実施例を示すプロ、り図、 第２図は、第１図のコンピュータの＠ｌの実施例を示す
動作タイムチャート、 ＄３図は、第１図のコンピュータの第２の実施例を示す
動作タイムチャート、 第４図は、この発明が通用されたコンピュータの第２の
実施例を示すブロック図、 第５図は、第４図のコンピュータの第１の実施例を示す
動作タイムチャート、 第６図は、第４図のコンピュータの第２の実施例を示す
動作タイムチャート、 第７図は、この発明が通用されたコンピュータの第３の
実施例を示すプロ、り図、 第８図は、！１８７図のコンピュータの一実に例を示す
動作タイムチャートである。 ＣＰＵ・・・中央処理装置、ＳＰＵ、５ＰＵＬ〜５ＰＵ
２・・・補助処理装置、ＣＭ・・・キャッシュメモリ、
ＣＭＣ・・・キャッシュコントローラ、ＴＭ・・・タグ
メモリ、ＤＭＡＣ・・・ＤＭＡコントローラ、ＭＭＵ・
・・メモリ管理ユニット、ＴＬＢ・・・アドレス変換ハ
７ファ、ＭＭ・・・主記憶装置、ＡＢＩ−ＡＢ３．ＬＡ
Ｂ、ＰＡＢ・・・アドレスバス、ＤＢＩ−ＤＢ３．ＤＢ
・・・データバス。

Claims (1)

1. 【特許請求の範囲】 １、プログラムに従って所定の動作を行う中央処理装置
   と、上記プログラム等を一時的に格納するキャッシュメ
   モリと、上記キャッシュメモリの内容を必要に応じて更
   新するキャッシュコントローラと、上記中央処理装置に
   より実行される直前の命令をモニタし実質的に上記キャ
   ッシュコントローラに対してキャッシュメモリの更新を
   指示する補助処理装置とを具備することを特徴とするデ
   ィジタル処理システム。 ２、上記補助処理装置は、分岐命令を含む所定の命令を
   判読し次に実行されるべき命令のアドレスを識別する機
   能を有するものであり、上記キャッシュコントローラは
   、上記次に実行されるべき命令が上記キャッシュメモリ
   に格納されているかどうかを判定しその結果に従って主
   記憶装置の対応する部分を上記キャッシュメモリに選択
   的に転送する機能を有するものであることを特徴とする
   特許請求の範囲第１項記載のディジタル処理システム。 ３、上記補助処理装置は、プログラムの分岐数に応じて
   複数個設けられるものであることを特徴とする特許請求
   の範囲第１項又は第２項記載のディジタル処理システム
   。 ４、上記キャッシュメモリ及びキャッシュコントローラ
   は、上記中央処理装置及び補助処理装置に対応して設け
   られる複数のアクセスポートを備えるものであることを
   特徴とする特許請求の範囲第１項、第２項又は第３項記
   載のディジタル処理システム。 ５、上記補助処理装置は、上記プログラム中に挿入され
   たキャッシュ更新命令を判読し、これをもとに上記キャ
   ッシュコントローラに対してキャッシュメモリの更新を
   指示するものであることを特徴とする特許請求の範囲第
   １項記載のディジタル処理システム。 ６、上記キャッシュ更新命令は、コンパイラによって自
   動的に挿入されるものであることを特徴とする特許請求
   の範囲第５項記載のディジタル処理システム。 ７、上記キャッシュ更新命令は、上記中央処理装置にお
   いて無視されるものであることを特徴とする特許請求の
   範囲第５項又は第６項記載のディジタル処理システム。 ８、上記ディジタル処理システムは、コンピュータであ
   ることを特徴とする特許請求の範囲第１項、第２項、第
   ３項、第４項、第５項、第６項又は第７項記載のディジ
   タル処理システム。