JPS6073760A - バツフアストレ−ジの常駐方式 - Google Patents
バツフアストレ−ジの常駐方式Info
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- JPS6073760A JPS6073760A JP58181902A JP18190283A JPS6073760A JP S6073760 A JPS6073760 A JP S6073760A JP 58181902 A JP58181902 A JP 58181902A JP 18190283 A JP18190283 A JP 18190283A JP S6073760 A JPS6073760 A JP S6073760A
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- JP
- Japan
- Prior art keywords
- address
- buffer storage
- data
- resident
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、バッファストレージの常駐方式、特にヒツト
率を向上させると共にロード時間の短縮化を図ったバッ
フ７ストレージの営為１方式％式％ 〈２） 技術の背題 読み書き速度の遅い主２ｔｍ装置のために、高速の内部
処即装置が持ち状態になるのを防ぐ目的で、バッファス
トレージと呼ばれる緩衝用の記憶部を設け、データの読
出し、書き込みをバッフアメ１ヘレージに対して高速に
行なう方法がある。一般的なバッファストレージでは、
バツファス］−レージ上のｎ個のブロックを主記憶上の
ｍ個のブロック（ｍ＞ｎである）で共有し、必要どなっ
たブロックを順次バッファストレージ上にロードし、そ
のブロックのデータを使用していた。そして、バッファ
ストレージが満杯になった後、更に新しいブロックをロ
ードする必要がある時は、通常バッファストレージ内に
既にロードされているブロックのうち一番古いものを追
出し、その後に新しいブロックを入れるというやり方が
ある。このような場合において、上記追出されたブロッ
クがあまり使用されるものではない時は問題が生じない
が、再びこのブロックを使用したい場合にはもう一度更
に次に古いブロックを追出しその後に入れる必要がある
。オペレーティングシステム（Ｏ８）等においては主記
憶の特定の部分に頻繁にアクセスが行なわれることがあ
り、前記のようなブロックの入れかえを頻繁に行なって
いるとロード時間の増大によって演算処理装置の性能低
下を来たす虞れがある。従って、バッファストレージ方
式では、バッフアメ１−レージから使用頻度の高いデー
タが追出されるのを防ぎ、ロード時間の短縮を図ること
が演算装置全体の性能向上のために必要である。
率を向上させると共にロード時間の短縮化を図ったバッ
フ７ストレージの営為１方式％式％ 〈２） 技術の背題 読み書き速度の遅い主２ｔｍ装置のために、高速の内部
処即装置が持ち状態になるのを防ぐ目的で、バッファス
トレージと呼ばれる緩衝用の記憶部を設け、データの読
出し、書き込みをバッフアメ１ヘレージに対して高速に
行なう方法がある。一般的なバッファストレージでは、
バツファス］−レージ上のｎ個のブロックを主記憶上の
ｍ個のブロック（ｍ＞ｎである）で共有し、必要どなっ
たブロックを順次バッファストレージ上にロードし、そ
のブロックのデータを使用していた。そして、バッファ
ストレージが満杯になった後、更に新しいブロックをロ
ードする必要がある時は、通常バッファストレージ内に
既にロードされているブロックのうち一番古いものを追
出し、その後に新しいブロックを入れるというやり方が
ある。このような場合において、上記追出されたブロッ
クがあまり使用されるものではない時は問題が生じない
が、再びこのブロックを使用したい場合にはもう一度更
に次に古いブロックを追出しその後に入れる必要がある
。オペレーティングシステム（Ｏ８）等においては主記
憶の特定の部分に頻繁にアクセスが行なわれることがあ
り、前記のようなブロックの入れかえを頻繁に行なって
いるとロード時間の増大によって演算処理装置の性能低
下を来たす虞れがある。従って、バッファストレージ方
式では、バッフアメ１−レージから使用頻度の高いデー
タが追出されるのを防ぎ、ロード時間の短縮を図ること
が演算装置全体の性能向上のために必要である。
（３） 従来技術の問題点
上記の如ぎ一般的なバッフアメ１〜レージ方式における
性能向上を１指して、バッファストレージに主記憶から
ロードされたブロックを常駐させる領域を設け、頻繁に
使用する主記憶のブロックに対してはバッファストレー
ジの一定の領域を１対１に割当て、その領域内に常駐さ
せる方法が考え出されている。このような常駐方法の従
来例としては例えば第１図に示すようなものがある。こ
れはｍ個のブロックを有する主記憶（メインストレージ
とも言い、同図中ＭＳで示す）と主記憶ＭＳからのバッ
ファリングが行なわれるバッファストレージＢＳ ＜ｎ
個のブロックを有する）との関係を示すものである、。
性能向上を１指して、バッファストレージに主記憶から
ロードされたブロックを常駐させる領域を設け、頻繁に
使用する主記憶のブロックに対してはバッファストレー
ジの一定の領域を１対１に割当て、その領域内に常駐さ
せる方法が考え出されている。このような常駐方法の従
来例としては例えば第１図に示すようなものがある。こ
れはｍ個のブロックを有する主記憶（メインストレージ
とも言い、同図中ＭＳで示す）と主記憶ＭＳからのバッ
ファリングが行なわれるバッファストレージＢＳ ＜ｎ
個のブロックを有する）との関係を示すものである、。
バッファストレージＢＳにはｕ個のブロックからなる特
定の領域すなわち常駐領域１が設けられており、この常
駐領域１には、主記憶ＭＳから、オペレーションシステ
ム等において使用頻度が高いｕ個のブロックを、バッフ
ァストレージＢＳの対応するブロックに入れ、その後は
追出せないようになっている。即ち第１図において、Ｂ
ｏ乃至Ｂ ｍ−１の主記憶ＭＳの中で各ブロックのうち
、斜線で示したＢ１乃至Ｂ ｌ＋１−１のブロックの使
用頻度が高い場合は、これらのブロックＢ、乃至Ｂ ＋
＋ｘ−１を矢印２で示ずＪ：うにバッファストレージＢ
Ｓの常駐領域１に呼出し、ここに常駐させる。そして、
通常のバッファリング操作時における主記憶ＭＳ中のブ
ロックの呼出しまたは追出しは、バッファストレージＢ
Ｓ中の常駐領域１を除いたｎ−Ｊｊ個の非常駐ブロック
４を使って行なわれる。
定の領域すなわち常駐領域１が設けられており、この常
駐領域１には、主記憶ＭＳから、オペレーションシステ
ム等において使用頻度が高いｕ個のブロックを、バッフ
ァストレージＢＳの対応するブロックに入れ、その後は
追出せないようになっている。即ち第１図において、Ｂ
ｏ乃至Ｂ ｍ−１の主記憶ＭＳの中で各ブロックのうち
、斜線で示したＢ１乃至Ｂ ｌ＋１−１のブロックの使
用頻度が高い場合は、これらのブロックＢ、乃至Ｂ ＋
＋ｘ−１を矢印２で示ずＪ：うにバッファストレージＢ
Ｓの常駐領域１に呼出し、ここに常駐させる。そして、
通常のバッファリング操作時における主記憶ＭＳ中のブ
ロックの呼出しまたは追出しは、バッファストレージＢ
Ｓ中の常駐領域１を除いたｎ−Ｊｊ個の非常駐ブロック
４を使って行なわれる。
しかしながら、このような従来のバッフアメ１−１ノー
ジの常駐方式にあっては、使用頻度の高いブロックのア
ドレスは実行されるプログラムの内容（例えばオンライ
ン処理の場合とか、バッチ処理の場合とかがある。）に
よって異なるのが普通であるから上記バッファストレー
ジＢＳの常駐領域に主記憶ＭＳからのブロックを固定し
てしまうと、一部のプログラムでしか有用でないという
問題が生じる。
ジの常駐方式にあっては、使用頻度の高いブロックのア
ドレスは実行されるプログラムの内容（例えばオンライ
ン処理の場合とか、バッチ処理の場合とかがある。）に
よって異なるのが普通であるから上記バッファストレー
ジＢＳの常駐領域に主記憶ＭＳからのブロックを固定し
てしまうと、一部のプログラムでしか有用でないという
問題が生じる。
（４） 発明の目的
この発明は、」：記の問題点に着目してなされたもので
、その目的は、バッファストレージの常駐方法を改善す
ることにＪこり、多種類に亘るプログラムに対してヒツ
ト率を向上させ、演算処理装置のロス時間を軽減させる
ことにより当該演算処理装置の性能を向上させることで
ある。
、その目的は、バッファストレージの常駐方法を改善す
ることにＪこり、多種類に亘るプログラムに対してヒツ
ト率を向上させ、演算処理装置のロス時間を軽減させる
ことにより当該演算処理装置の性能を向上させることで
ある。
（５） 発明の構成
この発明は、上記目的を達成するために、主記憶等の高
速バッファストレージにおいて、バッファストレージの
一部を常駐領域として主記憶等の特定領域のために固定
的に割当てる一方、常駐すべき特定領域のアドレスを示
す記憶手段を設け、前記常駐すべき特定領域をラフ１−
ウェアによってプログラムごとに変更し得ると共に、前
記記憶手段の内容をソフトウェアによって変更可能にし
たことを要旨とするものである。
速バッファストレージにおいて、バッファストレージの
一部を常駐領域として主記憶等の特定領域のために固定
的に割当てる一方、常駐すべき特定領域のアドレスを示
す記憶手段を設け、前記常駐すべき特定領域をラフ１−
ウェアによってプログラムごとに変更し得ると共に、前
記記憶手段の内容をソフトウェアによって変更可能にし
たことを要旨とするものである。
（６） 発明の実施例
第２図及び第３図は本発明の一実施例を示す図である。
このうち第２図は本発明のバッファストレージの常駐方
法の操作手順を示す図であり、第３図はこのバッファス
トレージの常駐方法を実理するのに使用される制御回路
を示す図である。この実施例においては、バッファスト
レージＢＳには斐個のブロックが常駐領域１１として指
定されている点は前記従来、例と同様であるが、この常
駐領域１１には種々のプログラムにおいてシフトウェア
により常駐すべきブロックを変更することができるよう
になっている。即ち、成るプログラムでは、主記憶ＭＳ
のｍ個のブロックのうちＢ１乃至Ｂ ＋ｎ−１のブロッ
クの使用頻度が高い場合には、これらのブロックを符号
１２で示す転送手段ににリバツファストレージＢＳの営
為１領域１１に転送する。このバッファストレージＢＳ
の常駐領域１１に転送された各ブロックＢ１乃至Ｂ ＋
＋ｉ−＋は、そのプログラムに従った演算処理中、主２
ＩＭＳとバッファストレージＢＳとの間でバッファリン
グ操作が行なわれても、このバッファストレージＢＳか
ら追出されることはない。即ちこのプログラムに従った
演算処理中においてバッファリング操作は主記憶ＭＳの
中のｍ−０−個のブロック３と、バッファストレージＢ
Ｓの中のｎ−１個の非常駐ブロック４との間で行なわれ
る。このバッファリング操作は通常、主記憶ＭＳ中の所
定のブロック区域とこれに対応するバッファストレージ
ＢＳ中の所定の非常駐ブロック区域との間で行なわれる
。例えば主記憶のブロック３をＡ、Ｂ、Ｃ。
法の操作手順を示す図であり、第３図はこのバッファス
トレージの常駐方法を実理するのに使用される制御回路
を示す図である。この実施例においては、バッファスト
レージＢＳには斐個のブロックが常駐領域１１として指
定されている点は前記従来、例と同様であるが、この常
駐領域１１には種々のプログラムにおいてシフトウェア
により常駐すべきブロックを変更することができるよう
になっている。即ち、成るプログラムでは、主記憶ＭＳ
のｍ個のブロックのうちＢ１乃至Ｂ ＋ｎ−１のブロッ
クの使用頻度が高い場合には、これらのブロックを符号
１２で示す転送手段ににリバツファストレージＢＳの営
為１領域１１に転送する。このバッファストレージＢＳ
の常駐領域１１に転送された各ブロックＢ１乃至Ｂ ＋
＋ｉ−＋は、そのプログラムに従った演算処理中、主２
ＩＭＳとバッファストレージＢＳとの間でバッファリン
グ操作が行なわれても、このバッファストレージＢＳか
ら追出されることはない。即ちこのプログラムに従った
演算処理中においてバッファリング操作は主記憶ＭＳの
中のｍ−０−個のブロック３と、バッファストレージＢ
Ｓの中のｎ−１個の非常駐ブロック４との間で行なわれ
る。このバッファリング操作は通常、主記憶ＭＳ中の所
定のブロック区域とこれに対応するバッファストレージ
ＢＳ中の所定の非常駐ブロック区域との間で行なわれる
。例えば主記憶のブロック３をＡ、Ｂ、Ｃ。
Ｄ、の各区域に分割し、またバッファストレージにおい
ても前記主記憶ＭＳの分割された区域に対応してａ、ｂ
、ｃ、ｄ、の各区域に分割する。そして、主記憶ＭＳ中
のへ区域にあるブロック例えばＢ。、８４はバッファリ
ング操作によってバッフ７ストレージの８区域の非常駐
ブロック４内へど転送される。同様にして、主記憶ＭＳ
中の８区画のブロックは、バッファストレージＢＳのｂ
区画の非常ル］ブロックに、主２４へそれぞれ転送され
る。かかる操作において、常駐領域１１へ移される１２
１ＭＳ中の特定領域ブロックのアドレス指定は、ソフト
ウェアににる命令に基づくポインターＰの操作にＪ：つ
て指定されこのポインターＰによって指定されたブロッ
クのアドレスは記憶手♂曾蓄領域アドレスレジスター１
３に記憶される。
ても前記主記憶ＭＳの分割された区域に対応してａ、ｂ
、ｃ、ｄ、の各区域に分割する。そして、主記憶ＭＳ中
のへ区域にあるブロック例えばＢ。、８４はバッファリ
ング操作によってバッフ７ストレージの８区域の非常駐
ブロック４内へど転送される。同様にして、主記憶ＭＳ
中の８区画のブロックは、バッファストレージＢＳのｂ
区画の非常ル］ブロックに、主２４へそれぞれ転送され
る。かかる操作において、常駐領域１１へ移される１２
１ＭＳ中の特定領域ブロックのアドレス指定は、ソフト
ウェアににる命令に基づくポインターＰの操作にＪ：つ
て指定されこのポインターＰによって指定されたブロッ
クのアドレスは記憶手♂曾蓄領域アドレスレジスター１
３に記憶される。
このような状態のもとにおける演算処理装置による演算
処理は第３図に示す制御回路によって制御される。この
制御回路は演算処理装置中に組込まれた演算処理部１０
からの処理命令を受【プると共に、バッフ７ストレージ
ＢＳ内の常駐領域に書込まれた特定領域ブロックのアド
レスを保持する常駐領域アドレスレジスター１３及びＭ
Ｓアドレスレジスター１４と、常態領域アドレスレジス
ター１３及びＭＳアドレスレジスター１４からのアドレ
ス信号を比較して一致または不一致の信号を発する比較
回路１５と、バッファストレージＢＳの非常駐領域に書
込まれているメモリーのアドレスと演算処理部１０から
呼出されたＭＳアドレスとを比較し、一致または不一致
信号を発するＴＡＧ回路１６と、バッファストレージＢ
Ｓの常駐領域１１に書込まれたデータを保存するＢＳＳ
常駐領域デー郡部１７、バッファストレージＢＳの非常
駐領域に書込まれたデータを保存するＢＳＳ非常駐領域
デー郡部１８、比較回路１５からの一致信号によって開
作動し、バッファストレージＢＳの常駐領域１１からの
データを取出すアンドゲート１９と、ＴＡＧ回路１６か
らの一致信号によって開作動し、バッファストレージＢ
Ｓの非常駐領域からのデータを取出すアントゲ−１−２
０と、アンドゲート１９または２０の開作動によってバ
ッフ７ストレージＢＳからリードデータＢＲを読出すオ
アゲート２１ど、比較回路１５またはＴＡＧ回路１６か
らの一致信号にＪ−ってバッファストレージＢＳ中に目
的とするＭＳアドレスが存在することを示すバッフ戸ス
トレージヒツト信号８日を発するオアゲート２２とから
なる。
処理は第３図に示す制御回路によって制御される。この
制御回路は演算処理装置中に組込まれた演算処理部１０
からの処理命令を受【プると共に、バッフ７ストレージ
ＢＳ内の常駐領域に書込まれた特定領域ブロックのアド
レスを保持する常駐領域アドレスレジスター１３及びＭ
Ｓアドレスレジスター１４と、常態領域アドレスレジス
ター１３及びＭＳアドレスレジスター１４からのアドレ
ス信号を比較して一致または不一致の信号を発する比較
回路１５と、バッファストレージＢＳの非常駐領域に書
込まれているメモリーのアドレスと演算処理部１０から
呼出されたＭＳアドレスとを比較し、一致または不一致
信号を発するＴＡＧ回路１６と、バッファストレージＢ
Ｓの常駐領域１１に書込まれたデータを保存するＢＳＳ
常駐領域デー郡部１７、バッファストレージＢＳの非常
駐領域に書込まれたデータを保存するＢＳＳ非常駐領域
デー郡部１８、比較回路１５からの一致信号によって開
作動し、バッファストレージＢＳの常駐領域１１からの
データを取出すアンドゲート１９と、ＴＡＧ回路１６か
らの一致信号によって開作動し、バッファストレージＢ
Ｓの非常駐領域からのデータを取出すアントゲ−１−２
０と、アンドゲート１９または２０の開作動によってバ
ッフ７ストレージＢＳからリードデータＢＲを読出すオ
アゲート２１ど、比較回路１５またはＴＡＧ回路１６か
らの一致信号にＪ−ってバッファストレージＢＳ中に目
的とするＭＳアドレスが存在することを示すバッフ戸ス
トレージヒツト信号８日を発するオアゲート２２とから
なる。
かかる構成において、今、演算処理部１０は第３図中Ｐ
ＲＡで示されるプログラム八に従って作動しているもの
とする。このプログラムΔにおいては上で説明したよう
に、主記憶ＭＳ中のブロックＢ１乃至Ｂ Ｉ＋１−１に
おけるデータの使用頻度が高い状態にありこのため主記
憶ＭＳのＢｉ乃至Ｂ ｌ＋Ｊｌ−１ブロツクのデータが
ソフトウェアによる命令に基づいてバッファストレージ
ＢＳの常駐領域１１内に転送され書込まれている。この
ような状態のもとにおいて、演算処理部１０から成るＭ
Ｓアドレスが呼出されると、このＭＳアドレスはＭＳア
ドレスレジスター１４に入り、更に比較回路１５及びＴ
ＡＧ回路１６において、アドレス比較が行なわれる。例
えば演算処理部１０から呼出されたＭＳアドレスが第２
図に示すＢ１ブロックに対応するアドレスである場合は
、このＢ１ブロックはバッファストレージＢＳの常駐領
域１１に書込まれているから、そのアドレスは常駐領域
アドレスレジスター１３内に保存されている。このため
比較回路１５において、アドレス一致がとられ、当該比
較回路１５がらはアドレス一致信号が発せられる一方、
ＴＡＧ回路１６からはアドレス一致信号は発せられない
。このためアンドゲート１９が開ぎＢＳ常駐領域データ
部１７からＢ、ブロックに対応するデータが取出される
。そしてこのデータはオアゲート２１を通ってバッファ
ストレージリードデータＢＲとして読出される。一方、
演算処理部１０から呼出されたＭＳアドレスが、主記ｔ
！ＭＳ中のＢ。ブロックに対応するアドレスである場合
は、このＢ。ブロックに対応ザるデータはバッファスト
レージＢＳの非常駐領域に転送され１つ書込まれている
から、ＴＡＧ回路１６においてアドレス一致信号が発せ
られる一方、比較回路１５からはアドレス一致信号は発
せられない。このため、アンドゲート２０が開作動して
、ＢＳ非常ｌ！１領域データ部１８から８゜ブロックに
対応するデータが取出され、このデータはオアゲート２
１を通ってバッファストレージリードデータＢＲどして
読出される。これらＢ１ブロック或いはＢ。ブロック何
れの場合もそれぞれのブロックに対応するデータがバッ
ファストレージＢＳ中に書込まれていたため、演算処理
部１０からの命令に基づくデータ読出しはバッファスト
レージＢＳから行なわれたことになるが、このＪ：うな
場合は、比較回路１５またはＴＡＧ回路１６からのアド
レス一致信号によってオアゲート２２からバッファスト
レージＢＳ中に目的とするＭＳアドレスが存在すること
を示すバッフアメ１〜レージヒツト信号Ｂ Ｉ−（が発
せられる。ところが、他方において、演算処理部１０か
らの呼出しアドレスが、主記憶 □ＭＳ中の８４ブロツ
クに対応するアドレスである場合は、このＢ４ブロック
はバッファストレージＢＳ中に転送書込みがなされてい
ないから、比較回路１５及びＴＡＧ回路１６の何れにお
いてもアドレス一致信号が発せられない。このためアン
ドゲート１９及び２０も開作動せずバッファストレージ
リードデータが読出されない上、オアゲート２２からの
バッフ戸ストレージヒツト信号ＢＨも発ぜられない。こ
の場合は、演算処理部１０からのアドレス呼出し命令に
基づいて主記憶ＭＳへのアドレス検索が行なわれ目的と
するＭ’Ｓアドレスが主記憶ＭＳ内で探し出されると共
にこのＭＳアドレスに対応するＢ４ブロックのデータが
バッファストレージＢＳの非常駐ブロック４に転送書込
みされ、そしてこのバッファストレージＢＳから読出し
が行なわれる。
ＲＡで示されるプログラム八に従って作動しているもの
とする。このプログラムΔにおいては上で説明したよう
に、主記憶ＭＳ中のブロックＢ１乃至Ｂ Ｉ＋１−１に
おけるデータの使用頻度が高い状態にありこのため主記
憶ＭＳのＢｉ乃至Ｂ ｌ＋Ｊｌ−１ブロツクのデータが
ソフトウェアによる命令に基づいてバッファストレージ
ＢＳの常駐領域１１内に転送され書込まれている。この
ような状態のもとにおいて、演算処理部１０から成るＭ
Ｓアドレスが呼出されると、このＭＳアドレスはＭＳア
ドレスレジスター１４に入り、更に比較回路１５及びＴ
ＡＧ回路１６において、アドレス比較が行なわれる。例
えば演算処理部１０から呼出されたＭＳアドレスが第２
図に示すＢ１ブロックに対応するアドレスである場合は
、このＢ１ブロックはバッファストレージＢＳの常駐領
域１１に書込まれているから、そのアドレスは常駐領域
アドレスレジスター１３内に保存されている。このため
比較回路１５において、アドレス一致がとられ、当該比
較回路１５がらはアドレス一致信号が発せられる一方、
ＴＡＧ回路１６からはアドレス一致信号は発せられない
。このためアンドゲート１９が開ぎＢＳ常駐領域データ
部１７からＢ、ブロックに対応するデータが取出される
。そしてこのデータはオアゲート２１を通ってバッファ
ストレージリードデータＢＲとして読出される。一方、
演算処理部１０から呼出されたＭＳアドレスが、主記ｔ
！ＭＳ中のＢ。ブロックに対応するアドレスである場合
は、このＢ。ブロックに対応ザるデータはバッファスト
レージＢＳの非常駐領域に転送され１つ書込まれている
から、ＴＡＧ回路１６においてアドレス一致信号が発せ
られる一方、比較回路１５からはアドレス一致信号は発
せられない。このため、アンドゲート２０が開作動して
、ＢＳ非常ｌ！１領域データ部１８から８゜ブロックに
対応するデータが取出され、このデータはオアゲート２
１を通ってバッファストレージリードデータＢＲどして
読出される。これらＢ１ブロック或いはＢ。ブロック何
れの場合もそれぞれのブロックに対応するデータがバッ
ファストレージＢＳ中に書込まれていたため、演算処理
部１０からの命令に基づくデータ読出しはバッファスト
レージＢＳから行なわれたことになるが、このＪ：うな
場合は、比較回路１５またはＴＡＧ回路１６からのアド
レス一致信号によってオアゲート２２からバッファスト
レージＢＳ中に目的とするＭＳアドレスが存在すること
を示すバッフアメ１〜レージヒツト信号Ｂ Ｉ−（が発
せられる。ところが、他方において、演算処理部１０か
らの呼出しアドレスが、主記憶 □ＭＳ中の８４ブロツ
クに対応するアドレスである場合は、このＢ４ブロック
はバッファストレージＢＳ中に転送書込みがなされてい
ないから、比較回路１５及びＴＡＧ回路１６の何れにお
いてもアドレス一致信号が発せられない。このためアン
ドゲート１９及び２０も開作動せずバッファストレージ
リードデータが読出されない上、オアゲート２２からの
バッフ戸ストレージヒツト信号ＢＨも発ぜられない。こ
の場合は、演算処理部１０からのアドレス呼出し命令に
基づいて主記憶ＭＳへのアドレス検索が行なわれ目的と
するＭ’Ｓアドレスが主記憶ＭＳ内で探し出されると共
にこのＭＳアドレスに対応するＢ４ブロックのデータが
バッファストレージＢＳの非常駐ブロック４に転送書込
みされ、そしてこのバッファストレージＢＳから読出し
が行なわれる。
以上はプログラム八に基づいた演算処理装置の操作中に
おける処理作動について述べたが、次に演算処理装置に
おいて、第３図中ＰＰＢで示すプログラムＢに基づく処
理操作が開始した場合について説明する。このプログラ
ムＢでは先のプログラムＡと異なり、主記憶ＭＳ中のＢ
」乃至Ｂ 、ｂｌｌ−１に対応するデータが使用頻度が
高いとする。このような場合は、ポインターＰの作動に
よって、主記憶ＭＳ中のＢ」乃至Ｂ Ｊ＋、ｉ−１ブロ
ツクのアドレスが指示され、これによってバッファスト
レージ８８の常駐領域１１には先の８１乃至Ｂｌ＋ト１
ブロックに代ってＢ」乃至Ｂ 、ｂＨブロックのデータ
が書込まれる。これによって、バッファストレージＢＳ
内における常駐データが入れ換わったことになるから、
プログラムＢによる演算処理中におけるヒツト率は先の
プログラムＡによる演算処理中におけるヒツト率と同様
極めて高い状態に保つことができる。尚このプログラム
Ｂによる演算処理操作もまた、前記プログラムＡによる
演算処理操作ど同様の手順で行なわれる。こうしてプロ
グラムがＰＲＡからＦＲＢ、ＦＲＢからＰＲＣへと次々
に変更となってもそれぞれのプログラムにおいて最も使
用頻度の高いブロックをソフトウェアによる変更操作に
よってそれぞれ独自にバツファスト１ノージＢＳの常駐
領域１１に転送書込みすることができるから如何なるプ
ログラムにおいてもバッフアズ１〜レージヒツト率を高
くすることができるのである。
おける処理作動について述べたが、次に演算処理装置に
おいて、第３図中ＰＰＢで示すプログラムＢに基づく処
理操作が開始した場合について説明する。このプログラ
ムＢでは先のプログラムＡと異なり、主記憶ＭＳ中のＢ
」乃至Ｂ 、ｂｌｌ−１に対応するデータが使用頻度が
高いとする。このような場合は、ポインターＰの作動に
よって、主記憶ＭＳ中のＢ」乃至Ｂ Ｊ＋、ｉ−１ブロ
ツクのアドレスが指示され、これによってバッファスト
レージ８８の常駐領域１１には先の８１乃至Ｂｌ＋ト１
ブロックに代ってＢ」乃至Ｂ 、ｂＨブロックのデータ
が書込まれる。これによって、バッファストレージＢＳ
内における常駐データが入れ換わったことになるから、
プログラムＢによる演算処理中におけるヒツト率は先の
プログラムＡによる演算処理中におけるヒツト率と同様
極めて高い状態に保つことができる。尚このプログラム
Ｂによる演算処理操作もまた、前記プログラムＡによる
演算処理操作ど同様の手順で行なわれる。こうしてプロ
グラムがＰＲＡからＦＲＢ、ＦＲＢからＰＲＣへと次々
に変更となってもそれぞれのプログラムにおいて最も使
用頻度の高いブロックをソフトウェアによる変更操作に
よってそれぞれ独自にバツファスト１ノージＢＳの常駐
領域１１に転送書込みすることができるから如何なるプ
ログラムにおいてもバッフアズ１〜レージヒツト率を高
くすることができるのである。
（７）発明の効果
以上ｄ）明したように、本発明によればバッファストレ
ージの一部を常駐領域として主記憶等の特定の領域に固
定的に割当てると共に常駐すべき特定領域のアドレスを
示ず記憶手段を設は旧つ常駐ずべぎ特定領域をラフ１〜
ウエアによってプログラムごとに変更し得るようにする
と共に、前記記憶手段の内容を同じくソフＩ〜ウェアに
よって変更可能にしたため、演算処理を規制するプログ
ラムがどのように変わっても、そのプログラムにおいて
最も使用頻痕の高いデータをバッフアメ１〜レージに常
駐させそして演算処理［１］にお【プるバッファストレ
ージヒツト率を向上させることができるという効果が得
られる。
ージの一部を常駐領域として主記憶等の特定の領域に固
定的に割当てると共に常駐すべき特定領域のアドレスを
示ず記憶手段を設は旧つ常駐ずべぎ特定領域をラフ１〜
ウエアによってプログラムごとに変更し得るようにする
と共に、前記記憶手段の内容を同じくソフＩ〜ウェアに
よって変更可能にしたため、演算処理を規制するプログ
ラムがどのように変わっても、そのプログラムにおいて
最も使用頻痕の高いデータをバッフアメ１〜レージに常
駐させそして演算処理［１］にお【プるバッファストレ
ージヒツト率を向上させることができるという効果が得
られる。
第１図は従来におけるバッフアメ１〜レージのに、かか
るバッファストレージの常駐方式の操作手順を示す図、
第３図は本発明のバッフアメ１〜レージの常駐方式を実
施するに際して用いられるバッファストレージからのデ
ータ読出し制御回路を示す図である。 １．１１・・・常駐領域 ２．１２・・・データ転送書込み手段 ３・・・主記憶におけるブロック ４・・・バッフ７ストレージにおける非常駐領域におけ
るブロック １３・・・常駐領域アドレスレジスター１４・・・ＭＳ
アドレスレジスター １５・・・比較回路 １６・・・Ｔ Ａ Ｇ回路１７・
・・ＢＳ常駐領域データ部 １８・・・ＢＳＳ非常駐領域デー郡 部１９２０・・・アンドゲート ２１、２２・・・オアゲート
るバッファストレージの常駐方式の操作手順を示す図、
第３図は本発明のバッフアメ１〜レージの常駐方式を実
施するに際して用いられるバッファストレージからのデ
ータ読出し制御回路を示す図である。 １．１１・・・常駐領域 ２．１２・・・データ転送書込み手段 ３・・・主記憶におけるブロック ４・・・バッフ７ストレージにおける非常駐領域におけ
るブロック １３・・・常駐領域アドレスレジスター１４・・・ＭＳ
アドレスレジスター １５・・・比較回路 １６・・・Ｔ Ａ Ｇ回路１７・
・・ＢＳ常駐領域データ部 １８・・・ＢＳＳ非常駐領域デー郡 部１９２０・・・アンドゲート ２１、２２・・・オアゲート
Claims (1)
- 主記憶等の高速バッフアズ１〜レージにおいＣ１バッフ
ァストレージの一部を常駐領域として主記憶等の特定領
域のために固定的に割当てる一方、常駐すべぎ特定領域
のアドレスを示す記憶手段を設け、前記常駐すべき特定
領域をラフ１〜ウエアによってプログラムごとに変更し
得ると共に、前記記憶手段の内容をソフトウェアにＪ：
って変更可能にしたことを特徴とするバッフアズ１ヘレ
ージの常駐方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181902A JPS6073760A (ja) | 1983-09-30 | 1983-09-30 | バツフアストレ−ジの常駐方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181902A JPS6073760A (ja) | 1983-09-30 | 1983-09-30 | バツフアストレ−ジの常駐方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073760A true JPS6073760A (ja) | 1985-04-25 |
Family
ID=16108881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181902A Pending JPS6073760A (ja) | 1983-09-30 | 1983-09-30 | バツフアストレ−ジの常駐方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106557A (ja) * | 1985-11-01 | 1987-05-18 | Alps Electric Co Ltd | デイスクキヤツシユ制御方式 |
| JPS6383156A (ja) * | 1986-09-29 | 1988-04-13 | Toray Ind Inc | ポリエステル組成物 |
| JPH01234951A (ja) * | 1988-03-15 | 1989-09-20 | Hitachi Ltd | バッファ記憶方式およびバッファ記憶制御装置 |
-
1983
- 1983-09-30 JP JP58181902A patent/JPS6073760A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106557A (ja) * | 1985-11-01 | 1987-05-18 | Alps Electric Co Ltd | デイスクキヤツシユ制御方式 |
| JPS6383156A (ja) * | 1986-09-29 | 1988-04-13 | Toray Ind Inc | ポリエステル組成物 |
| JPH01234951A (ja) * | 1988-03-15 | 1989-09-20 | Hitachi Ltd | バッファ記憶方式およびバッファ記憶制御装置 |
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