JP3506335B2 - 制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は制御対象ヘのスキャ
ン・データを同期させる処理等を行う制御方法に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】本特許
出願は、１９９１年７月８日出願され、係属中の米国特
許出願第０７／７２６，９２９号、発明の名称「シング
ル・チップ・ページ・プリンタ・コントローラ」（Ｓｉ
ｎｇｌｅ Ｃｈｉｐ Ｐａｇｅ Ｐｒｉｎｔｅｒ Ｃｏ
ｎｔｒｏｌｌｅｒ）に関連するものであり、当該米国特
許出願の番号を参照することによって当該米国特許出願
の明細書の記載内容が本明細書の一部分を構成するもの
とする。

【０００３】本発明は新規なプロセッサを有し、コンピ
ュータ・システムにかかる処理負担を最小限に抑えるこ
とができるプロセッサを有する装置及び制御方法を提供
しようとするものである。

【０００４】

【課題を解決するための手段】本発明は、少なくとも命
令を発行する第１のプロセッサと、メモリと通信する第
２のプロセッサを有し、スキャン・データ・フェツチ、
シリアル化並びに制御対象との同期化を実行する制御方
法であって、第１のプロセッサからのコマンドを受信
し、第２のプロセッサの制御と監視に関する情報を保持
するとともに、制御対象の動作モードを設定するステッ
プと、フレーム・バツファ・アドレス及びフォーマット
定数を格納するステップと、メモリ・アドレス及び制御
信号を生成するために前記フレーム・バッファ・アドレ
ス並びに前記フォーマット定数に対して算術演算を実行
するステップと、前記メモリにアクセスする前に前記メ
モリ・アドレスを一時的にラッチするステップと、前記
メモリから並列スキャン・データを受信するステップ
と、ぺージ・スキャン中にフレーム・バッファ内の前記
スキャン・データをクリアするステップと、前記スキャ
ン・データを制御対象にシリアル化して送るステップ
と、を有することを特徴とする。

【０００５】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明よる好適な実施例は以下に詳述する
ものであるが、当業者は、本発明が新たに教えるところ
並びに利点から本質的に外れることなく、多くの修正変
更を加えることができることを容易に認識するであろ
う。従って、そうした修正変更もすべて特許請求の範囲
に記載されている通り、本発明の請求範囲内に含まれる
ものである。図１に示すように、ページ・プリンタ・シ
ステムは、典型として、命令用マイクロプロセッサ（ｉ
ｎｓｔｒｕｃｔｉｏｎ ｍｉｃｒｏｐｒｅｃｅｓｓｏ
ｒ）１０２、プリンタ・ビデオ・プロセッサ（ＰＶＰ）
１０４、ページ・メモリ１０６（「フレーム・バッフ
ァ」としても知られる）、シリアル通信インタフェース
１０８、並びにプリンタ・エンジン１１０を備えてい
る。一般的に、命令用マイクロプロセッサ１０２は、命
令セットを実行し、それによって用紙のページ上に印刷
されるべきデータを生成する。生成されたデータは、ぺ
一ジ・メモリ１０６に送られ、そこでプリンタ・ビデオ
・プロセッサ１０４によって検索される。双方向矢印１
１６が示すように、命令用マイクロプロセッサ１０２は
またプリンタ・ビデオ・プロセッサ１０４とステータス
信号の交換もする。

【０００６】プリンタ・ビデオ・プロセッサ１０４とプ
リンタ・エンジン１１０は、プリンタ・ビデオ・プロセ
ッサ１０４からプリンタ・エンジン１１０に送られたス
キャン・データの周波数並びにタイミングを制御するた
めに、ハンドシェイク制御信号及びクロックを介して通
信する。汎用非同期送受信器（ＵＡＲＴ）などのシリア
ル通信インタフェース１０８は、命令用マイクロプロセ
ッサ１０２がステータス情報を直接プリンタ・エンジン
１１０に通信するのを可能にする。

【０００７】同時係属出願中の、米国特許出願第０７／
７２６，９２９号、発明の名称「シングル・チップ・ペ
ージ・プリンタ・コントローラ」（Ｓｉｎｇｌｅ Ｃｈ
ｉｐＰａｇｅ Ｐｒｉｎｔｅｒ Ｃｏｎｔｒｏｌｌｅ
ｒ）において、超大規模集積回路（ＶＬＳＩＣ）半導体
チップの形をしたページ・プリンタ・コントローラをプ
リンタ・エンジン１１０の制御用として提案している。

【０００８】図２はページ・プリンタ・システムの具体
的な実現方法を示す図であり、それにおいて、ページ・
プリンタ・コントローラはコンピュータ・システムから
離れているが、プリンタ・エンジンに極めて近い位置に
置かれている。また、ページ・プリンタ・コントローラ
は、コンピュータ・システムに掛かる処理負担を最小限
に抑さえるように、画像操作を行うための周辺構成要素
を内蔵している。

【０００９】図２に示すように、ページ・プリンタ・コ
ントローラ２０２はホスト・コンピュータ・システム２
０３から遠く離れた位置でプリンタ・エンジン１１０に
きわめて接近したところに設置されている。一般的に、
ページ・プリンタ・コントローラ２０２は、システム・
メモリ２０４内に格納されたスキャン・データにアクセ
スし、且つ実際の印刷のためにそのデータをプリンタ・
エンジン１１０に送るように設計されている。

【００１０】ＶＬＳＩＣのページ・プリンタ・コントロ
ーラ２０２は、命令用マイクロプロセッサ１０２、プリ
ンタ・ビデオ・プロセッサ１０４、シリアル通信インタ
フェース１０８、入出力インタフェース２０６並びにメ
モリ・システム２０８を備えている。命令用マイクロプ
ロセッサ１０２は、診断を実行するだけでなく、スキャ
ン・データの座標変換、クリッピング、スケーリング、
ラスタ化を実現することができる。入出力インタフェー
ス２０６は、２１０から２１６までの種々の矢印が示す
ように、本質的にページ・プリンタ・コントローラ２０
２の内部構成要素のすべてに対するインタフェースであ
るが、それ以外に入出力バス・ネットワーク２１７に接
続された全ての外部周辺機器に対するインタフェースと
しての役割ももつ。さらに、メモリ・システム２０８
は、システム・メモリ２０４内のページ・メモリ１０６
からのデータがロードされている高速キャシュを含んで
いる。

【００１１】オペレーションでは、プリンタ・ビデオ・
プロセッサ１０４は、入出力インタフェース２０６に対
し要求を出すことによって、外部ページ・メモリ１０６
内のデータにアクセスする。要求の度に、プリンタ・ビ
デオ・プロセッサ１０４は、外部ページ・メモリ１０６
内のアドレス位置とデータ・サイズを入出力インタフェ
ース２０６に送る。要求を出したら、プリンタ・ビデオ
・プロセッサ１０４は次の要求のためにアドレスとデー
タ・サイズを更新する。その一方、入出力インタフェー
ス２０６は、メモリ・システム２０８による使用のため
の準備が完了するまで、そのアドレスとデータ・サイズ
を格納しておく。メモリ・システム２０８は、この情報
を使って、外部ページ・メモリ１０６から正しいスキャ
ン・データにアクセスして、プリンタ・ビデオ・プロセ
ッサ１０４にデータを戻す。プリンタ・ビデオ・プロセ
ッサ１０４は、その後、そのデータを格納して、プリン
タ・エンジン１１０にそのデータを直列に送り出す。そ
のシリアル通信はプリンタ・エンジン１１０のクロック
と同期をなす。スキャン・データを割り込みのない流れ
（ｕｎｉｎｔｅｒｒｕｐｔｅｄ ｓｔｒｅａｍ）でプリ
ンタ・エンジン１１０に送るためには、プリンタ・ビデ
オ・プロセッサ１０４は、ページ・メモリ１０６に対す
るデータ要求の処理に伴う待ち時間に見合う十分なスキ
ャン・データを待ち行列（ｑｕｅｕｅ）に入れなければ
ならない。

【００１２】ページ・プリンタ・コントローラ２０２の
使用には多くの重要な利点がある。ページ・プリンタ・
コントローラ２０２は、ページ・メモリ１０６からスキ
ャン・データヘの直接メモリ・アクセス（ｄｉｒｅｃｔ
ｍｅｍｏｒｙ ａｃｃｅｓｓ：ＤＭＡ）に対応するこ
とができる。データがアクセスされてから、もしそうし
たければ、システム・メモリ２０４の外部に位置する命
令用マイクロプロセッサ１０２によって操作することが
できる。そうすることによって、コンピュータ・システ
ム２０３に掛かる処理負担を軽減する。さらに、命令用
マイクロプロセッサ１０２は、コンピュータ・システム
２０３に関連するプロセッサ同様、簡略命令セット・コ
ンピュータ（ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ
ｓｅｔｃｏｍｐｕｔｅｒ：ＲＩＳＣ）型のアーキテク
チャの一つであることを明示しているかもしれない。Ｒ
ＩＳＣ型アーキテクチャでは命令数が限られる。そのよ
うな構成はさらに性能を向上させる。

【００１３】本発明は新規のビデオ・プロセッサを有す
る装置であり、特にプリンタを制御するためのプロセッ
サである。ビデオ・プロセッサはプリンタと局所的に連
結され、命令プロセッサおよびメモリと通信する。ビデ
オ・プロセッサはタイミング信号を生成し、スキャン・
データ・フェッチ、シリアル化、そしてプリンタの同期
化を行う。

【００１４】ビデオ・プロセッサは、レジスタ・ファイ
ル、加算減算器（ａｄｄｅｒ／ｓｕｂｔｒａｃｔｏ
ｒ）、シリアル化、制御のそれぞれの手段を備え持って
いる。レジスタ・ファイル手段はフレーム・バッファ・
アドレスおよびフォーマット定数を格納する。

【００１５】加算器手段は、メモリ・アドレスならびに
プリンタ制御信号を生成するために、フレーム・バッフ
ァ・アドレスとフォマット定数に対し算術演算（ａｒｉ
ｔｈｍｅｔｉｃ ｏｐｅｒａｔｉｏｎ）を実行する。

【００１６】シリアル化手段はメモリから並列データを
受信して、そのデータをシリアル化してプリンタへ送
る。

【００１７】最後に、制御手段は命令プロセッサから制
御信号を受信する。制御手段は、レジスタ・ファイル手
段にアクセスする。さらに、加算器手段とシリアル化手
段を制御するのもこの制御手段である。

【００１８】特に、ビデオ・プロセッサは、ブリンタに
局所的に置かれるべきプリンタ・コントローラとして提
供されている。プリンタ・コントローラ内のマイクロプ
ロセッサが命令を実行し画像処理を行い、一方ビデオ・
ブロセッサは、スキャン・ステータス及び割り込み信号
の生成以外にスキャン・データのフェッチ、シリアル化
並びにプリンタ・エンジンの同期化を実現するのに必要
な機構を備えている。ビデオ・プロセッサは、入出カイ
ンタフェースに要求を出すことによって、フレーム・バ
ッファとも呼ばれる外部ぺ一ジ・メモリ内のデータにア
クセスする、各要求は相当するデータ・サイズをもつア
ドレスから成り立っている。スキャン・データ要求が出
されたら、ビデオ・プロセッサは次の要求のためにアド
レスおよびデータ・サイズを更新する。要求データを受
信すると、ビデオ・プロセッサはスキャン・データを直
列にプリンタ・エンジンに送信する。スキャン・データ
を割り込みのない流れでプリンタ・エンジンに送るため
には、プリンタ・ビデオ・プロセッサは、ぺ一ジ・メモ
リヘのデータ要求を処理するのに掛かる待ち時問に見合
うのに十分なスキャン・データを待ち行列に入れなけれ
ばならない。Ｉ．アーキテクチャ本発明によるプリンタ
・ビデオ・プロセッサ３００のアーキテクチャは図３に
例を挙げて説明されている。プリンタ・ビデオ・プロセ
ッサ３００は、メモリからのスキャン・データのフェッ
チ、プリンタへのスキャン・データのシリアル化、プリ
ンタとの同期化、スキャン状況信号の生成、そして割り
込み生成を実現するのに必要な機構を備えている。

【００１９】一般的に、プリンタ・ビデオ・プロセッサ
３００は２つのサブシステムに分けることができる。第
１のサブシステムはＩ／Ｏインタフェース２０６及びプ
リンタ・エンジン１１０と通信し、第２のサブシステム
はメモリ・システム２０８並びにプリンタ・エンジン１
１０と通信する。

【００２０】図３において、第１サブシステムは、ＰＶ
Ｐ−ＩＯＵインタフェース３０２、ピクセル・カウンタ
３０４、レジスタ・ファイル３０６、読み出し専用メモ
リ（ＲＯＭ）３０８、加算器３１０、アドレス・ラッチ
３１２、命令／ステータス／モード・レジスタ３１４・
並びにコントローラ３１６で構成されている。ＰＶＰ−
ＩＯＵインタフェース３０２はＩ／ＯアドレスとＩ／Ｏ
データバスのフロー（流れ）を制御するためのトライス
テート・バッファを備えている。ピクセル・カウンタ３
０４は、印刷されたテキストに関する、左マージンとピ
クセル・スキャンのドット・クロックをカウントするた
めに使われる。レジスタ・ファイル３０６は、１書き込
み／２読み出しのポート・レジスタ・ファイルである
が、そこにはフレーム・バッファ・アドレスとフォーマ
ットに関する情報が収められており、タイミングとメモ
リ・アドレスを生成するために使用される。レジスタ・
ファイル３０６に収められているレジスタを以下の表Ａ
に示す。 ＜表Ａ＞レジスタ 目的 Ｂａｓｅ フレーム・バッファ開始アドレス（バイト・アドレス） Ｐｂａｓｅ 旧ベース・レジスタ（バンド・バッファ・モード） Ｘ ｍａｘ フレーム・バッファ・スキャンの幅 （バイト数で、８の最寄りの倍数に切り上げ） Ｙ ｓｔｅｐ メモリ・アドレス・インクリメント（バイト数） Ｙ ｍａｘ フレーム内のスキャン数 Ｔ ｍａｒｇｉｎ フレーム上部のスキャン数 Ｂｓｉｚｅ バンド・バッファ・サイズ（行数） Ｖ ｍｉｔ 垂直方向割り込みスキャン番号 Ｂａｓｅ ｃｕｒｒｅｎｔ 現ベース・レジスタ（内部使用） Ｃｕｒｒｅｎｔ 現スキャン・メモリ・アドレス（内部使用） Ｘ ｃｕｒｒｅｎｔ スキャン内の現Ｘアドレス（内部使用） Ｙ ｃｕｒｒｅｎｔ 現スキャン番号（内部使用） Ｄａｔａ ｓｉｚｅ メモリ・アクセス・サイズ（内部使用） Ｂｃｎｔ 現バンド・バッファ内の現在位置（内部使用） Ｔｍｐ ０ 一時レジスタ（内部使用） Ｔｍｐ ｌ 一時レジスタ（内部使用） Ｔｍｐ ２ 一時レジスタ（内部使用） さらに、タイミング計算用に２個の別のレジスタが使わ
れているが、レジスタ・ファイルのスペース節約のた
め、レジスタ・ファイル３０６には含まれていない。そ
の２個のレジスタを以下の表Ｂに示すが、好適な実施例
ではピクセル・カウンタ３０４の中に収められている。 ＜表Ｂ＞レジスタ 目的 Ｌ ｍａｒｇｉｎ 最初のドットの左側までのビデオ・クロック数 マイナス（−）２ Ｘ ｍａｘｌ スキャン・ライン内のバイト数マイナス（−）１ レジスタ・ファイル３０６と密接に関連する読み出し専
用メモリ（ＲＯＭ）３０８はフォマット定数セットから
成る。好適な実施例において、ＲＯＭ３０８は０、１、
４、８、１６の定数から成っている。

【００２１】加算器３１０はレジスタ・ファイル・デー
タ及び／又はＲＯＭ定数に対して算術演算を行う。その
計算結果は、レジスタ・ファイル３０６に書き戻すこと
ができるが、アドレス、制御、さらにステータス信号を
生成するために、コントローラ３１６によって使用され
る。具体的には、加算器３１０は「キャリー・アウト」
フラグと「ゼロ」フラグを生成し、その２つのフラグは
コントローラ３１６によって大きさを比較するために使
われる。「キャリー・アウト」フラグは、最初のオペラ
ンドの大きさが２番目のオペランドより大きいか小さい
かのどちらかであるかどうかを示す。一方、「ゼロ」フ
ラグは、最初のオペランドの大きさが２番目のオペラン
ドと同じであるかどうかを示す。例を挙げると、ゼロ・
フラグは、現アドレスが旧アドレスに一致していると、
加算器３１０によってコントローラ３１６に送られる。

【００２２】アドレス・ラッチ３１２は現アドレスを格
納する。アドレス・ラッチ３１２内の現アドレスは、メ
モリ読み出し／書き込み要求時に、ＰＶＰ―ＩＯＵイン
タフェース３０２に転送される。アドレス・ラッチ３１
２は、コントローラ３１６がＩ／Ｏアドレス・バスをコ
ントロールする周期の回数を減らすために必要である。
性能上の理由から、メモリ読み出し／書き込み要求時
に、コントローラ３１６は、レジスタ・ファイル３０６
から現アドレスを読み出するのではなく、アドレス・ラ
ッチ３１２内の現アドレスがＩ／Ｏアドレス・バス上に
送り出せるようにトライステート・バッファをイネーブ
ルにする。

【００２３】コマンド／ステータス／モード・レジスタ
は、集合的に参照番号３１４で表示されているが、ソフ
トウエアによるスキャン変換制御、ソフトウエアによる
スキャン変換の監視、並びにソフトウエアによるＰＶＰ
割り込みの制御を可能にするために、命令用マイクロプ
ロセッサ１０２によって読み出しまたは書き込みができ
る場合がある。命令用マイクロプロセッサ１０２は、診
断を実行する以外に、座標変換、クリッピング、スケー
リング、スキャン・データのラスタ化を実現できる。

【００２４】オペレーションでは、コントローラ３１６
はコマンド・レジスタ３１４の制御の下でプリンタ・ビ
デオ・プロセッサ３００のシーケンスを進めさせる。命
令用マイクロプロセッサ１０２は、コマンド・レジスタ
３１４の開始フレーム・ビットをセットすることによっ
て、スキャン・コマンドをロードし、その情報を受けて
コントローラ３１６はスキャンを開始する。コントロー
ラ３１６はスキャンを初期設定し、シーケンス従ってペ
ージをスキャンしていく。コントローラ３１６は、ペー
ジが完了するまで、一連の計算を行ない、シリアライザ
にロードするためのメモリ・アドレスとプリンタ・エン
ジン１１０に対するタイミングを生成する。ページ完了
時に、コマンド・レジスタ３１４のスキャン保留ビット
がリセツトされていれば、新しいアドレスからスキャン
が再開される。

【００２５】モード・レジスタ３１４は、以下にコマン
ド・レジスタ３１４について説明するように、ページ・
オペレーションに先立ってプログラムされている、読み
出し／書き込みのレジスタである。モード・レジスタ３
１４はダブル・バッファ方式ではない。さらに、ＰＶＰ
３００が作動している間、モード・レジスタ３１４をダ
イナミックにプログラムすることは好適な実施例におい
ては許可されていない。モード・レジスタ３１４の内容
は以下の表Ｃに記載の通りである。 ＜表Ｃ＞モード・ビット リセット・レベル 機能 ＜０＞ ＴＭＤＥ ０ タイミング・モード ＜１＞ ＪＢＭＳ ０ ＪＢＭＳモード ＜２＞ ＢＢＥ ０ バンド・バッファ・イネーブル ＜３＞ ＣＩＮＴ ０ 印刷完了割り込みイネーブル ＜４＞ ＶＩＮＴ ０ 垂直方向割り込みイネーブル ＜５＞ ＰＲＤＹ ０ ＰＲＤＹ割り込みイネーブル ＜６＞ ＶＳＲＥＱ ０ ＶＳＲＥＱ割り込みイネーブル ＜７＞ ＢＢＩ バンド・バッファ割り込み イネーブル ＜８＞ ＤＩＶ ０ ビデオ・クロック分割選択 ＜９＞ ＢＬＶ ０ ブラック・レベル ＜３１：１０＞ 予備 ０ 「０」にプログラムする 「タイミング・モード」ビットと「ＪＢＭＳ」ビットは
一緒に、ＰＶＰ３００がモードのＩ、ＩＩ、あるいはＩ
ＩＩのどれでオペレートするかを選択する。この３つの
モードは対話特性が異なる従来型の別々のプリンタに各
々対応している。言い換えれば、本発明によるプリンタ
・ビデオ・プロセッサ３００は、ソフトウエアによる初
期設定によって従来型のプリンタ３タイプの１つとの対
話処理が可能になる、変更可能型のシステムである。

【００２６】もっと具体的に説明すれば、本明細書に記
載されているモードＩでオペレートする従来型のプリン
タでほ、ステータス・レジスタ３１４の垂直方向同期化
（ＶＳｙｎｃ）ビットをソフトウエアによりセツトする
ことによって、ページ・オペレーションが開始される。
さらに、プリンタ・クロックは高速でのフリー・ランニ
ングである。ＶＳｙｎｃ信号は、プリンタ・エンジン１
１０からのＦＳＹＮＣ信号に応えてソフトウェアによっ
て生成されることに注意していただきたい。本明細書に
記載されているモードＩＩでオペレートする従来型のプ
リンタでは、プリンタのＦＳＹＮＣ信号がプリンタ・ビ
デオ・プロセッサ３００をトリガしてページ・オペレー
ションが開始される。さらに、プリンタ・クロックはフ
リー・ランニングである。最後に、本明細書に記載され
ているモードＩＩＩでオペレートする従来型のプリンタ
では、プリンタのＦＳＹＮＣ信号がプリンタ・ビデオ・
プロセツサ３００をトリガしてページ・オペレーション
が始まるが、この場合プリンタ・クロックはフリー・ラ
ンニングではない。

【００２７】好適な実施例における、ＪＢＭＳ及びＴＭ
ＤＥビットに対するデコーディング・スキームを以下の
表Ｄに示す。ここに記載した以外にも数多くのデコード
表が考えられ、またプリンタ・モードも３種類以外に定
義並びにエンコード可能なことが理解されるはずであ
る。 ＜表Ｄ＞ＩＢＭＳビット ＴＭＤＥビット モード ０ １ Ｉ ０ ０ ＩＩ １ １ｏｒ０ ＩＩＩ ＪＢＭＳ及びＴＭＤＥビットにより定義されているよう
に、プリンタ・ビデオ・プロセッサ３００がモードＩで
オペレートするようにプログラムされいている場合、Ｄ
ＩＶビットが「０」ならばビデオ入力クロックを８分割
し、「１」ならば１６分割にするようにＰＶＰクロック
・ジェネレータ（図４の参照番号４０８、４１０）に通
報する。プリンタ・ビデオ・プロセッサ３００が、モー
ドＩＩもしくはモードＩＩＩでオペレートするようにプ
ログラムされている場合、ＰＶＰクロック・ジェネレー
タはビデオ入力クロックの分割を行なわない。

【００２８】さらに、好適な実施例においては、「バン
ド・バッファ・モード」を実現できるので、それによっ
てメモリ管理が変更可能になっている。ＢＢＥビットが
ロジック・ハイ（「１」）であれば、バンド・バッファ
・モードが選択されるが、それ以外は通常の全ページ・
モードが選択される。本明細書において、バンド・バッ
ファ・モードはオペレーションの一つのモードである。
そのモード時、プリンタ・ビデオ・プロセッサ３００
は、テキスト・ページを印刷するためにページ・メモリ
内の異なるフレ一ム・バッファを交互に使用する。バン
ド・バッファは各々がＢサイズ・スキャン・ラインのメ
モリ・ブロックである。最初のバンド・バッファに属す
る第１アドレスは「ベース」アドレスのことを指してい
る。それ以外のバンド・バッファに属する第１アドレス
は以降「Ｐベース」アドレスと呼ぶ。

【００２９】さらに、モード・レジスタ３１４におい
て、ＣＩＮＴ、ＶＩＮＴ、ＰＲＤＹ及びＶＳＲＥＱのビ
ットはそれぞれの割り込み発生源が割り込み可能である
ことを表す。これらのビットのどれかがロジック・ハイ
にセットされていれば、そのときその関連割り込み発生
源は特定のＰＶＰ割り込みの生成をイネーブルにする。
好適な実施例においては、一度に複数の割り込みがアク
ティブになる場合がある。

【００３０】モード・レジスタ３１４のＰＲＤＹビット
がロジック・ハイにセットされており、そのとき、もし
プリンタ・エンジン１１０からのプリンク準備完了（Ｐ
ＲＤＹ）信号がインアクティブ（ｉｎａｃｔｉｖｅ）か
らアクティブ（ａｃｔｉｖｅ）に遷移すれば、割り込み
が通知される。さらに、モード・レジスタ３１４のビデ
オ・スキャン要求（ＶＳＲＥＱ）ビットがロジック・ハ
イにセットされており、そのとき、もしプリンタ・エン
ジン１１０からのＶＳＲＥＱ信号がインアクティブから
アクティブに遷移すれば、割り込みが通知される。

【００３１】ＢＬＶビットはロジック・ハイかローのど
ちらかによって、「ホワイト・レベル」か「ブラック・
レベル」のいずれであるかを示す。前記のレベルは、本
発明のプリンタ・ビデオ・プロセッサ３００によって可
能になる、別の特徴によるスキャン・データの反転に関
連する。通常、プリンタ・エンジン１１０に送られたロ
ジック・ロー（「０」）はページのホワイトに相当して
おり、ロジック・ハイ（「１」）はページのブラックに
相当する。好適な実施例においては、ブラック・レベル
がデフォルトのレベルである。反転が選択されていれ
ば、ロジック・ローはブラックに相当し、ハイはホワイ
トに相当する。ただし、マージンは例外で常にホワイト
のまま変わらない。図６に関し後に詳述しているよう
に、スキャン・データはマージンで「ブランキング（ｂ
ｌａｎｋｉｎｇ）」されると言う（ロジック３４７に送
り込まれたブラック・レベル信号６３４とブランク信号
６３６）。

【００３２】表Ｃに示す予備ビットは、望ましくない副
作用が引き起こされるのを防止するためにゼロにプログ
ラムしておく必要がある。予備ビットは生産テスト機構
か将来の性能強化を実現するために備えられている。

【００３３】コマンド・レジスタ３１４は、命令用マイ
クロプロセッサ１０２内の制御用ソフトウエアからのコ
マンドを受信する書き込み専用のレジスタである。その
内容はステータス・レジスタ３１４を通じて読み取るこ
とができる。コマンド・レジスタ３１４の内容を以下の
表Ｅに示す。 ＜表Ｅ＞コマンド・ビット リセット・レベル 機能 ＜０＞ ＳＴＦ ０ フレーム開始 ＜１＞ ＲＳＥＴ ０ リセットＰＶＰ（診断用） ＜２＞ ＢＫＲＬ ０ 裏面印刷、右から左へ ＜３＞ ＥＲＡＳＥ ０ 印刷後消去 ＜３１：４＞ 予備 ０ 「０」にプログラム コマンド・レジスタ３１４は、ＰＶＰオペレーションを
開始し、ある種のテスト機能をサポートするために使用
される。コマンド・レジスタ３１４による以外、どんな
オペレーションも開始されない。コマンド・レジスタ３
１４は、性能上の理由と変更可能な仕様にするためにダ
ブル・バッファ方式になっている。コマンド・レジスタ
３１４の最初のローディングによって、ＰＶＰ３００に
よるフレーム生成が許可される。コマンド・レジスタ３
１４が２度目にロードされると、２番目のフレームがリ
セット（ＲＳＥＴ）もしくはテスト機能でない限り、最
初のフレーム完了後に開始される。続いて、最初のフレ
ームが完了する前に、もしコマンド・レジスタ３１４が
３度目にロードされると、その結果は予測不能になる場
合がある。ただし、ＲＳＥＴビットがセットされている
場合は例外で、その場合全てのオペレーションが打ち切
られる。

【００３４】表ＥのＳＴＦビットは「開始フレーム」コ
マンドに相当しており、通常のシステム・オペレーショ
ン時にＰＶＰ３００が実行するタイミングとＤＭＡのオ
ペレーションを開始する。プリンタ・コントローラ・リ
セット信号が要求されると、コマンド・レジスタ３１４
はクリアされ、全てのオペレーションが中止される。コ
マンド・レジスタ３１４のＲＳＥＴビットをセットする
ことによっても、全てのオペレーションを中断すること
ができる。基本的に、ＲＳＥＴビットはコマンド・レジ
スタ３１４内の他のビットに優先する。

【００３５】ＢＫＲＬビットは、「裏面印刷」が行われ
ようとしているかどうかを表す。裏面印刷がセットされ
ている場合、ページは逆の順序でスキャンされ。即ち、
下から上に、右から左へ。

【００３６】ＥＲＡＳＥビットはフレーム・バッファが
印刷後消去されるかどうかを表す。より具体的には、メ
モリ・ワードが印刷のためにプリンタ・ビデオ・プロセ
ッサ３００によって読み出されてから、そのメモリ・ワ
ードは消去される。この特徴により性能をさらに向上さ
せることができる。

【００３７】表Ｅに示す予備ビットは、望ましくない副
作用が引き起こされるのを防止するためにゼロにプログ
ラムしておかなければならない。この予備ビットは生産
テスト機構か将来の性能強化を実現するために使われる
ことがある。

【００３８】ステータス・レジスタ３１４は、ＰＶＰ３
００の制御と監視に関する情報を保持している。ステー
タス・レジスタ３１４は読み出し／書き込み用のレジス
タで、その内容は以下の表Ｆに示す通りである。 ＜表Ｆ〉ステータス・ビット 読み／書き 機能 ＜０＞ ＦＩＰ 読み出し フレーム進行中 ＜１＞ ＦＰＤ 読み出し フレーム保留中 ＜２＞ ＣＩＮＴＡ 読み出し ページ完了 ＜３＞ ＶＩＮＴＡ 読み出し／クリア 垂直方向タイム完了 ＜４＞ ＢＢＩＡ 読み出し／クリア （バンド）バツファ完了 ＜５＞ ＰＲＤＹＡＰ 読み出し／クリア ＰＲＤＹ正エッジ遷移受信 ＜６＞ ＰＲＤＹＡＮ 読み出し／クリア ＰＲＤＹ負エッジ遷移受信 ＜７＞ ＶＳＲＥＱＡ 読み出し／クリア ＶＳＲＥＱ遷移受信 ＜８＞ ＬＳＹＮＣ 読み出し ＬＳＹＮＣピン・レベル ＜９＞ ＦＳＹＮＣ 読み出し ＦＳＹＮＣピン・レベル ＜１０＞ ＰＲＤＹ 読み出し ＰＲＤＹピン・レベル ＜１１＞ ＰＰＲＤＹ 読み出し ＰＰＲＤＹピン・レベル ＜１２＞ Ｐｒｎｔ 読み出し／書き込み 印刷ピン・レベル ＜１３＞ ＣＰｒｄｙ 読み出し／書き込み ＣＰｒｄｙピン・レベル ＜１４＞ ＭＲＥＱ 読み出し メモリ要求保留中 ＜１５＞ ＢＬＡＮＫ 読み出し 水平ブランキング状況 （Ｈｏｒｉｚｏｎｔａｌ ｂｉａｎｋｉｎｇ ｓｔｓｔｕｓ） ＜１６＞ ＦＩＦＯＥ 読み出し ＦＩＦＯ空 ＜１７＞ ＦＩＦＯＥＢ 読み出し ＦＩＦＯブロック空 ＜１８＞ ＦＩＦＯＦ 読み出し ＦＩＦＯフル ＜１９＞ ＦＩＦＯＲＥ 読み出し／クリア ＦＩＦＯ再充填 （ｒｅｆｉｌｌ）エラー ＜２０＞ ＥＲＡＳＥ 読み出し 印刷許可後フレーム・ バッファ消去 ＜２１＞ ＢＫＲＬ 読み出し 裏面印刷、右から左へ ＜２２＞ ＶＳｙｎｃ 読み出し／書き込み ＶＳｙｎｃピン・レベル ＦＩＰビットは、フレームが既に開始されてはいるが、
まだ完了していないことを示す。ＦＰＤビットは２番目
のフレームがすでにロードされてはいるが、リセット・
コマンドの場合を除いて、まだ開始されていないことを
示している。リセット・コマンドは全てのオペレーショ
ンを中断してこれらのビットをクリアする。

【００３９】状態遷移（ｓｔａｔｅ ｔｒａｎｓｉｔｉ
ｏｎ）ビット（ＣＩＮＴＡ、ＶＩＮＴＡ、ＢＢＩＡ、Ｐ
ＲＤＹＡ、ＶＳＲＥＱＡ〉はそれぞれに関連する事象が
発生し、それがまだクリアされていないことを表す。そ
れぞれに関連する割り込みイネーブルがセットされてい
れば、アクティブのとき割り込みを引き起こす。ステー
タス・レジスタのステート・ビットをロジック・ハイに
セットすることによってこれらのビットがクリアされる
と、割り込みがクリアされる。ステート・ビットにロジ
ック・ローを書き込んでも好適な実施例においてはこれ
らのビットは何も変化しない。ハードウエアで１度セッ
トされると、関連するステート・ビットは、ＰＶＰ３０
０のＲＳＥＴビットがアクティブになるかまたはＰＶＰ
のリセット・コマンドが実行されると、上述の場合を除
きリセットされない。

【００４０】ピン・レベル・ビットは入出力ピンのレベ
ルを保持する。ＬＳＹＮＣ、ＦＳＹＮＣ、ＰＲＤＹ及び
ＰＰＲＤＹの各ビットはすべて入力である（故に、読み
出し専用）のに対し、ＶＳＹＮＣ、ＰＲＮＴ及びＣＰＲ
ＤＹのビットは出力である。ＶＳＹＮＣ、ＰＲＮＴ及び
ＣＰＲＤＹのビットは、リセット・オペレーションによ
ってロジック・ローにクリアされ、プロセッサのステー
タス・レジスタ３１４への書き込みによってどのレベル
にもダイナミックにプログラムすることが可能である。

【００４１】ＴＭＤＥ、ＢＢＥ並びに割り込みイネーブ
ル・ビットはモード・レジスタ３１４に最後にプログラ
ムされた値を保持している。

【００４２】中にはテスト専用に備えられたビットもあ
る。例えば、以下のビットについて考察してみよう。Ｍ
ＲＥＱステート・ビットは、ＰＶＰ３００に未処理のメ
モリ要求が１つ以上残っていることを示す。ＢＬＡＮＫ
ビットは水平ブランキング（ｈｏｒｉｚｏｎｔａｌ ｂ
ｌａｎｋｉｎｇ）が現在行われていることを示す。ＦＩ
ＦＯステート・ビットは、図３に示すスキャン・データ
待ち行列３４４の種々のＦＩＦＯ制御状態を保持してい
る。

【００４３】ＰＶＰ３００内の割り込みをリセットする
ために、リセット命令がＰＶＰコマンド・レジスタ３１
４に送られるか、あるいは、個別の割り込みビットがス
テータス・レジスタ３１４にリセットされるかする。

【００４４】Ｖ ｉｎｔレジスタがロードされると、各
ラインがリセットされる毎にデクリメントされていく
（Ｘ ｃｕｒｒｅｎｔがＸ ｍａｘからロードされると
き）。Ｖ ｉｎｔがゼロ（０）以下になると、ＶＩＮＴ
Ａ状況ビットがセットされる。ＶＩＮＴ割り込みイネー
ブル・ビットがセットされていれは、割り込みが命令用
マイクロプロセッサ１０２に送られる。Ｖ ｉｎｔは、
ポイントされているスキャン・ライン内のデータがプリ
ンタ・エンジン１１０に送られた後で、生成される。

【００４５】Ｃ１ＮＴ（印刷完了割り込み）ビットはデ
ータの最後のスキャンがプリンタ・エンジン１１０に送
られてからセットされる。状況ビットと割り込みイネー
ブルが共にセットされていれば、印刷完了割り込みが通
知される。

【００４６】ＰＲＤＹ割り込みがイネーブルになってい
れば、ＰＲＤＹビットがインアクティブからアクティブ
に遷移する（ＰＲＤＹＡＰ遷移ビットがステータス・レ
ジスタ３１４内でセットされる）と、ＰＲＤＹ割り込み
がセットされる。ＰＲＤＹ割り込みがイネーブルになっ
ていれば、ＰＲＤＹビットがアクティブからインアクテ
ィブに遷移する（ＰＲＤＹＡＮ遷移ビットがステータス
・レジスタ３１４内でセットされる）ことによってもＰ
ＲＤＹ割り込みがセットされる。

【００４７】ＰＶＰ３００がバンド・バッファ・モード
で、ＢＢＩ割り込みがイネーブルになっており、現バッ
ファが印刷済み（ＢＢＩ状況ビットがセットされてい
る）で、さらにベース・レジスタが既に交換（ｓｗａ
ｐ）されていると、ＢＢＩ割り込みがセットされる。バ
ンド・バッファ・モードが選択されていないと、ＢＢＩ
ステート・ビットは常にクリアされている。

【００４８】図４に示すのはコントローラ３１６の好適
な実施例である。コントローラ３１６は、デコーダ４０
２、ステート・マシン４０４、ロジック／バッファ４０
６、クロック・ディバイダ４０８、クロック・バッファ
４１０、割り込みロジック４１２、並びにデコーダ／マ
ルチプレクサ４１４から成る。本明細書に記載した機能
性を実現するには、当業者によって他に数多くの回路構
成が考えられ得ることを強調しておく必要がある。

【００４９】デコーダ４０２は、プリンタ・ビデオ・プ
ロセッサ３００内でラッチ及び／又はレジスタ用の読み
出し・書き込みイネーブルを発生させるために、入出力
アドレス、読み出し／書き込み信号、チップ・セレク
ト、アドレス・ストローブをデコードする。デコーダ４
０２は、またＰＶＰ−ＩＯＵインタフェース３０２にハ
ンドシェイク制御信号を生成する。好適な実施例におけ
る、ハンドシェイク制御信号は「準備完了」及び「読み
出し／書き込み」の信号を含んでいる。

【００５０】ロジック／バッファ４０６は、現アドレス
がアドレス・ラッチ３１２によって入出力アドレス・バ
スに送り出されると同時に、ＰＶＰ４−ＩＯＵインタフ
ェース３０２に転送されるメモリの読み出し／書き込み
要求のサイズを作成する。さらに、ロジック／バッファ
４０６は、ステート・マシン４０４による制御によっ
て、スキャン・ライン終了計算のために加算器出力の最
後の４ビットをマスクする。しかもロジック／バッファ
４０６は、２本のスキャン・ラインがオーバラップして
いれば、ステート・マシン４０４による制御によってメ
モリの書き込み要求時に、現アドレスの２ビットをマス
クし、クロック・ジェネレータはプリンタ・クロックか
らドット・クロックを発生させる。前記オペレーション
は本発明が提供する、この機能を明確にするのに必要で
ある。

【００５１】クロック・バッファ４１０は、プリンタ・
エンジン１１０からのプリンタ・クロックと同期して、
プリンタ・ビデオ・プロセッサ３００にビデオ・クロッ
クを供給する。クロック・ディバイダ４０８は、クロッ
ク・バッフア４１４からのプリンタ・クロックを受信し
て、その周波数を８分割もしくは１６分割のいずれかに
分割するか、あるいは本発明の特徴によって全く分割を
行わないかのどちらかを行う。分割のオプションはモー
ド・レジスタ３１４を介して選択できる。

【００５２】割り込みロジック４１２は、プリンタ・ビ
デオ・プロセッサ３００の状態を監視するために使う割
り込み信号を生成するために、ステータス・レジスタの
事象ビットとモード・レジスタの割り込みイネーブル・
ビットで組み合わせ論理を行う。好適な実施例には、次
の５つの割り込みがある： （１） ある特定のスキャン・ラインに達したときの垂
直方向割り込み。 （２） バンド・バッファ終了を示すバンド・バッファ
割り込み。 （３） ページの完了を表すための割り込み。 （４） プリンタ・ビデオ・プロセッサ３００に新規ペ
ージを開始させるための、プリンタ・エンジン１１０か
らのフレーム同期割り込み。 （５） プリンタ・エンジン１１０からの準備完了信号
の受信を知らせる割り込み。

【００５３】デコーダ／マルチプレクサ４１４は、入出
力アドレスをＰＶＰ−ＩＯＵインタフェース２０６から
レジスタ・ファイル書き込みアドレスにデコードしてイ
ネーブルにする。デコーダ／マルチプレクサ４１４は、
入出力アドレスかプリンタ・ビデオ・プロセッサ・アド
レスのいずれかを選択し、レジスタ・ファイル書き込み
信号をイネーブルにする。

【００５４】ステート・マシン４０４は、レジスタ・フ
ァイル３０６とＲＯＭ３０８内の定数に関わる計算の噸
序を制御する。計算の順序は、プリンタ・エンジン１１
０からのタイミング信号と、レジスタ３１４内に包含さ
れている事象の順序つけ（ｓｅｑｕｅｎｃｉｎｇ）とト
リガリング（ｔｒｉｇｇｅｒｉｎｇ）のためのコマンド
／ステータス／モード・レジスタ・ビットに依存する。
プリンタ・ビデオ・プロセッサ内で発生する事象のシー
ケンスと、ステート・マシン４０４によって実行される
アルゴリズムについては、この後図７〜図１４において
説明する。

【００５５】図３に戻るが、本発明によるプリンタ・ビ
デオ・プロセッサの第２サブシステムは、メモリ・シス
テム２０８及びプリンタ・エンジン１１０と通信する。
図３に示すように、第２サブシステムは、ＰＶＰ−ＭＣ
Ｕインタフェース３４２、スキャン・データ待ち行列
（ＦＩＦＯ）３４４、並列ー直列シフト・レジスタ（シ
リアライザ）３４５並びにコントローラ３４６から成
る。

【００５６】ＰＶＰ−ＭＣＵインタフェース３４２には
ＭＣＵバスからのデータを格納するためのラッチが含ま
れている。

【００５７】スキャン・データ待ち行列３４４は、本質
的にはＦＩＦＯバッファで、スペースがある限りＰＶＰ
−ＭＣＵインタフェース３４２からのデータがロードさ
れる。ＰＶＰ−ＭＣＵインタフェース３４２とともに、
スキャン・データ待ち行列へのスキャン・データの格納
によって、ページ進行中、プリンタ・エンジン１１０へ
のビデオ・ビットの割り込みのない流れが可能になる。
具体的には、スキャン．データ待ち行列３４４は、一杯
（ｆｕｌｌ）信号並びに空（ｅｍｐｔｙ）信号をコント
ローラ３１４に送る。それに応答して、コントローラ３
４６は、データの損失を防止し、或いはスキャン終了前
に待ち行列３４４が空になるのを防ぐために、データの
フローを制御する。待ち行列３４４の深さはインプリメ
ンテーションに依存しており、メモリ・システム内の予
想される最悪のケースの待ち時間と目標とする最大ビデ
オ・クロック・レートによってセットされるが、好適な
実施例においては最低８ワードになっている。

【００５８】シリアライザ３４５には、スキャン・デー
タ待ち行列３４４からのスキャン・データ・バイトがロ
ードされている。スキャン・データ・バイトは、プリン
タ・エンジン１１０に送られる前に、ロジック３４７を
介してコントローラ３４６によって操作できる。ロジッ
ク３４７については本明細書において後で説明する。好
適な実施例において、シリアライザ３４５は、８ビット
のデータをドット・クロック（ＤＣＬＫ）当たり１ビッ
トの割合で直列に出力する。ＰＶＰ３００からプリンタ
・エンジン１１０に出力されるプリンタ・ビデオ・デー
タ３７０を本明細書ではＷＤＡＴＡと称する。

【００５９】図５に示すのは、図３に示したコントロー
ラ３４６の低レベルのブロック図である。図５におけ
る、コントローラ３４６は、ＭＣＵのバス・データが有
効な時に適切なラッチ・イネーブルをアサートするため
に、カウンタ５０２、ラッチ／ロジック５０４並びにロ
ジック５０２を備えている。本発明の別の特徴により、
前記ハードウエアは、メモリ・システム２０８からのラ
ンダムなデータのリターンとともに、前面モードおよび
裏面モード両方との互換性を実現するのに必要な機構を
備えている。

【００６０】前述したように、ページ進行中スキャン・
データのスキャン・データ待ち行列への格納によって、
プリンタ・エンジン１１０へのビデオ・ビットの割り込
みのない流れが可能になる。図５に示すように、コント
ローラ３４６内のロジック５０８はビデオ待ち行列の書
き込み信号を生成する。さらに、ロジック５０８は、ス
キャン・データ待ち行列３４４に書き込まれるべきＰＶ
Ｐ−ＭＣＵインタフェース・データを選択する。

【００６１】並列ー直列シフト・レジスタ３４６のロー
ディングにおいて、カウンタ５１４並びにデコーダ５１
６はスキャン・データ待ち行列３４４に対してバイト・
セレクトを生成する。カウンタ５１４は、前面モードと
裏面モードの両方との互換性を実現するのに必要な機構
を備えるために、アップ／ダウン・カウンタになってい
る。前面モードでは、バイト・セレクトはバイト・アド
レス増加中に発生しなければならないのに対し、裏面モ
ードではバイト・アドレス減少中にバイト・セレクトが
発生しなければならない。

【００６２】ラッチ／ロジック５２０、カウンタ５２２
及びデコーダ５２４はプリンタ・エンジン１１０へのス
キャン・データに対するビット・セレクトを生成する。
カウンタ５１４同様、カウンタ５１２も前面・裏面両モ
ードとの互換性をもたらすために、アップ／ダウン・カ
ウンタになっている。前面モードでは、最下位のビット
（ＬＳＢ）から先にシリアル化される。逆に、裏面モー
ドでは最上位のビット（ＭＳＢ）から先にシリアル化さ
れる。スキャン・データ待行列内の１ワード中の全バイ
トがシリアライザ３４５にロードされたら、新規のワー
ドのシリアル化を可能にするため、スキャン・データ待
ち行列３４４からそのワードが除去されなければならな
い。

【００６３】コントローラ３４６はさらにシンクロナイ
ザ／ロジック５２６を備えている。前面モードでオペレ
ートしているときのシンクロナイザ／ロジック５２６
は、最上位のバイトがシリアライザ３４５にロードされ
たことを検出し、スキャン・データ待ち行列３４４に読
み出し信号を生成する。裏面モードのシンクロナイザ／
ロジック５２６は、最下位のバイトがシリアライザ３４
５にロードされたことを検出してスキャン・データ待ち
行列３４４に読み出し信号を生成する。

【００６４】本発明の別の重要な特徴は、プリンタ・エ
ンジン１１０に送られたデータが、ワード・アドレスで
はなくて、バイトから始まってシリアル化されることで
ある。現アドレスがスキャン・ライン開始アドレスで初
期設定される度に、現アドレスの最下位３ビットが図５
のカウンタ５１４にプリ・ロードされる。従って、図５
のテコーダ５１６は、スキャン・データ待ち行列３４４
のスキャン・データ・バイトのどれでも各スキャン・ラ
インの開始バイトとして選択することができる。

【００６５】図６は、図３の中に破線で示したＦＩＦＯ
ブロック３８０の低レベルのブロック図である。ＦＩＦ
Ｏブロック３８０は、ＰＶＰ−ＭＣＵインタフェース３
４２、ビデオ・データ待ち行列３４４、シリアライザ３
４５及びロジック３４７で構成されている。

【００６６】図６に示すように、ＰＶＰ−ＭＣＵインタ
フェース３４２の好適な実施例は、ビデオ・データ待ち
行列３４４内に収納された６４＊４ビットの先入れ先出
し（ＦＩＦＯ）バッファ６１０内にデータを指図するた
めに、４個の３２ビット・レジスタ（６０２〜６０８）
を含んでいる。インタフェース３４２はまた、どの組の
レジスタ（６０２と６０４の組か、６０６と６０８の
組）がＦＩＦＯバッファ６１０にロードされるべきかを
選択するために６４ビットのマルチプレクサ（ＭＵＸ）
を１個備えている。２ビットのアップ・カウンタ６１４
は、デコード・ロジック（ＤＥＣ）６１６と共に、レジ
スタ６０２〜６０８にイネーブル信号を出す。さらに、
デコード・ロジック（ＤＥＣ）６２０は、フリップ・フ
ロップ６２２〜６２６と組み合って、６０２〜６０８の
最後のレジスタが先にロード（ｐｒｅｌｏａｄ）された
ら、ＦＩＦＯプッシュ信号を生成する。

【００６７】ＦＩＦＯバッファ６１０の出力における８
入力のマルチプレクサ６２８は、ＦｌＦＯバッファ６１
０からの８バイトのどれがシフト・レジスタ（シリアラ
イザ）３４５にロードされるべきかを選択する。３ビッ
トのアップ／ダウン・カウンタ６３０は、デコード（Ｄ
ＥＣ）６３２と組んで、マルチプレクサ６２８にセレク
ト信号を生成する。さらに、双方向の８ビット・シフト
・レジスタ３４５はプリンタ・ビデオ・データをシリア
ル化する。

【００６８】ドット・クロック（ＤＣＬＫ）６５６は、
プリンタ・エンジン１１０のクロックとして使われるの
であるが、ＰＶＰシステム・クロック（ＳＣＬＫ）とは
非同期になっている場合があることに注意すべきであ
る。しかし、図６に示すように、ＦＩＦＯブロック３８
０へのポップ命令は、ＤＣＬＫ６５６に同期しており、
ロジック６４０及びデコード６４２を介してＰＶＰシス
テム・クロック（ＳＣＬＫ）と再同期化される。

【００６９】ＦＩＦＯバッファ６１０は、幅６４ビッ
ト、深さ４ビットである。但し、本発明によるＦＩＦＯ
バッファ６１０は、前面・裏面両モード対応になってい
る以外に、３２・６４両ビットのＭＣＵスイッチ・モー
ドにも対応していなければならない。システムが３２ビ
ット・モードでオペレートしている場合、ＦＩＦＯバッ
ファ６１０への入力として外部から与えられるデータは
３２ビットのブロックで送られて来るのに対し、６４ビ
ットでのオペレーションの場合はデータは６４ビットの
ブロックで来る。さらに、ＦＩＦＯデータがロードされ
る順序は前面モードと裏面モードでは異なる。その理由
は、前面モードは左から右へのページ・スキャンを必要
とし、その場合アドレスは増加していくためである。逆
に、裏面モードは右から左にページ・スキャンが行われ
る必要があり、その場合アドレスは減少していく。従っ
て、前面モード・裏面モードに対応するとともに、３２
ビットおよび６４ビットの両ビット・モードにも対応で
きるようにするためには、メモリ要求が実行されるとき
にはいつでも図６に示す回路が一連のＦＩＦＯローディ
ング手続きを経るようにしなければならない。

【００７０】３２ビット・モードでは、下の表Ｇに示す
ように、２ビットのアップ・カウンタ６１４が先にロー
ドされる。 〈表Ｇ〉カウンタ・ステート メモリ要求 ００ ４ワード（ショート）要求の場合 １０ ２ワード要求の場合 １１ １ワード要求の場合 ６４ビット・モードでは、下の表Ｈに示すように、２ビ
ットのアップ・カウンタ６１４が先にロードされる。 〈表Ｈ〉カウンタ・ステート メモリ要求 ００ ４ワード要求の場合 ０１ １もしくは２ワード要求の場合 可能な４つのオペレーション・シナリオをそれぞれ個々
に解析することによって、ＦＩＦＯブロック３８０のロ
ーディング手続きを以下に説明する。具体的には、以下
の４つのケースである： （１）３２ビット・モード／前面モード（左から右に走
査） （２）３２ビット・モード／裏面モード（右から左に走
査） （３）６４ビット・モード／前面モード（左から右に走
査） （４）６４ビット・モード／裏面モード（右から左に走
査） 下記の論考において、ＤＯ、Ｄ１、Ｄ２及びＤ３は、Ｆ
ＩＦＯブロック３８０に戻されるデータ・ワードで、そ
の中のＤ０が最下位順序のアドレス、Ｄ３が最優先のア
ドレスであると仮定する。

【００７１】オペレーション・シナリオ（１）、即ち、
３２ビット・モード且つ前面モード（左から右に走査）
の場合、レジスタ６０２〜６０８は、ある特定の開始バ
イトＳＴＢ［１：０］及びカウンタ６１４の状態に対
し、以下の表ＩからＫに示すように、ロードされる。 〈表Ｉ〉 ケース１：４ワード要求ＳＴＢ［１：０］ ＣＴＲ＝００ ＣＴＲ＝０１ ＣＴＲ＝１０ ＣＴＲ＝１１ ００ Ｒ２＝Ｄｌ Ｒ３＝Ｄｌ Ｒ０＝Ｄ２ Ｒ１＝Ｄ３ ０１ Ｒ３＝Ｄｌ Ｒ０＝Ｄ２ Ｒ１＝Ｄ３ Ｒ２＝Ｄ０ １０ Ｒ０＝Ｄ２ Ｒ１＝Ｄ３ Ｒ２＝Ｄ０ Ｒ３＝Ｄ１ １１ Ｒ１＝Ｄ３ Ｒ２＝Ｄ０ Ｒ３＝Ｄ１ Ｒ０＝Ｄ２ ２つのＦＩＦＯプッシュ信号が生成される： ＰＵＳＨ１：｛Ｒ3，Ｒ2｝ ＰＵＳＨ２：｛Ｒ1，Ｒ0 ｝ オペレーション・シナリオ（２）、即ち、３２ビット・
モードかつ裏面モード（右から左に走査）では、レジス
タ６０２〜６０８は、ある特定の開始バイトＳＴＢ
［１：０］及びカウンタ６１４の状態に対し、以下の表
ＬからＮに示すように、ロードされる。 〈表Ｌ〉 ケース３：４ワード要求ＳＴＢ［１：０ ］ＣＴＲ＝００ ＣＴＲ＝０１ ＣＴＲ＝１０ ＣＴＲ＝１１ ００ Ｒ０＝Ｄ０ Ｒ１＝Ｄ１ Ｒ２＝Ｄ２ Ｒ３＝Ｄ３ ０１ Ｒ１＝Ｄ１ Ｒ２＝Ｄ２ Ｒ３＝Ｄ３ Ｒ０＝Ｄ０ １０ Ｒ２＝Ｄ２ Ｒ３＝Ｄ３ Ｒ０＝Ｄ０ Ｒ１＝Ｄ１ １１ Ｒ３＝Ｄ３ Ｒ０＝Ｄ０ Ｒ１＝Ｄ１ Ｒ２＝Ｄ２ ２つのＦＩＦＯプッシュ信号が生成される： ＰＵＳＨ１：｛Ｒ3，Ｒ2｝ ＰＵＳＨ２：｛Ｒ1，Ｒ0 ｝ オペレーション・シナリオ（３）、即ち、６４ビット・
モードかつ前面モード（左から右に走査）の場合、レジ
スタ６０２〜６０８は、ある特定の開始バイトＳＴＢ
［１：０］及びカウンタ６１４の状態に対し、以下の表
ＯからＱに示すように、ロードされる。 〈表Ｏ〉 ケース１：４ワード（ショート）要求ＳＴＢ［1:０］ ＣＴＲ＝１０ ＣＴＲ＝１１ ００ ｛Ｒ3 ＝Ｒ2 ｝＝｛Ｄ1,Ｄ0 ｝｛Ｒ1 ＝Ｒ0 ｝＝｛Ｄ3,Ｄ2 ｝ ０１ ｛Ｒ1 ＝Ｒ0 ｝＝｛Ｄ3,Ｄ2 ｝｛Ｒ2 ＝Ｒ0 ｝＝｛Ｄ1,Ｄ0 ｝ ２つのＦＩＦＯプッシュ信号が生成される ＰＵＳＨ１：｛Ｒ3，Ｒ2｝ ＰＵＳＨ２：｛Ｒ1，Ｒ0｝ オペレーション・シナリオ（４）、即ち、６４ビット・
モードかつ裏面モード（右から左に走査）の場合、レジ
スタ６０２〜６０８は、以下の表ＲからＴに示すよう
に、ある特定の開始バイトＳＴＢ［１：０］及びカウン
タ６１４の状態に対し、ロードされる。 〈表Ｒ〉 ケース１：４ワード要求ＳＴＢ［1:０］ ＣＴＲ＝１０ ＣＴＲ＝１１ ００ ｛Ｒ1＝Ｒ0｝＝｛Ｄ1,Ｄ0｝｛Ｒ3＝Ｒ2｝＝｛Ｄ3,Ｄ2｝ ０１ ｛Ｒ3＝Ｒ2｝＝｛Ｄ3,Ｄ2｝｛Ｒ1＝Ｒ0｝＝｛Ｄ1,Ｄ0｝ ２つのＦＩＦＯプッシュ信号が生成される ＰＵＳＨ１：｛Ｒ3，Ｒ2｝ ＰＵＳＨ２：｛Ｒ1，Ｒ0｝ 前述のごと＜、ＦＩＦＯバッファ６１０からシフト・レ
ジスタ３４５に読み込まれるべき８バイトの１個を選択
するロジックは、３ビットのアップ／ダウン・カウンタ
６３０を含んでいる。アップ／ダウン・カウンタ６３０
は、ビットＣＵＲＲＥＮＴ［２：０］の付いた各スキャ
ン・ラインの始まりでのみロードされる。ビットＣＵＲ
ＲＥＮＴ［２：０］がスキャンの開始バイトＳＴＢ
［１：０］を定める。シフト・レジスタ３４５がロード
されるたびに、アップ／ダウン・カウンタ６３０は、マ
ルチプレクサ６２８に対してセレクトを出力し、クロッ
クが取られる。好適な実施例においてカウンタ６３０の
状態に相当するバイト・シーケンスを以下の表Ｕに示
す。 〈表Ｕ〉ＣＴＲ ＢＹＴＥ ０００ ０ ００１ １ ０１０ ２ ０１１ ３ １００ ４ １０１ ５ １１０ ６ １１１ ７ 前面モード（左から右に走査）の場合、カウンタ６３０
はアップ・カウンタで、シフト・レジスタ３４５は右に
シフトする（ＬＳＢが最初）。ＣＴＲ＝１１１で、ＦＩ
ＦＯポップもしくはトリガであればいつでも、信号が生
成される。シフト・レジスタ３４５が最終バイトのデー
タすべてをシフトする前に、この状態になっていなけれ
ほならない。

【００７２】裏面モード（右から左に走査）では、カウ
ンタ６３０はダウン・カウンタで、シフト・レジスタ３
４５は左にシフトする（ＭＳＢが最初）。ＣＴＲ＝００
０になるといつでも、ＦＩＦＯポップ信号が生成され
る。

【００７３】さらに、ロジック３４７に送り込まれるブ
ラック・レベル（ＢＬＶ）信号６３４は、プリンタ／ビ
デオ・データ（ＷＤＡＴＡ）３７０がブラックとホワイ
トのいずれに相当するのかを決定する。図３のモード・
レジスタ３１４においてＢＬＶ＝０であれば、ＷＤＡＴ
Ａ＝１はブラックに相当し、ＢＬＶ＝１であれば、ＷＤ
ＡＴＡ＝０はホワイトに相当する。

【００７４】その上、ＢＬＡＮＫ信号６３６がロジック
３４７に対してアサートされていれは、その時プリンタ
・ビデオ・データ（ＷＤＡＴＡ）はホワイトで（ＢＬＶ
＝０ならば０で、ＢＬＶ＝１ならば１）、ページ・マー
ジンが使用可能である。

【００７５】上述の如く、本発明によって多種のプリン
タが使えるようになるだろう。モード・レジスタ３１４
内のビットは、プリンタ・ビデオ・プロセッサ３００と
インタフェースする３タイプのプリンタ・エンジン１１
０の１つを選択するために、初期設定される。本書にお
けるモードＩでオペレートする従来型のプリンタでは、
ステータス・レジスタのフレーム同期化（ＶＳｙｎｃ）
ビットをソフトウエアにより設定することによって、ペ
ージ・オペレーションが引き起こされる。さらに、プリ
ンタのクロックは非常に高速でのフリー・ランニングで
ある。本明細書におけるモードＩＩでオペレートする従
来型のプリンタでは、プリンタのＦＳＹＮＣ信号がプリ
ンタ・ビデオ・プロセッサ３００をトリガしてページ・
オペレーションが開始される。さらに、プリンタ・クロ
ックはフリー・ランニングである。最後に、本明細書に
おけるモードＩＩＩでオペレートする従来型のプリンタ
では、プリンタのＦＳＹＮＣ信号がプリンタ・ビデオ・
プロセッサ３００をトリガしてページ・オペレーション
が開始される。この場合、プリンタ・クロックはフリー
・ランニングではない。

【００７６】前記の３モードでのオペレーションを可能
にするために、図４のクロック・ディバイダ４０８を実
現した好適な実施例を以下の図７に示す。

【００７７】図７は、図４のディバイダ４０８の低レベ
ルのブロツク図である。図７において、ディバイダ４０
８の出力は、「ドット・クロック」と呼ばれるが、基本
的にデータをプリンタ・エンジン１１０にクロック・ア
ウトする。ライン同期化（ＬＳＹＮＣ）信号は、プリン
タのタイプに関係なく、プリンタ・エンジン１１０によ
って送られる。ＬＳＹＮＣ信号が受信されると、エッジ
検出器７０２は「ＬＳＹＮＣ」のリーディング・エッジ
を検出し、フラグ７０４をロジック・ハイにする。ロジ
ック・ハイになると、フラグ７０４はディバイダ４０８
がドット・クロックを生成するようにする。シンクロナ
イザ７０６は、出力されたドット・クロックが入力され
たプリンタ・クロックと同期をとってオペレートするよ
うにする。ロジック７０８は、マルチプレクサ（ＭＵ
Ｘ）７１２に入力信号７１０を送るために、シンクロナ
イザ７０６の出力と入力されたプリンタ・クロックとの
間にＡＮＤ関数を形成する。前記の信号は、信号７１４
と７１６により制御されるので、モードＩＩ及びＩＩＩ
の場合はマルチプレクサ７１２を通って伝播するように
なっている。

【００７８】ディバイダ７１８によって、モードＩのプ
リンタとの適切なオペレーションが可能になる。ディバ
イダ７１８はプリンタ・クロックを８分割か１６分割の
いずれかに分割し、分割された信号をロジック７０８に
送り込む。ロジック７０８は、マルチプレクサ７１２に
対する入力信号７２０を生み出すため、プリンタ・クロ
ックと分割された信号とに対してＡＮＤ関数を行う。デ
ィバイダ４０８がモードＩでオペレートしている場合、
マルチプレクサ７１２は、信号７２０が制御７２２に従
ってドット・クロックを出力するようにする。

【００７９】プリンタ・エンジン１１０がスキャン・ラ
インの終端までくると、ブランク信号がラッチ７２４に
入力される。ブランク信号はフラグ７０４がロジック・
ローになるようにし、それによってディバイダ４０８に
よるドット・クロックの出力を停止させる。 ＩＩ．オペレーション プリンタ・ビデオ・プロセッサ３００で起きる事象のシ
ーケンスを以下に記載する。 １．図３のビデオ・レジスタ・ファイル３０６のパラメ
ータはプリ・ロードされ、その中にベース・レジスタが
含まれる。前記オペレーションは、ページ・サイズ、フ
レーム・バッファ・アドレスもしくはマージンがオペレ
ーションの途中で動的に変更されない限り、通常、プリ
ンタおよび関連周辺機器の初期設定中に行われる。 ２．プリンタ・エンジン１１０はＰＶＰ３００に対して
データ受け入れ準備が完了しているとアサート（ａｓｓ
ｅｒｔ）する。 ３．印刷信号が命令用マイクロプロセッサ（ｉｎｓｔｒ
ｕｃｔｉｏｎ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）１０２
内の制御用ソフトウエアによってプリンタ・エンジン１
１０に対してアサートされる。 ４．印刷コマンドが命令用マイクロプロセッサ１０２内
の制御用ソフトウエアによってＰＶＰ３００のコマンド
・レジスタにロードされる。 ５．ＦＳＹＮＣ信号がプリンタからＰＶＰ３００に対し
てアサートされる。図４に示すように、ＦＳＹＮＣ信号
がステートマシン４０４に対してアサートされる。 ６．ステート・マシン４０４は上部マージンのタイミン
グをとり始める。ＰＶＰ３００の前面モードでのオペレ
ーション時にステート・マシン４０４によって上部マー
ジンのタイミングをとるために使われる「上部マージン
計数アルゴリズム」については、図８及び図９において
詳述している。一方、ＰＶＰ３００が裏面モードでオペ
レートしているときに、ステート・マシン４０４によっ
て上部マージンのタイミングをとるために使われる上部
マージン計数アルゴリズムについては、図９並びに図１
３において詳しく説明する。 ７．上部マージン・タイマ（レジスタＴ ｍａｒｇｉｎ
によってプログラムされている）がカウントを完了する
と、ピクセル・カウンタ３０４はプリンタ・エンジン１
１０からのＬＳＹＮＣ信号を待つ。 ８．ＬＳＹＮＣ信号の入力がＰＶＰ３００によって受信
されると、ピクセル・カウンタ３０４は左マージン・タ
イマ（レジスタＬ ｍａｒｇｉｎによってプログラムさ
れている）をスタートさせ、シリアライザ３４５はプリ
ンタ・エンジン１１０に送るべき最初のフレーム・バッ
ファ・データをフェッチする。 ９．左マージン・タイマＬ ｍａｒｇｉｎが完了する
と、スキャン・データが、プリンタ・クロックと同期を
とって、ＰＶＰ３００のコントローラ３４６から流れ始
める。ＰＶＰ３００の前面モードでのオペレーション時
にスキャン・データをシリアル化するためにステート・
マシン４０４によって使われる「シリアル化アルゴリズ
ム」については、図１０に詳述している。一方、ＰＶＰ
３００が裏面モードでオペレートしているときに、スキ
ャン・データをシリアル化するためにステート・マシン
４０４によって使われる「シリアル化アルゴリズム」に
ついては、図１４に詳述している。スキャンの終了はＬ
ｍａｒｇｉｎカウンタによって決定されるが、Ｘ ｍ
ａｘレジスタ・データが使われる。 １０．各スキャン・ラインの終わりにくると、ピクセル
・カウンタ３０４は、画像フレ一ムの最後のスキャンが
完了するまで、ＬＳＹＮＣとＬ ｍａｒｇｉｎタイマを
待つよう強いられる。ＰＶＰ３００が前面モードでオぺ
レートしているときに、各スキャン・ラインの終端で、
即ちページの右マージンで、ステート・マシン４０４に
よって使われる「ポスト・スキャン・ライン・アルゴリ
ズム」については、図１１、図１２に詳述している。一
方、ＰＶＰ３００が裏面モードでオペレートしていると
きに、ステート・マシン４０４によって各スキャン・ラ
インの終端で使われる「ポスト・スキャン・ライン・ア
ルゴリズム」については、図１５、図１６に詳述してい
る。 １１．画像フレームの最後のスキャンが完了すると、Ｐ
ＶＰ３００はコマンド・レジスタ３１４から次の印刷コ
マンドが送られて来るのを待つ。保留中の印刷コマンド
が存在していれば、新しいフレームがただちに開始され
る。 ＩＩＩ．特徴と利点 要するに、本発明は数多くの特徴と利点を備えている。
例をあげて、いくつかの機能特徴について次に論じる。

【００８０】プリンタ・ビデオ・プロセッサ３００は、
効率的且つ高速な直接メモリ・アクセス（ＤＭＡ）を実
現するのに必要な機構を備えている。

【００８１】プリンタ・ビデオ・プロセッサ３００は、
各スキャン・ラインの始まりと終わりでデータのバイト
・アラインメントを実現するのに必要な機構を備えてい
る。言い換えれば、ワード・アドレスからではなく、バ
イト・アドレスから始まるデータのシリアル化が行なえ
るということである。

【００８２】本発明によって、ページを印刷するため
に、プリンタ・ビデオ・プロセッサがページ・メモリ内
の異なるフレーム・バッファを交互に使用するバンド・
バッファ・モードの実現が可能になる。より具体的に
は、バンド・バッファ・モードで、ベース及びＰベース
・アドレスに相当するデータがブランク・オペレーショ
ン時と同様、上部ページ（ｔｏｐ−ｏｆ−ｐａｇｅ）・
オペレーション時にも交換される。プリンタ・ビデオ・
プロセッサ３００は、ベース及びＰベース・アドレスか
ら始まるＢサイズ・スキャン・ラインのバンド・バッフ
ァを交互に使用する。ページのスキャンに２つのバンド
・バッファ・アドレスだけしか必要でない場合は、ベー
スおよびＰベース・レジスタはページ・スキャンに先立
って１回だけしか初期設定されない。しかしながら、２
つ以上のバンド・バッファ・アドレスを必要とする場
合、プリンタ・ビデオ・プロセッサ３００は割り込み信
号とステート・ビットを出してバンド・バッファの完了
を知らせ、それによってベース及びＰベース・アドレス
が動的（ｄｙｎａｍｉｃａｌｌｙ）に変更されることが
ある。

【００８３】プリンタ・ビデオ・プロセッサによって、
前面かまたは裏面どちらのモードでもオペレートするこ
とが可能になる。

【００８４】本発明のもう一つの特徴は、プリンタ・ビ
デオ・プロセッサ３００はプリンタ・エンジンに出力さ
れたスキャン・データを反転することができ、それによ
って用紙上に物理的に印刷されるべき画像が反転される
ことである。

【００８５】ページ・スキャン中にフレーム・バッファ
を部分的にクリアにする機能は、本発明のプリンタ・ビ
デオ・プロセッサ３００が備えた、また別の特徴であ
る。もっと具体的に述べれば、プリンタ・ビデオ・プロ
セッサ３００は、通常各メモリ読み出し要求のあとにメ
モリ書き込み要求を発信する。読み出し要求と書き取り
要求のサイズは、スキャン・ラインの終端近くか始まり
でのデータ・バイト要求の場合を除き、通常同じであ
る。各メモリ要求後、データがＰＶＰ３００によってシ
リアル化されてプリンタ・エンジン１１０に送られてい
る間に、ＰＶＰ３００のステート・マシン４０４は、加
算器３１０を介して次に要求されたバイトも次のスキャ
ン・ラインにあるかどうかを確認する。もしそうなら
ば、プリンタ・ビデオ・プロセッサ３００はオーバラッ
プ・フラグをヒットしてそのバイトが次のスキャン・ラ
インに書き込まれないようにする。最初のメモリ読み出
し要求が次のスキャン・ラインに対して発信されると、
オーバラップ・フラグは、ワードを完全にクリアするた
めに、要求されたアドレス及びデータ・サイズのマスキ
ング（ｍａｓｋｉｎｇ）を実行することもできる。

【００８６】最後に、プリンタ・ビデオ・プロセッサ３
００は多種のプリンタとも互換性を維持している。プリ
ンタ・ビデオ・プロセッサのモード・レジスタ内のビッ
トは初期設定され、それによって、オペレーション特性
が各々異なる従来型のプリンタの１つを選択することが
できる。

【００８７】本発明の今までに述べた以外の特徴や利点
は、本明細書に記載されている図面並びに文面を吟味す
ることにより、当業者には明らかになるであろう。ここ
に論じた以外のいかなる付加的な特徴ならびに利点につ
いても本明細書に組み込まれているものとする。ＩＶ．
例図１７、図１８、図１９が示すのは、前面モード及び
裏面モードそれぞれに対しプリンタ・ピデ才・プロセッ
サによって生成される入出力アドレス指定の例である。
これらの例は、本発明の特徴並びに利点の数多くの特質
を明らかにしている。これらの図における例のレイアウ
トは大体同じであるから、ここでは図１７、図１８に示
す例についてだけ論じることにするが、以下に述べる考
察は図１９にも等しく適用できるものである。

【００８８】図１７において、レジェンド・ブロック１
５０２はレジスタ・ファイル３０６内の様々なパラメー
タの初期値を表している。これらのパラメータは前記の
表Ａに示され記述されている。要するに、ブロック１５
０２のパラメータは次のような機能を果たす。Ｙ ｍａ
ｘは図１７、図１８に示す仮想ページ上のスキャン・ラ
イン数である。ベースは最初のバイト・アドレスで、Ｐ
ベースは次のバンド・バッファのアドレスのことを表し
ている。Ｂサイズはベース・アドレスに相当するバンド
・バッファのサイズである。この例において、Ｂサイズ
は３にセットされているから、バンド・バッファ割り込
みは３番目のスキャン・ライン１５４０の後に発生す
る。Ｘ ｍａｘは、スキャン・ラインがいつ完了するか
を確認するのに使われる。Ｙ ｓｔｅｐは、各スキャン
・ライン上でどのアドレスから開始するのかを示すため
に使われる。Ｘ ｍａｘ１は、バイト数から１バイトを
引いた数と等価である。Ｘ ｍａｘ１はいつスキャン・
データがシリアル化されるかを確認するために使われ
る。

【００８９】ＦＳＹＮＣ信号１５０４は、ページを開始
する時を知らせるためにプリンタ・エンジン１１０から
送られる。ブランク信号１５０６はデータがブランクに
される時を知らせる。データがブランクにされると、プ
リンタ・エンジン１１０はページに何も印刷しない、即
ちページはホワイトである。

【００９０】初め、Ｘ ｃｕｒｒｅｎｔはＸ ｍａｘと
等価である。Ｘ ｃｕｒｒｅｎｔは、いつレジスタ・フ
ァイル３０６内の現アドレスが次のスキャン・ラインの
開始アドレス（ｂａｃｅ−ｃｕｒｒｅｎｔ）に比較され
るべきかを判定するためにＰＶＰ３００によって使われ
るフラグである。Ｘ−ｃｕｒｒｅｎｔが１以下であれ
ば、ＰＶＰ３００はオーバラップがあるかチェックす
る。

【００９１】Ｘ ｍａｘはスキャン・ラインで許可され
る最大バイト数を表す。基本的に、Ｘ ｍａｘはある特
定の値にセットされ、その後、バイトがプリンタ・エン
ジン１１０に送られるにつれて、その値はカウンタのよ
うにオペレートするようにデクリメントされていく。好
適な実施例において、Ｘ ｍａｘは９６バイト（６０
ｈ）にセットされている。しかし実際には、スキャン・
ラインは８９バイト以上にはならないのだが、好適な実
施例においてＸ ｍａｘは一番近い８バイトの倍数に切
り上げてある。

【００９２】メモリ読み出し要求は、プリンタ・エンジ
ン１１０の印刷中のメカニズム（本明細書には示されて
いない）が上部マージンのスキャンを行っている間に、
ＰＶＰ３００によってメモリに送られる。参照番号１５
１０によって図１７に示すのは、レジスタ・ファイル３
０６内に格納された現アドレスである、ベース・アドレ
ス「７ｆｆｆｆｄｄｈ」（末尾の「ｈ」は１６進のこと
である）が、入出力アドレス「７ｆｆｆｆｄｄｈ」とし
てメモリに送られるのを示したものである。基本的に、
メモリに送られた入出力アドレスは最後の２ビットがゼ
ロでマスクされた現アドレスである。従って、ＰＶＰ３
００によってメモリに送られた入出力アドレスは全てが
バイト・アドレスではなく、ワード・アドレスである。

【００９３】入出力アドレスがメモリに書き込まれる
と、本発明の別の特徴によって、書き込み信号は、コマ
ンド・レジスタ３１４内のＥＲＡＳＥビットのコマンド
による各読み出し要求の後に、送られるようになる。読
み出し要求によってデータがメモリからＰＶＰ３００に
送られる。その次の書き込み要求は、メモリ内のメモリ
・ロケーションにゼロを書き込むようメモリに通知する
ことによってメモリ内のそのロケーションをクリアにす
る。

【００９４】前記のアドレス「７ｆｆｆｆｄｃｈ」に宛
てられたメモリの読み出し要求の結果、例えば、１ワー
ド（４バイト）がスキャン・データ待ち行列３４４の中
にロードされる。ＰＶＰ３００によって要求されたデー
タの量は、メモリに送られ一た特定の入出力アドレスに
よって確定される。次に、検索されたデータは、列（コ
ラム：ｃｏｌｕｍｎ）１５１０に示すように、メモリの
中でクリアされる。さらに、４バイトからなる１ワード
がＰＶＰ３００の中にロードされているから、Ｘ ｍａ
ｘは６０ｈから５ｃｈにデクリメントされるのである
が、その６０ｈは９６バイトを表し、５ｃｈは９２バイ
トを表している。

【００９５】参照番号１５１２で表示した列は、ＰＶＰ
３００からメモリに送られた別の読み出し要求を表して
いる。レジスタ・ファイル３０６内の現アドレスは「７
ｆｆｆｆｅｌｈ」である。最後の２ビットは、入出力ア
ドレス「７ｆｆｆｆｅ０ｈ」を生成するようゼロにマス
クされている。入出力アドレス「７ｆｆｆｆｅ０ｈ」に
宛てられたメモリ読み出し要求の結果、例えば、４ワー
ドがスキャン・データ待ち行列３４４の中にロードされ
る。参照番号１５１２で示した列に表すように、同じ４
ワードがメモリ内でクリアされる。さらに、１６バイト
からなる４ワードがＰＶＰ３００の中にロードされてい
るから、Ｘ ｍａｘは５ｃｈから４ｃｈにデクリメント
されるのであるが、その５ｃｈは９２バイトを表し、４
ｃｈは７６バイトを表している。

【００９６】参照番号１５１４で表示した列は、ピクセ
ル・シリアル化開始後、ＰＶＰ３００からメモリに送ら
れるべき別の読み出し要求を表している。レジスタ・フ
ァイル３０６内の現アドレスは「７ｆｆｆｆｆ１ｈ」
で、その関連入出力アドレスは「７ｆｆｆｆｆ０ｈ」で
ある。現時点においてはこれ以上ワードはスキャン・デ
ータ待ち行列３４４にロードされない、それは何故なら
ば、好適な実施例におけるスキャン・データ待ち行列
（ＦＩＦＯ）３４４は３２バイトしか格納しないからで
ある。スキャン・データ待ち行列３４４にワードがロー
ドされないから、クリア機能は発生しない。しかしなが
ら、Ｘ ｃｕｒｒｅｎｔは３ｃｈにデクリメントされ
る。

【００９７】ブランク信号がデアサート（ｄｅａｓｓｅ
ｒｔ）される時点で、スキャン・データ待ち行列３４４
にはすでに印刷するデータを持っているから、ＰＶＰ３
００はただちにデータをシリアル化してプリンタ・エン
ジン１１０に送ることができる。最初のスキャン・ライ
ン１５１６に示すように、プリンタ・エンジン１１０は
列１５１０に送られトたアドレスから３バイトを印刷す
ることができる。その上、プリンタ・エンジン１１０
は、最初のスキャン・ライン１５１６に示されているよ
うに、列１５１２に送られたアドレスからさらに１６バ
イトを印刷することができる。

【００９８】スキャン・データ待ち行列３４４はデータ
量が低くなると、列１５１８が示しているように、もっ
とデータを送り込んでもらうためにメモリにさらに読み
出し要求を発信する。

【００９９】さらに、メモリ内のワードがスキャン・ラ
インの終わりでクリアされない場合がある（ブランク信
号がリアサート（ｒｅａｓｓｅｒｔ）されている時）。
図１７の列１５２０を考察してみよう。検索されたその
４ワードは列１５２２ではクリアされない。それは何故
ならば次のアドレス・セットがオーバラップするからで
ある。具体的には、「８０００００３６ｈ」が「８００
０００３０ｈ」とオーバラップする。明らかなように、
３つのメモリ読み出し要求は、プリンタ・エンジン１１
０が次のスキャン・ライン１５２８を印刷する準備を完
了する前に、実行可能である。

【０１００】

【発明の効果】以上のように本発明により、新規なプロ
セッサを有し、コンピュータ・システムにかかる処理負
担を最小限に抑えることができる制御方法が提供され
る。

【図面の簡単な説明】

【図１】 典型的なページ・プリンタ・システムのブロ
ック図である。

【図２】 ページ・プリンタ・システムの具体的な実現
方法を示す図である。

【図３】 図２に示すプリンタ・ビデオ・プロセッサの
高レベルのブロック図である。

【図４】 図３の示すコントローラ１の低レベルのブロ
ック図である。

【図５】 図３に示すコントローラ２の低レベルのブロ
ック図である。

【図６】 図３のビデオ・データ待ち行列の低レベルの
ブロツク図である。

【図７】 図３に示すクロック・ディバイダの低レベル
のブロック図である。

【図８】 図３に示すコントローラ１内のステート・マ
シンによって実現される方法論を説明する図である。

【図９】 図３に示すコントローラ１内のステート・マ
シンによって実現される方法論を説明する図である。

【図１０】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１１】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１２】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１３】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１４】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１５】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１６】 図３に示すコントローラ１内のステート・
マシンによって実現される方法論を説明する図である。

【図１７】 前面モード用にプリンタ・ビデオ・プロセ
ッサによって生成されるＩ／Ｏアドレス指定の一例を示
す図である。

【図１８】 前面モード用にプリンタ・ビデオ・プロセ
ッサによって生成されるＩ／Ｏアドレス指定の一例を示
す図である。

【図１９】 裏面モード用にプリンタ・ビデオ・プロセ
ッサによって生成されるＩ／Ｏアドレス指定の一例を示
す図である。

【符号の説明】

１０２…命令用マイクロプロセッサ、１０４…プリンタ
・ビデオ・プロセッサ、１０６…ページメモリ、１０８
…シリアル通信インターフェース、１１０…プリンタ・
エンジン、 ２００…ページプリンタコントローラ、２
０４…システム・メモリ、２０６…Ｉ／０インターフェ
ース、２０８…メモリ・システム。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−264368（ＪＰ，Ａ) 特開 平２−156325（ＪＰ，Ａ) 特開 平１−249352（ＪＰ，Ａ) 特開 昭63−155321（ＪＰ，Ａ) 特開 昭62−74663（ＪＰ，Ａ) 特開 平３−285456（ＪＰ，Ａ) 特開 平４−140163（ＪＰ，Ａ) 特開 平５−278304（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 5/30 B41J 2/44 G06F 12/00 580 G06F 15/177 681

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも命令を発行する第１のプロセ
   ッサと、メモリと通信する第２のプロセッサを有し、ス
   キャン・データ・フェツチ、シリアル化並びに制御対象
   との同期化を実行する制御方法であって、第１のプロセ
   ッサからのコマンドを受信し、第２のプロセッサの制御
   と監視に関する情報を保持するとともに、制御対象の動
   作モードを設定するステップと、フレーム・バツファ・
   アドレス及びフォーマット定数を格納するステップと、
   メモリ・アドレス及び制御信号を生成するために前記フ
   レーム・バッファ・アドレス並びに前記フォーマット定
   数に対して算術演算を実行するステップと、前記メモリ
   にアクセスする前に前記メモリ・アドレスを一時的にラ
   ッチするステップと、前記メモリから並列スキャン・デ
   ータを受信するステップと、ぺージ・スキャン中にフレ
   ーム・バッファ内の前記スキャン・データをクリアする
   ステップと、前記スキャン・データを制御対象にシリア
   ル化して送るステップと、を有することを特徴とする制
   御方法。
2. 【請求項２】 制御対象に前記スキャン・データを反転
   して送るステップをさらに備えることを特徴とする請求
   項１記載の制御方法。
3. 【請求項３】 前記スキャン・データの検索中に前記メ
   モリ内に異なるフレーム・バッファをアドレス指定する
   ステップをさらに備えることを特徴とする請求項１記載
   の制御方法。
4. 【請求項４】 データ・バイトにあてられたメモリ・ア
   ドレスを前記の第２のプロセッサに提供するステップ
   と、前記第２のプロセッサにて前記メモリ・アドレスを
   データ・ワードにあてられた入出力アドレスに変換する
   ステップと、前記メモリに前記データ・ワードの転送を
   要求するステップと、さらに前記データ・ワードから前
   記データ・バイトを前記第２のプロセッサにて抽出する
   ステップとを備えることを特徴とする請求項１記載の制
   御方法。
5. 【請求項５】 前記データ・バイトを前記データ・ワー
   ドに変換するステップを備えることを特徴とする請求項
   １記載の制御方法。