JP2000135822A - コンピュ―タシステム - Google Patents

Abstract

(57)【要約】 【課題】 単一のＶＬＳＩＣ半導体チップに実装可能な
ＲＩＳＣ型マイクロプロセッサ・アーキテクチャを採用
できるコンピュータシステムを提供する。 【解決手段】 ページ・プリンタ・コントローラ（１
０）は命令プロセス、ビデオ・ポートを備えたプリンタ
・ビデオ・プロセッサ、データ用および命令用キャッシ
ュ・メモリ、プリンタ・ビデオ・ブロセッサを外部メモ
リおよびデータ用と命令用キャッシュ・メモリと相互接
続するためのメモリ・コントローラ、およびページ・プ
リンタ・コントローラを入出力ポートと相互接統するた
めの入出力コントローラを備えている。プリンタ・ビデ
オ・プロセッサは入出力コントローラおよびメモリ・イ
ンタフェースと統合化されてメモリ・バンド幅を最適化
し、優先順メモリ・アクセスを可能にする。命令プロセ
ッサは入出力バスを介してホスト・コンピュータとイン
タフェースをとる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、レー
ザ・プリンタなどのプリンタのコントローラに関する。
より具体的には、本発明は超大規模集積回路（ＶＬＳＩ
Ｃ）半導体チップに実装可能なコンピュータシステムに
関する。なお、本明細書の記述は本件出願の優先権の基
礎たる米国特許出願第０７／７２６，９２９号の明細書
の記載に基づくものであって、当該米国特許出願の番号
を参照することによって当該米国特許出願の明細書の記
載内容が本明細書の一部分を構成するものとする。

【０００２】

【従来の技術】ページ・プリンタ・コントローラはホス
ト・コンピュータの制御の下で動作して、レーザ・プリ
ンタなどのプリンタへビデオ信号を送るものである。デ
ータをディスプレイ座標系に変形し、画像ウィンドウに
合わせてオブジェクトをクリッピングし、ウィンドウを
宛先の表示装置のビューポイント（視点）に合ったスケ
ールにするといった機能は、米国特許第４，４４９，２
０１号、発明の名称「複数の同種プロセッサを採用した
幾何学図形処理システム」（ＧｅｏｍｅｔｒｉｃＰｒｏ
ｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｕｔｉｌｉｚｉｎｇ
Ｍｕｌｔｉｐｌｅ Ｉｄｅｎｔｉｃａｌ Ｐｒｏｃｅｓ
ｏｒｓ）に説明されており、また、グラフィック・ディ
スプレイに応用されるものとして、米国特許第４，６４
８，０４５号、発明の名称「ラスタ型表示装置用の高速
メモリおよびプロセッサ・システム」（Ｈｉｇｈ Ｓｐ
ｅｅｄ Ｍｅｍｏｒｙ ａｎｄ Ｐｒｏｃｅｓｓｏｒ
Ｓｙｓｔｅｍ ｆｏｒ Ｒａｓｔａｒ ＤｉｓＰ１ａ
ｙ）に説明されている。

【０００３】また、本発明の出願と同時に出願され、係
属中の米国特許出願第０７／７２７，００６号、発明の
名称「高性能ＲＩＳＣマイクロプロセッサ・アーキテク
チャ」（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＲＩＳＣ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔ
ｕｒｅ）、１９９１年７月８日出願（ＳＭＯＳ−７９８
４ＭＣＦ／ＧＢＲ）およびこれに対応する特願平５ー５
０２１５０号（特表平６ー５０１１２２号公報）、およ
び米国特許出願第０７／７２６，８９３号、発明の名称
「複数の異種プロセッサをサポートすることのできるマ
イクロプロセッサ・アーキテクチャ」（Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｃａｐａ
ｂｌｅ ｏｆ Ｓｕｐｐｏｒｔｉｎｇ Ｍｕｌｔｉｐｌ
ｅ Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｐｒｏｃｅｓｓｏｒ
ｓ）、１９９１年７月８日出願（ＳＭＯＳ−７９９２Ｍ
ＣＦ／ＧＢＲ／ＷＭＢ）およびこれに対応する特願平５
ー５０２１５１号（特表平６ー５０１１２３号公報）に
は、新規なシングル・チップＲＩＳＣ型プロセッサおよ
び当該プロセッサと一緒に動作可能なメモリ制御ユニッ
トによって、多重処理機能を実現することが開示されて
いる。

【０００４】本発明は、ＲＩＳＣ型プロセッサ・アーキ
テクチャを利用し、メモリ制御ユニットとのインタフェ
ースとなることができるプリンタ・コントローラ・アー
キテクチャを指向している。コントローラはプリンタ・
ビデオ・プロセッサ（ＰＶＰ：ｐｒｉｎｔｅｒｖｉｄｅ
ｏ ｐｒｏｃｅｓｓｏｒ）、ＵＡＲＴポート、入出力パ
ス・インタフェース、ＤＭＡコントローラ、ファームウ
ェアＲＯＭ、およびメモリ・インタフェースを備えてい
る。プリンタ・コントローラの主要機能は、ホスト・コ
ンピュータと通信し、データを画像データに変形し（座
標変形、クリッピング、スケーリング、ラスタ化）、プ
リント・エンジンの他の構成要素（例えは、レーザ・プ
リンタ）とのインタフェースとなりく診断を実行するこ
とである。ＲＩＳＣ型プロセッサと特殊グラフィック・
ハードウェアを含んだシングル・チップ・ユニット（イ
ンテルｉ８６０）は、この分野では公知である。しか
し、グラフィック・ハードウェアはＲＩＳＣ型プロセッ
サの外部に置かれており、物理的にも、機能的にもプロ
セッサに統合化されていない。

【０００５】

【発明が解決しようとする課題】本発明の目的は、単一
のＶＬＳＩＣ半導体チップに実装可能なコンピュータシ
ステムを提供することにある。本発明の別の目的は、上
掲の係属中の特許出願に開示されているＲＩＳＣ型マイ
クロプロセッサ・アーキテクチャを採用できるコンピュ
ータシステムを提供することにある。

【０００６】

【課題を解決するための手段】本発明のコンピュータシ
ステムは、ホストコンピュータと、メモリアレイと、プ
リンタエンジンと、前記ホストコンピュータ、前記メモ
リアレイ、および前記プリンタエンジンに結合され、前
記ホストコンピュータと通信する手段を有するシングル
チップ・プリンタコントローラを含むコンピュータシス
テムであって、前記プリンタコントローラがさらに、 １）プリンタエンジンのための複数の制御信号を生成
し、前記メモリアレイからフェッチすべきデータのメモ
リアドレスを生成し、フェッチされたデータをシリアル
化し、シリアル化したデータを前記プリンタエンジンに
提供するためのプリンタビデオプロセッサと、 ２）スーパースカラ・マイクロプロセッサとして形成さ
れ、（ａ）前記プリンタビデオプロセッサの作動を支援
するために、内部機能部として前記命令プロセッサ内に
相互接続された１つまたはそれ以上の図形機能ユニット
であり、（ｉ）直交回転ビットマップデータの各ブロッ
クを組立てるための直交方向ローテータ、（ii）受取っ
たデータを逆の順序で出力するためのビット／バイトミ
ラーユニット、（iii)図形命令に対応してピクセルを変
更するためのピクセル変更部、のうちの少なくとも１つ
を含む図形機能ユニットと、（ｂ）前記図形機能ユニッ
トに並行に命令を発行する命令スケジューラと、を含む
命令プロセッサと、 ３）前記プリンタビデオプロセッサに結合され、前記プ
リンタビデオプロセッサからメモリトランザクション要
求を受取り処理するためのメモリコントローラとから構
成される。

【０００７】

【発明の実施の形態】本発明によるページ・プリンタ・
コントローラ（ＰＰＣ：ｐａｇｅ ｐｒｉｎｔｅｒ ｃ
ｏｎｔｒｏ１１ｅｒ）は、上掲の特許出願に記載されて
いるＲＩＳＣ型プロセッサおよびメモリ・コントローラ
を使用して実現することが可能であり、本明細書に説明
しているように、ページ・プリンタ・エンジンを制御す
るためのプリンタ・コントローラはＲＩＳＣ型プロセッ
サおよびメモリ・コントローラに基づいている。本明細
書で「レーザ」プリンタと言うときは、広い意味におい
て、類似のインタフェースを備えた一切のページ型プリ
ンタを意味する。

【０００８】以下、図面を参照して説明するが、図１は
ＰＰＣ１０を示す概要システム・ブロック図であり、Ｐ
ＰＣ１Ｏは、メモリ・バンクＯとオプションとしてのメ
モリ・バンク１を備えた２ウェイ・インタリーブ方式メ
モリ・アレイ１２、ホスト・コンピユータおよび各種周
辺機器と通信するための入出力バス１４、特殊目的（プ
リンタ制御）ＵＡＲＴ、および汎用ＵＡＲＴとのインタ
フェースとなり、プリンタのラスタ・スキャン・レーザ
ヘビデオ信号を送る。ＰＰＣユニット１０は図２のブロ
ック図に詳しく示すように、ＲＩＳＣＣＰＵまたは命令
処理ユニット（ＩＰＵ）２０を備えており、これは、オ
プションとしてのデータ用キャッシュ２２、オプション
としての命令用キャッシュ２４、およびオプションとし
てのＲＩＳＣ命令ＲＯＭ２６と直接に通信する。このマ
イクロプロセッサ・ユニット２０は、さらに、１つまた
は２つ以上のポートをもつメモリ・インタフェース・ユ
ニット２８を介してメモリと交信する。

【０００９】上述したように、好適実施例におけるマイ
クロプロセッサ・ユニット２０は本出願と同時に出願
し、係属中の米国特許出願第０７／７２７，００６号
（ＳＭＯＳ−７９８４ＭＣＦ／ＧＢＲ）に開示されてい
るＲＩＳＣチップおよび米国特許出願第０７／７２６，
８９３号（ＳＭＯＳ−７９９２ＭＣＦ／ＧＢＲ／ＷＭ
Ｂ）に開示されているメモリ・インタフェースに基づい
ており、いずれもそれを参照することで本明細書の一部
を構成するものとする。さらに、命令処理ユニットは、
プリンタ・ビデオ・プロセッサ３０をサポートする特殊
な機能ユニットをいくつか備えており、そのような機能
ユニットとしては、ピクセル変更データ経路（ｐｉｘｅ
１ ｍｏｄｉｆｉｃａｔｉｏｎ ｄａｔａｐａｔｈ）、
直交方向ローテータ（ｏｒｔｈｏｇｏｎａ１ ｒｏｔａ
ｔｏｒ）、およびビット／バイト・ミラー（ｂｉｔ／ｂ
ｙｔｅ ｍｉｒｒｏｒ）がある。

【００１０】図３は・ピクセルがグラフィック命令によ
って変更されるピクセル変更データ経路を示した機能ブ
ロック図である。ピクセルはデータ経路に示すようにグ
ラフィック命令によって変更される。宛先とソースはビ
ット単位でＬＦＵによって組合わされる。組合わされた
結果は出力ＭＵＸに渡され、元の宛先または変更された
宛先のいずれかが出力に渡される。計算はビット単位で
行われるので、変更された宛先または未変更の宛先の選
択は、個々のデータ経路ビットのＬＥＭ、ＲＥＭおよび
マスク・データによって行われる。ＬＥＭとＲＥＭは５
ビットの数であり、この数は変更すぺきビット範囲の左
端と右端を定義しており、エッジ・ジェネレータ・ロジ
ック（ｅｄｇｅ ｇｅｎｅｒａｔｏｒ １ｏｇｉｃ）に
よって処理されてビット・フィールド（左マスクと右マ
スク）に展開され、マルチプレクサを制御するために使
用される。左マスク・右マスクおよびマスク・データは
ビット単位で論理和（ＯＲ）がとられる。これは、変更
すベき宛先ビットについてすベてのビットを０にセット
する必要があるためである。図３の回路は、グラフィッ
ク・ピクセル変更データ経路を「ビット・スライス」構
造で表現したものである。ＬＦＵ機能コードはプロセッ
サ状態レジスタに保持される。

【００１１】宛先は常に「ソース」と組合わされる。ソ
ースは事前に定義したデータである場合とメモリ・ビッ
トマップからコピーされる場合とがある。ソースと宛先
は、２個の２進ビットの１６通りの組合せの１つと結合
することができる。マスクを使用すると、そのマスクは
マスク画像内でセットされているピクセルに変更される
ピクセルを制限する。

【００１２】図４は、直交方向（９０度または２７０
度）に回転するビットマップ・データのブロックをアセ
ンブルするために使用される直交方向ローテータ（ｏｒ
ｔｈｏｇｏｎａ１ ｒｏｔａｔｏｒ）を示す機能ブロッ
ク図である。ソース・データの下位バイトはユニットに
保持されている８個のレジスタのビットに書かれる。内
部ワードを埋めるために最大３２バイトまでが書かれ、
直交方向に回転したデータがそのあとメモリに書かれる
か、プロセッサによって使用される。ワードが下位から
上位のレジスタ・アドレスに向かって読み出される場合
は、回転は９０度であり、上位から下位のレジスタ・ア
ドレスに向かってレジスタが読み出されると、データは
２７０度だけ回転する。

【００１３】図４はロジックの基本的オペレーションを
示したものである。ソースは８ビットでロードされてい
る。ビット０はレジスタ０の３２ビットすべてに渡され
る。ビット’ｎ’はレジスタ’ｎ’の３２ビットすべて
に渡される。選択されたビットはビット・デコードで使
用され、８ワード内から変更すべきビットを選択する。
このようにして、各レジスタの１ビットは常にソースか
ら１ビットずつロードされる。各ワードの中のデータは
いつでも読み取ることが可能になっている。さらに、す
べてのワードは「移動」（ｍｏｖｅ）命令を使用して直
接に事前ロード（プリロード）することが可能であり、
また、すべてのレジスタは、初期設定を目的に同時にブ
ロックでクリアすることが可能である。

【００１４】直交方向ローテータ命令には、ＡまたはＢ
レジスタとの問の移動、ローテータ・プリセット、バイ
ト直交方向回転がある。直交方向ローテータ・プリセッ
トは、直交方向レジスタに入っている全ビットの値を１
つの命令でセツトする。この命令は１つのパラメータ
「レベル」をもっている。この８ビット・パラメータは
８個の直交方向レジスタの各々の全ビットに１ビットを
ロードする。ビット〈０〉は直交方向レジスタ０の全ビ
ットにロードされ、ビット〈ｎ〉はレジスタｎの全ビッ
トにロードされる（以下、同様）。バイト直交方向回転
は上述したように、汎用レジスタからのデータの下位バ
イトを直交方向に回転させる。バイト直交方向回転は２
つのパラメータをもっている。データのバイトを保持す
るレジスタと選択されたビットを保持するレジスタであ
る。これらのレジスタからのデータは、それぞれ８ビッ
トと５ビットに切り捨てられる。

【００１５】図５は、４個のマルチプレクサ（ＭＵＸ）
からなるビット／バイト・ミラー（ｂｉｔ／ｂｙｔｅ
ｍｉｒｒｏｒ）を示すもので、マルチプレクサの各々は
８ビット・バイトを受け取り、以下の表に示すように、
これらのビットを同じ順序にまたは逆順（鏡映して）に
出力する。

【００１６】 入力ビット 出力ビット 入力ビット 出力ビット ０ ７ ８ １５ １ ６ ９ １４ ２ ５ １０ １３ ３ ４ １１ １２ ４ ３ １２ １１ ５ ２ １３ １０ ６ １ １４ ９ ７ ０ １５ ８ １６ ２３ ２４ ３１ １７ ２２ ２５ ３０ １８ ２１ ２６ ２９ １９ ２０ ２７ ２８ ２０ １９ ２８ ２７ ２１ １８ ２９ ２６ ２２ １７ ３０ ２５ ２３ １６ ３１ ２４ ビットがワード内で鏡映されたあと、そのワードを１バ
イトずつメモリに書き戻すことができる。あるいはバイ
トを回転シフタ回路（ｂａｒｒｅ１ ｓｈｉｆｔｅｒ
ｃｉｒｃｕｉｔ）を用いて並べ替えることも可能であ
る。ビット・ミラー命令はレジスタからソース・ワード
を読み取り、鏡映された内容を宛先レジスタに書き戻
す。

【００１７】ビットマップの鏡映（ｍｉｒｒｏｒｉｎ
ｇ）ど直交方向回転はハードウェアでサポートして行う
ことができる。時間を消費する作業（タスク）をファー
ムウェアとソフトウェアで比較的高速で行えるようにす
る２つのハードウェア機能ユニットが用意されている。
ビット・ミラー・ユニットはそこにロードされたワード
の各バイト内のビットをすべて鏡映する。これらのバイ
トは、必要ならば、バイト抽出（ｅｘｔｒａｃｔ ｂｙ
ｔｅ）やバイト・マージ（ｍｅｒｇｅ ｂｙｔｅ）とい
ったように、シフト命令を使用して並べ替えることが可
能である。標準シフタ機能と併用してこのユニットで１
８０度の回転を行うことが可能である。直交方向ローテ
ータ・ユニットはワードの下位バイトをレジスタの選択
可能ビットに入れる。各レジスタには１ビットが入れら
れる。その結果、８個のレジスタの内容は、最終的に
は、直交方向に回転した３２ビットｘ８ワード・ブロッ
クのビットからなっている。ビット・ミラー・ユニット
は、メモリ内のビットを鏡映して（逆順にすること）、
直交方向に１８０度回転させることをサポートするもの
である。このユニットはそこを通過するワードの全バイ
ト内のビットをスワップ（入れ替えること）する。ビッ
ト・ミラー・ユニットはピクセル変更データ経路に組込
みまたは統合化しておく（ｉｎｔｅｇｒａｔｅｄ）と、
好都合である。

【００１８】図６および図７に示すように、図３〜図５
の特殊機能回路はＩＰＵに統合化されている。特殊機能
回路は機能ユニットとして統合化することも、機能ユニ
ット群（クループ）内に統合化することも可能である。
図６において、回路は機能ユニット（グループ）で示さ
れており、他の機能ユニット（例えは、ＡＬＵ、乗算
器、ＦＡＬＵ）が相互接続されているのと同じように、
ＭＵＸを経由してレジスタ・ファイルＡおよびＢと相互
接続されている。図７に示すように、ソース・データＭ
ＵＸおよび制御信号ＭＵＸは直交方向ローテータ、ピク
セル変更ユニット（ｐｉｘｅ１ ｍｏｄｉｆｉｅｒ）、
およびミラーと相互接続されている。

【００１９】グラフィック機能ユニットは完全にＲＩＳ
Ｃ ＩＰＵに統合化されている。この機能ユニットは特
殊グラフィック命令によって使用される。この命令は、
他のＲＩＳＣ命令と同じように実行される。ＲＩＳＣコ
アは、「スーパスカラー」型オペレーションの機能を備
えている。つまり、２つ以上の命令を各サイクルごとに
実行し、完了することができる。グラフィック機能ユニ
ットは、ＡＬＵや乗算器などの、より標準的な他の機能
ユニットと同じようにスケジュール別にスケジュールさ
れる。

【００２０】直交方向ローテータ・ユニットとピクセル
変更ユニットは内部「状態」情報をもっており、この情
報はＩＰＵコンテキスト・スイッチの期問維持されてい
る。これらの状態レジスタは、レジスタ・ファイルと機
能ユニット間の特殊レジスタ移動命令によって他のプロ
セッサ状態情報（例えば、除算の商および剰余レジス
タ）と同じように処理される。これらの機能ユニット
は、シフタ機能ユニットと同じバス群を通して、左右対
称にＡおよびＢ ＩＰＵレジスタ・ファイルで使用する
ことができる。

【００２１】プリンタ・ビデオ・プロセッサ 図２に示したプリンタ・ビデオ・プロセッサ（ＰＶＰ）
２８の詳細を図８の機能ブロック図に示す。ＰＶＰはタ
イミング信号を生成し、スキャン（走査）データのフェ
ッチとスキャン・データ・シリアル化（逐次化）を行
い、プリント・エンジンの同期化を行うと共に、スキャ
ン状況と割込みを引き起こす機能を備えている。この回
路の大部分はシステム・クロックによってクロックがと
られるが、シリアル化とある種の制御ロジックは、プリ
ント・エンジン・ビデオ・クロック（Ｗｃ１ｋ）と呼ば
れる別のクロックによってクロックがとられる。

【００２２】ビデオ・レジスタ・ファイル３０は、タイ
ミングとメモリ・アドレスを生成するために使用される
レジスタを収めている。これらのレジスタはメイン・シ
ステム・プロセッサによって読み書きすることができ
る。以下に示したレジスタは、ビデオ・レジスタ・ファ
イルに収められている。レジスタ 目的 Ｂａｓｅ フレーム・バッファ開始アドレス （バイト・アドレス） ＰＢａｓｅ 旧ベース・レジスタ（バンド・バツファ・モード） Ｘ＿ｍａｘ フレーム・バッファ・スキャンの幅（バイト数） Ｙ＿ｓｔｅＰ メモリ・アドレス・インクリメント （本文の説明参照） Ｙ＿ｍａｘ フレーム内のスキャン数 Ｔ−ｍａｒｇｉｎ フレーム上部のスキャン数 Ｂｓｉｚｅ バンド・バッファ・サイズ（行数） Ｖ＿ｉｎｔ 垂直方向割込みスキャン番号 Ｂａｓｅ ｃｕｒｒｅｎｔ 現ぺース・レジスタ（内部で使用） Ｃｕｒｒｅｎｔ 現スキャン・メモリ・アドレス （内部で使用） Ｘ＿ｃｕｒｒｅｎｔ スキャン内の現Ｘアドレス（内部で使用） Ｙ＿ｃｕｒｒｅｎｔ 現スキャン番号（内部で使用） Ｄａｔａ＿Ｓｉｚｅ メモリ・アクセス・サイズ（内部で使用） Ｂｃｎｔ 現バンド・バッファ内の現在位置 Ｔｍｐ＿０ 一時レジスタ（内部で使用） Ｔｍｐ＿１ 一時レジスタ（内部で使用） Ｔｍｐ＿２ 一時レジスタ（内部で使用） 次のレジスタはレジスタ・ファイルに入っていないが、
タイミング計算のために使用される。レジスタ 目的 Ｌ＿ｍａｒｇｉｎ ビデオは最初のドットの左端までクロックがとられる Ｘ＿ｍａｘ１ （スキャン・ライン−１内のバイト数）を使用して プログラム べース・メモリ・アドレスは１６バイト境界に境界合わ
せされていなければならない。スキャンはバイト数が奇
数の幅にすることができる。Ｘ＿ｍａｘは、スキャン・
ライン内のバイト数を８の最寄りの倍数まで丸めて保持
している。Ｘ＿ｍａｘｌはスキャン当たりのバイト数か
ら１を引いたバイト数を保持している。

【００２３】定数ＲＯＭ３２は、０、１、４、８、１６
になっている。加算器（ａｄｄｅｒ）３４はレジスタ・
ファイルと定数について算術演算を行う。計算結果はレ
ジスタ・ファイルに書き戻すことができるが、コントロ
ーラ３５によって使用されて、アドレス、コントロール
および状況が生成される。この出力はメモリ・アドレス
・ジェネレータに渡され、これを受けて、ジェネレータ
は次にシリアル化すべきワードをフェッチする。状態は
コントローラと加算器フラグ（ゼロおよびキャリー・ア
ウト）によってセットされる。

【００２４】ビデオ・データは、ＦＩＦＯまたはビデオ
・データ待ち行列（Ｖｉｄｅｏ Ｄａｔａ Ｑｕｅｕ
ｅ）にロードされる。シリアライザ（ｓｅｒｉａ１ｉｚ
ｅｒ）は、待ち行列が空になったとき待ち行列からロー
ドされる。待ち行列は一杯（ｆｕｌｌ）信号と空（ｅｍ
ｐｔｙ）信号をもっており、シーケンサはこの信号によ
ってデータの流れ（フロー）を制御してデータ損失を防
止し、あるいはスキャン終了前に待ち行列が空になるの
を防止している。待ち行列の深さは実現方法に依存し、
メモリ・システムにおいて予想される最悪のケースと目
標とする最大ビデオ・クロック・レートによって設定さ
れるが、最小限８ワードである。

【００２５】シリアライザ３８はバッファ付き並列−直
列シフト・レジスタ（ｂｕｆｆｅｒｅｄ ｐａｒａｌｌ
ｅ１−ｔｏ−ｓｅｒｉａ１ ｓｈｉｆｔ ｒｅｇｉｓｔ
ｅｒ）であり、データの８ビットからドット当たり１ビ
ットの割合でデータを生成する。このシフト・レジスタ
はシリアル・データをシフトして、ビデオ・インタフェ
ース・シリアル・データ出力ピン（Ｗｄａｔａ）から出
力する。データをプリント・エンジンが要求しているこ
とをシーケンサが指示した時、ビデオ・クロック（ＤＣ
ｌＫ）ごとに１ビットの割合でデータがシフトする。Ｄ
ＣｌＫはキャノン・モード（Ｃａｎｏｎ ｍｏｄｅ）で
は、Ｗｃｌｋの１／８または１／１６に相当する。前面
ページを印刷するときは、待ち行列からの最下位バイト
から先にシフト・レジスタにロードされ、これに対し、
裏面ページの場合は、最上位バイトから先にロードされ
る。前面ページ印刷の場合は、データは右にシフトさ
れ、裏面ページ印刷の場合は、データは左にシフトされ
る。

【００２６】ＰＰＣをカラー・プリンタで使用する場合
は、複数のカラーを表示するには複数回のパスが必要で
あり、またパック化したピクセルをフレーム・バッファ
内で使用し、エンジンが要求するビデオ・クロックの倍
数でシリアル化してＰＰＣから出力する必要がある（例
えは、４ビット／ピクセルのときは、４ｘ）。モード、
コマンドおよび状況レジスタ４０はメイン・プロセッサ
が読み取り、そこに書き込むことができ、スキャン変換
をソフトウェアで制御し、スキャン変換をソフトウェア
でモニタし、ＰＶＰ割込みをソフトウェアで制御する。

【００２７】コントローラはコマンド・レジスタ（ＩＰ
Ｕ２０によってアクセスされる）の制御の下でスキャン
・ユニットのシーケンスを進めさせる。ＩＰＵは、コマ
ンド・レジスタの開始フレーム・ビットをセットしてス
キャン・コマンドをロードし、この指示を受けてコント
ローラはスキャンを開始する。コントローラはスキャン
を初期設定し、シーケンスに従ってページをスキャンし
ていく。スキャン保留ビット（ｓｃａｎ ｐｅｎｄｉｎ
ｇ ｂｉｔ）は、ベース・レジスタが再ロードのために
解放されるとリセットされ、別のスキャンを開始するこ
とが可能になる。コントローラはデータ経路に対して一
連の計算を行って、シリアライザをロードするためのメ
モリ・アドレスとプリント・エンジンに対するタイミン
グを生成し、これはページが完了するまで行われる。ペ
ージが完了したとき、コマンド・レジスタのスキャン保
留ビットがリセットされていれば、ページは新しいアド
レスから再開される。

【００２８】モード・レジスタは読み書きレジスタであ
る。モード・レジスタの内容は次の通りである。コマンド・ビット リセット・レベル 機能 〈０〉 ＴＭＤＥ ０ タイミング・モード 〈１〉 ＪＢＭＳ ０ ＪＢＭＳモード 〈２〉 ＢＢＥ ０ バンド・バツフア・割込み許可 〈３〉 ＣＩＮＴ ０ 印刷完了割込み許可 〈４〉 ＶＩＮＴ ０ 垂直方向割込み許可 〈５〉 ＰＲＤＹ ０ ＰＲＤＹ割込み許可 〈６〉 ＶＳＲＥＱ ０ ＶＳＲＥＱ割込み許可 〈７〉 ＢＢＩ ０ バンド・バッファ割込み許可 〈８〉 ＤＩＶ ０ ビデオ・クロック分割選択 〈９〉 ＢＬＶ ０ ブラック・レベル 〈３１：１０〉予備 ０ Ｏにブロクラムする 「タイミング・モード」には（Ｐｒｉｍａｒｙ）基本、
ＪＢＭＳまたは代替（Ａ１ｔｅｒｎａｔｅ）タイミング
・モードのいずれかを選択する。

【００２９】 バンド・バッファ・モードは、ＢＢＥビットが１のとき
選択される。バンド・バッファ・モードが割込み許可さ
れていないと、通常の全ページ・モードが選択される。

【００３０】ＣＩＮＴ、ＶＩＮＴ、ＰＲＤＹおよびＶＳ
ＲＥＱは、それぞれの割込み発生源では割込み可能にな
っている。これらのビットのいずれかが１にセットされ
ると、その関連割込み発生源はＰＶＰ割込みを引き起こ
すことが許可される。割込みは一度に２つ以上アクティ
ブにすることができる。ＰＲＤＹビットがセットされた
ときは、ＰＲＤＹピンがインアクティブからアクティブ
に移り変わると、割込みが通知される。ＶＳＲＥＱビッ
トがセットされたときは、ＶＳＲＥＱピンがインアクテ
ィブからアクティブに移り変わると、割込みが通知され
る。

【００３１】モード・レジスタは、オペレーションの開
始に先立ってブロクラムしておかなければならない（下
述するコマンド・レジスタを参照）。モード・レジスタ
はダブル・バッファ方式になっていない。ＰＶＰがアク
ティブにあるときモード・レジスタに対する変更は許さ
れず、変更を行うと、挙動が予測不可能になる。基本モ
ードでは、ＤＩＶが０ならば、ＰＶＰクロック・ジェネ
レータはビデオ入力クロックを８で分割し、１ならば、
入力クロックを１６で分割する。代替またはＪＢＭＳモ
ードでは、ＰＶＰはビデオ入力クロックの分割を行わな
い。ブラック・レベルは、ＢＬＶビットが０ならば１で
あり（省略時のレベル）、そうでなければ、ブラック・
レベルは０である。ビデオがブランキング（帰線消去）
されたときは、そのレベルはホワイト・レベルと同じで
ある。予備ビットは、起こり得る二次的影響を防止する
ためにゼロにプログラムしておく必要がある。これは、
一部のビットがブロダクション（実稼働ないし生産）テ
スト機能または将釆の機能強化のために使用される場合
があるためである。

【００３２】コマンド・レジスタは書込み専用レジスタ
である。その内容は状況（ステータス）レジスタを通し
て読み取ることができる。コマンド・レジスタの内容は
次の通りである。コマンド・ビット リセット・レベル 機能 〈０〉 ＳＴＦ ０ 開始フレーム 〈１〉 ＲＳＥＴ ０ ＰＶＰリセット（診断目的） 〈２〉 ＢＫＲＬ ０ 裏面ページを右から左へ印刷 〈３〉 ＥＲＡＳＥ ０ 印刷後消去 〈３１：４〉予備 ０ ０にプログラム コマンド・レジスタはＰＶＰオペレーションを初期設定
し、ある種のテスト機能をサポートするために使用され
る。コマンド・レジスタによる以外は、どのオペレーシ
ョンも初期設定されない。コマンド・レジスタはダブル
・バッファ方式になっている。レジスタが初めてロード
されると、ＰＶＰによるフレーム生成が可能になる。レ
ジスタが２回目にロードされたときは、新しいフレーム
は、その２番目のフレームがＲＳＥＴまたはテスト機能
でなければ、最初のフレームが完了すると開始する。そ
のあと、コマンド・レジスタが最初のフレームが完了し
ないうちに３回目にロードされると、その結果は予測不
能になる。ただし、ＲＳＥＴビットがセットされている
場合は別で、その場合は、すべてのオペレーションが途
中で打ち切られることになる。

【００３３】最も重要なコマンドは「開始フレーム」で
あり、通常のシステム・オペレーション時にＰＶＰが実
行するタイミングとＤＭＡオペレーションはこのフレー
ムで開始されるためである。ＰＰＣリセット・ピンが要
求されると、コマンド・レジスタがクリアされ、すべて
のオペレーションが中止される。コマンド・レジスタ
の”ＲＳＥＴ”ビットをセットすると、すべてのオペレ
ーションを途中で中止させることも可能である。このＲ
ＳＥＴビットは他のビットに優先する。

【００３４】ＢＫＲＬが１のときは、裏面印刷が行われ
る。この場合は、ページは逆順に（下から上へ、右から
左へ）スキャンされる。ＥＲＡＳＥは、フレーム・バッ
ファが印刷中に消去されることを意味する。メモリ・ワ
ードが印刷のために読み取られると、そのワードは消去
される。予備ビットは、起こり得る二次的影響を防止す
るためにゼロにプログラムしておく必要がある。これ
は、一部のビットがプロダクション（実稼働ないし生
産）テスト機能または将来の機能強化のために使用され
る場合があるためである。

【００３５】状況レジスタはＰＶＰ制御とモニタに関係
する情報を保持している。ビットはユニークであり、そ
れぞれ異なる特性をもっている。状況レジスタは読み書
きレジスタであり、その内容は次の通りである。

【００３６】 状況ビット 読取り／書込み 機能 〈０〉 ＦＩＰ 読取り フレーム進行中 〈１〉 ＦＰＤ 読取り フレーム保留中 〈２〉 ＣＩＮＴＡ 読取り／クリア ページ完了 〈３〉 ＶＩＮＴＡ 読取り／クリア 垂直タイマ完了 〈４〉 ＢＢＩＡ 読取り／クリア （バンド）バッファ完了 〈５〉 ＰＲＤＹＡＰ 読取り／クリア ＰＲＤＹ正エッジ遷移受信 〈６〉 ＰＲＤＹＡＮ 読取り／クリア ＰＲＤＹ負エッジ遷移受信 〈７〉 ＶＳＲＥＱＡ 読取り／クリア ＶＳＲＥＱ遷移受信 〈８〉 ＬＳＹＮＣ 読取り ＬＳＹＮＣピン・レベル 〈９〉 ＦＳＹＮＣ 読取り ＦＳＹＮＣピン・レベル 〈１０〉 ＰＲＤＹ 読取り ＰＲＤＹピン・レベル 〈１１〉 ＰＰＲＤＹ 読取り ＰＰＲＤＹピン・レベル 〈１２〉 Ｐｒｎｔ 読取り／書込み プリント・ピン・レベル 〈１３〉 ＣＰｒｄｙ 読取り／書込み ＣＰｒｄｙピン・レベル 〈１４〉 ＭＲＥＱ 読取り メモリ要求保留 〈１５〉 ＢＬＡＮＫ 読取り 水平帰線消去状況 〈１６〉 ＦＩＦＯＥ 読取り ＦＩＦＯ空 〈１７〉 ＦＩＦＯＥＢ 読取り ＦＩＦＯブロック空 〈１８〉 ＦＩＦＯＦ 読取り ＦＩＦＯ一杯 〈１９〉 ＦＩＦＯＲＥ 読取り／クリア ＦＩＦＯ再充填エラー 〈２０〉 ＥＲＡＳＥ 読取り 印刷割込み許可後フレーム・バッ ファ消去 〈２１〉 ＢＫＲＬ 読取り 裏面ページを右から左へ印刷 〈２２〉 ＶＳｙｎｃ 読取り／書込み ＶＳｙｎｃピン・レベル ＦＩＰビットは、フレームが開始されたが、まだ完了し
ていないことを示している。ＦＰＤビットは２番目のオ
ペレーションがロードされたが、まだ開始されていない
ことを示している。ただし、リセット・コマンドの場合
は例外で、この場合は、すべてのオペレーションを中止
し、これらのビットをクリアする。

【００３７】状態遷移ビット（ＣＩＮＴＡ、ＶＩＮＴ
Ａ、ＢＢＩＡ、ＰＲＤＹＡ、ＶＳＲＥＱＡ）は、それぞ
れに関連する事象が発生し、まだクリアされていないこ
とを示している。関連の割込み許可がセットされている
と、アクティブになったとき割込みを引き起こす。割込
みは、クリアすべきビットに１を書くことによって状況
レジスタの状態ビットがクリアされたとき、クリアされ
る。関連ビットに０を書いたときは、ビットは未変更の
ままである。ハードウェアによってセットされた関連状
態ビットは、ＰＰＣのリセット・ピンがアクティブにな
るか、ＰＶＰリセット・コマンドが実行されたとき、上
述した場合を除きリセットされない。

【００３８】ピン・レベル・ビットは入出力ピンのレベ
ルを保持している。ＬＳＹＮＣ、ＦＳＹＮＣ、ＰＲＤＹ
およびＰＰＲＤＹピンはすべて入力であり（従って、読
取り専用）、ＶＳＹＮＣ、ＰｒｎｔおよびＣＰＲＤＹピ
ンは出力である。ＶＳＹＮＣ，ＰｒｎｔおよびＣＰｒｄ
ｙはリセット・オペレーションによって０にクリアさ
れ、プロセッサが状況レジスタに書込みを行うことよっ
てどのレベルにもプログラム可能である。ＴＭＤＥ，Ｂ
ＢＥおよび割込み許可ビットは最後にモード・レジスタ
にロードされたプログラム値を保持している。ＭＲＥＱ
状況ビットは、まだ完了していない未処理のメモリ要求
が１つまたは２つ以上ＰＶＰに残っていることを示して
いる。ＢＬＡＮＫビットは、水平帰線消去が現在行われ
ていることをＰＶＰタイミングが示していることを示し
ている。ＦＩＦ０状況ビットはＦＩＦＯ制御状態を保持
している。これらのビットはすべてテスト目的に使用さ
れるものである。ＰＰＣがリセット・ピンによって初期
設定されるか、リセット命令がＰＶＰコマンド・レジス
タにセットされるか、個々のビットが状況レジスタを通
してリセットされると、すべての割込みがリセットされ
る。

【００３９】Ｖ＿ｉｎｔレジスタがロードされると、こ
れは各ラインがリセットされるつどデクリメントされて
いく（Ｘ＿ｃｕｒｒｅｎｔがＸ＿ｍａｘからロードされ
たとき）。Ｖ＿ｉｎｔが０以下になると、ＶＩＮＴＡ状
況ビットがセットされる。ＶＩＮＴ割込み許可ビットが
セットされていれば、割込みがＩＰＵに送られる。スキ
ャン・ライン内でポイントされているデータがプリンタ
に送られると、Ｖ＿ｉｎｔが引き起こされる。印刷完了
状態（ＣＩＮＴ）は、最後にスキャンしたデータがプリ
ンタに送られるとセットされる。印刷完了割込みは、状
況ビットがセットされ、その割込み許可がセットされる
と、通知される。

【００４０】ＰＲＤＹ割込みは、ＰＲＤＹ割込みが許可
されているとき、ＰＲＤＹピンがインアクティブからア
クティブに移り変る（ＰＲＤＹＡＰ遷移ビットが状況レ
ジスタにセットされる）とセットされる。ＰＲＤＹ割込
みは、ＰＲＤＹ割込みが許可されているとき、ＰＲＤＹ
ピンがアクティブからインアクティブに移り変る（ＰＲ
ＤＹＡＮ遷移ビットが状況レジスタにセットされる）と
セットされる。ＢＢＩ割込みは、ＰＶＰがバンド・バッ
ファ・モードにあり、ＢＢＩ割込みが許可されており、
現バッファが印刷され（ＢＢＩ状況ビットがセットさ
れ）、そしてべース・レジスタがスワップされたとき、
セットされる。バンド・バッファ・モードが選択されて
いないときは、ＢＢＩ状況ビットは常にクリアされる。タイミング 図１２〜図１５は、従来のレーザ・プリンタで使用され
ているＰＰＣビデオ・インタフェースのタイミングを示
す図である。ビデオ・データ・クロック・ロジック（ク
ロックはＷｃ１ｋピンから得られる）とシステム・クロ
ック・ロジック間のすべてのインタフェースで同期がと
られる。タイミング・コントローラはＷｃ１ｋクロック
と内部ＰＰＣクロックの両方と同期している回路を備え
ている。このコントローラは、シリアル化ハードウェ
ア、シーケンサおよびタイミング・ピンに対するタイミ
ング信号と制御信号を生成する。プリント・エンジンに
よってコントローラはビデオ・データ・クロック（Ｗｃ
１ｋ）を生成することができるのに対し、ＰＰＣはクロ
ックを生成しないが、代替モードの場合と同じように、
クロックを生成するためにはボードまたはプリント・エ
ンジンが必要である。このクロックはＰＰＣクロックと
非同期にすることが可能である。

【００４１】ビデオ・プロセッサで行われる事象は次の
ような順序で行われる。 １）ビデオ・レジスタ・ファイル・パラメータが事前ロ
ードされ、この中にはぺース・レジスタが含まれる。ペ
ージ・サイズ、フレーム・バッファ・アドレスまたはマ
ージンが変更されていなければ、これは通常プリンタの
初期設定時に行われる。 ２）ＰＲｄｙピンがプリンタによって要求される。 ３）Ｐｒｎｔピンが制御ソフトウェアによって要求され
る。 ４）プリント・コマンドがＩＰＵによってコマンド・レ
ジスタにロードされる。 ５）ＦＳｙｎｃ入力が要求されると、シーケンサは上部
マージンのタイミングをとることを始める（このマージ
ンはレジスタＴ＿ｍａｒｇｉｎによってプログラムされ
ている）。 ６）上部マージン・タイマが完了ナると、シーケンサは
次のＬＳｙｎｃ入力を待つ。 ７）次のＬＳｙｎｃ入力を受信すると、シーケンサは左
マージン・タイマを開始し（このマージンはレジスタＬ
＿ｍａｒｇｉｎによってプログラムされている）、プリ
ンタが準備状態（ｒｅａｄｙ）にあるとき、プリンタに
最初に送るべきフレーム・バッファ・データをフェッチ
する。 ８）左マージン・タイマが完了すると、ビデオ・データ
はＷｃ１ｋ入力クロックと同期してＰＰＣチップから出
力されてＷｄａｔａピンに現れる。スキャンの終了は、
この場合もＬ＿ｍａｒｇｉｎカウンタによって判断され
るが、Ｘ＿ＭＡＸレジスタ・データを使用しても判断さ
れる。 ９）スキャンが終了すると、シーケンサは最後のスキャ
ンが完了するまで、再びＬＳｙｎｃとＬ＿ｍａｒｇｉｎ
タイマを待つ。 １０）最後のスキャンが完了すると、シーケンサは次の
プリント・コマンドを待つ。保留中のプリント・コマン
ドが存在すると、新しいフレームが即時に開始される。

【００４２】Ｔ＿ｍａｒｇｉｎ（図１３）およびＬ＿ｍ
ａｒｇｉｎ（図１２）タイマは、ビデオ・データをそれ
ぞれ用紙およびプリンタ・スキャナと同期をとるために
使用される。これらのタイマはそれぞれＦＳｙｎｃおよ
びＬＳｙｎｃ入力ピンと同期がとられている。

【００４３】Ｔ＿ｍｒｇｉｎカウンタはＦＳｙｎｃのあ
とで印刷の開始前にカウントすベきＬＳｙｎｃパルスの
数を保持している。Ｔ＿ｍａｒｇｉｎタイミングはシー
ケンサによってレジスタ・ファイルに対して行われる。
ＬＳｙｎｃパルスはＰＰＣクロックと同期がとられて、
カウントされる。Ｌｓｙｎｃの前縁だけが意味をもって
いる。

【００４４】Ｌ＿ｍａｒｇｉｎカウンタは、各スキャン
・ライン上のプリンタ・データの開始前の各ラインにお
けるプリンタ・ビデオ・クロックの数を初期値として保
持している。この数は各Ｌ＿ｓｙｎｃの開始時にタイミ
ング・コントローラ内のハードウェア・カウンタにロー
ドされ、そのあとＷｃ１ｋだけデクリメントされる。カ
ウントがゼロになると、ビデオ・データはシリアル化さ
れてＰＰＣから出力される。そのあと、Ｌ＿ｍａｒｇｉ
ｎカウンタはスキャン・ライン内でスキャン変換すべき
ピクセルの数に再初期設定される。この数は、スキャン
・ラインの終わりでビデオをブランクにし、ＦＩＦＯの
読取りを制御するために使用される。Ｌ＿ｍａｒｇｉｎ
カウントが満了すると、ビデオ・データのシリアル化が
完了する。スキャン・ライン・ピクセル・カウントが満
了すると、ＶＤ０がブランクにされる。

【００４５】基本モードのオペレーションでは、プリン
タ・エンジンとやりとりするためにＵＡＲＴ ０が使用
される。ＵＡＲＴ ０は、シリアル制御信号を生成し、
シリアル状況情報を受信するために使用される。ＵＡＲ
Ｔ ０が動作すると、ＵＡＲＴ ０は同期型の送受信器
に変わる。クロックはＰＰＣによって内部で生成され、
チップから出力してＵＯｃｌｋピンに現れる。タイミン
グはキャノン・プリント・エンジンの要求条件に合致し
ている。データ送受信回路は特殊なクロックを使用して
いる。つまり、このクロックは、データがエンジンに送
られるときや状況がエンジンから返されるときだけ遷移
する。ＵＯｃｌｋの発生回数はＵＡＲＴ ０ボー・レー
ト（ｂａｕｄ ｒａｔｅ）ジェネレータにプログラムさ
れている。図１４と図１５は、それぞれキャノン・モー
ドのＵＡＲＴ ０出力タイミングと入力タイミングを示
している。ＰＰＣメモリ・システム ＰＰＣメモリ・システムは図９に示されているが、メモ
リのアレイ（３２ビットまたは３９ビット。これは、デ
ータ・バスの幅とＥＣＣが取り入れられているかどうか
による）から構成されている。メモリはメモリ・ワード
が集まったものである。これらのアレイは２つのバンク
に配列されている（つまり、２ウェイ・インタリーブ方
式）。バンクは１つまたは２つ以上のＲＡＭアレイとオ
プションとしてＲＯＭアレイから構成されている。ＲＯ
ＭとＲＡＭはインタリーブし、タイミングとメモリの深
さは相互に独立している。バンク当たり最大８アレイま
でが初期ＰＰＣによって直接にサポートされるので、２
５６Ｋ×４ＲＡＭチップでは最大１６ＭＢのメモリを実
装することができ、１Ｍ×４ＲＡＭチップでは最大６４
ＭＢのメモリを実装することができる。

【００４６】メモリのバンクはデータ多重化とバッファ
リング回路の使用によってインタリーブされる。ＲＡＭ
アレイの場合は、タイミング信号と制御信号（ＲＡＳ、
ＣＡＳ、ＷＥ）を生成し、バッファリンクする必要があ
る。ＰＰＣは必要な信号を生成するが、メモリに必要な
ドライブを得て、そのタイミング条件に合致させるため
に外部バッファが使用されている。行と列のアドレスは
多重化され、ＰＰＣチップから出力されて１組のアドレ
ス・ピン上に現れる。これらのアドレスがＲＡＭチップ
から使用可能なメモリ・バンド幅を利用するには、ＰＰ
Ｃ外部のある種のパイプライン化（ｐｉｐｅ１ｉｎｉｎ
ｇ）が必要である。

【００４７】図１０は、種々のパンクからの読み書きデ
ータをインタリーブして、読取りサイクル時にＰＰＣに
送り込み、書込みサイクル時に個々のバンク用に書込み
データを保持しているデータ・チップを示す図である。
ＰＰＣは双方向データ・ポートに接続されており、パン
クは個々の双方向ポートに接続されている。

【００４８】図１１は、メモリヘの行と列アドレスをパ
イプライン化し、メモリのドライブに必要なメモリ・ス
トローブ（ＲＡＳ、ＣＡＳなど）をバッファリングする
ために使用されるアドレス・チップを示す図である。メ
モリ負荷は高くなる可能性があるので、ＰＰＣピンと高
容量負荷の問にバッファリングが必要である。さらに、
メモリ・バンクに渡されるアドレスは、どちらのバンク
が最初にアクセスされるかに応じて、異なった方法でパ
イプライン化されている。

【００４９】この構成によれは、各チップを３２ビット
の複数の（例えば、８個）アレイをバッファリングする
ために使用できる（ＥＥＣを取り入れることが可能であ
る）。必要とするアレイが少数である小型システムで
は、１チップで済むが、１６個のアレイを必要とするよ
うなシステムでは、２個のチップが必要になる。２５６
Ｋ×４個または１Ｍ×４個のＤＲＡＭのように、複数の
ＤＲＡＭ編成を使用することが可能である。１Ｍ×１個
または４Ｍ×１個のＤＲＡＭを使用すると、アドレス・
ピンと制御ピンの負荷量がほぼ４倍に増加する。６４ビ
ットといったビット幅の広いシステムと４ウェイ・イン
タリーブ方式といった他のインタリーブ方式を実現する
ことが可能である。

【００５０】６４ビット・システムでは、バンクの対ご
とに２つのチップが一緒に使用できるが、その場合、バ
ンク当たり最大４個のアレイを装備した２ウェイ・イン
タリーブ方式の６４ビット・システムでは、２チップが
必要になるが、４ウェイ・インタリーブ方式の６４ビッ
ト・システムでは４チップが必要になる。同じチップを
使用してすべてのメモリ・アドレスとタイミング・スト
ローブをバッファリングすると、これらの信号のスキュ
ー（ｓｋｅｗ）が減少するので、より密接したメモリ・
タイミングを高信頼に実現することができる。バッファ
・チップを別々に使用すると、メモリ・タイミング信号
のスキューが増加する。図１０の構成によれば、各々が
最大８アレイまでを収容している３２ビットの２チップ
を１個の１２８ピン・チップでドライブすることができ
る。他の構成も可能である。

【００５１】入出力インタフェース 図１６は入出力コントローラ・データ経路を示す機能ブ
ロック図である。入出力インタフェース・コントローラ
は内部ＩＰＵ、メモリ・サブシステムおよび外部スレー
ブ・デバイスとＤＭＡデバイス間のインタフェースとな
ることを目的としている。入出力コントローラはデータ
・フローのタイミングと方向を制御するハンドシェイキ
ング信号を出力し、またこの信号に応答する。これに関
する詳しい説明は、米国特許出願第０７／７２６，８９
３号に記載されている。簡単に説明すると、プリンタ・
ビデオ・プロセッサ（ＰＶＰ）とメモリ・インタフェー
スは入出力コントローラと統合化されてアドレスとデー
タを送受する。以上から理解されるように、ＰＶＰは、
ＰＶＰ要求バッファを経由して送られる要求と一緒に、
入出力コントローラを通してメモリアドレスを指定する
が、ビデオ・データはＰＶＰビデオ・データ待ち行列を
通して直接メモリ・アクセス（ＤＭＡ）によってＰＶＰ
に提供される。

【００５２】オペランド位置合わせロジック（ｏｐｅｒ
ａｎｄ ａｌｉｇｎｍｅｎｔｌｏｇｉｃ）は、アドレス
の下位ビットとデータに関連するバイト・イネーブルを
デコードすることによって、外部入出力からの入力デー
タをアセンブルして位置合わせを行い、また、位置合わ
せした出力データを再び整列して外部入出力ヘ送るため
に使用される。入出力からの入力データは、アドレスの
下位ビットからデコードされるとき、位置合わせされた
ブロックにアセンブルされて、内部データ待ち行列に置
かれる。アセンブリ・ロジックからの位置合わせされた
入力データは待ち行列に累積され、データが待ち行列で
大きなブロックにアセンブルされたあとメモリヘ送られ
る。データは、待ち行列からバースト（ｂｕｒｓｔ）モ
ードでスイッチヘ送られるので、データを大きなバンド
幅を利用して転送することができ、入出力によるメモリ
・サブシステムの使用を最小に抑えることができる。

【００５３】位置合わせされたブロックでメモリまたは
ＩＰＵから送られてきた出力データは関連のアドレスと
データ・サイズに従って再び整列され、複数のバス・サ
イクルまたはバースト・モード・サイクルでインタフェ
ースから出力されて引き渡される。サイクルの数はデー
タ・サイズと外部デバイスのサイズ（８または１６ビッ
ト）によって決まる。

【００５４】非位置合わせＤＭＡデータは、アドレスが
連続している限り、入出力バス上を転送することができ
る。しかし、ＤＭＡ書込みデータとＩＰＵによって読み
取られるデータは、バス上で該当バイトに位置合わせさ
れなければならない。ＩＰＵ読取りまたは書込みをＰＶ
Ｐ、ＵＡＲＴまたは外部入出力デバイスヘ送るために
は、入出力インタフェースが外部入出力バスの仲裁を行
い、トランザクションを完了させるには、その前にアド
レスのデコードを行っておく必要がある。ＰＶＰとＵＡ
ＲＴがチップ上に置かれている場合であっても、これら
は外部入出力デバイスと同じ扱いを受けるので、アクセ
スするためには、入出力インタフェースに入出力バスを
獲得させる必要がある。

【００５５】入出力バスは非同期式１６ビット・バス・
インタフェースである。このバスでは、並列バスがアド
レスとデータ別に採用されている。データ・バスは１６
ビット幅であり、双方向になっている。アドレス・バス
は、２バイト・ワード・ロケーションを指している３１
本の下位ビット・アドレス・ラインと、２バイト・ワー
ド内のアクティブ・バイトを選択する２個の個別バイト
・イネーブル信号から構成されている。このバスは、シ
ステム・クロックから生成される出力クロックであるバ
ス・クロックと同期している。このクロックはすべての
バス・デコードと制御ロジックのマスタ・クロックとな
るものである。ダイナミックバスのサイジングはこのバ
スによってサポートされるので、８または１６ビット周
辺デパイスの接続が可能である。

【００５６】プロセッサからのバス要求がバス幅（１６
ビット）を越えているか、オペレーションのデータ・サ
イズより狭いデバイスをアクセスすると、複数のバス・
サイクルが生成されることになる。最初のケースの例
は、プロセッサが入出力スペースヘのクワッド（ｑｕａ
ｄ）・ワードのストアを実行したときである。この場合
は、最大バス・サイズと＊ｓｉｚｅ８ピンに応じて、１
６ビット・バスの場合は８サイクルに、８ビット・バス
の場合は１６サイクルに変換される。入出力バスはバー
スト・モード方式になっているので、データ転送を高速
に行うことができる。バースト・サイクル時には、新し
いデータ・アイテムを毎クロックの間にクロック・アウ
トすることができる。このバスは外部バス・マスタ（Ｄ
ＭＡデバイスまたは他のプロセッサ）を許容するが、内
部入出力コントローラと外部マスタとの間の仲裁は内部
で行われる。

【００５７】外部割込みもバス・インタフェースによっ
て処理されるので、専用レベル起動型割込み（１ｅｖｅ
ｌ ｓｅｎｓｉｔｉｖｅ ｉｎｔｅｒｒｕｐｔ）入力と
外部コントローラは共にサポートされる。外部コントロ
ーラ割込み受信確認シーケンスの第２ロック割込み受信
確認サイクル時に、割込みベクトルがバスからインタフ
ェースによって読み取られて、内部割込みコントローラ
に渡され、そこからＩＰＵに渡される。

【００５８】入出力バスは、単一サイクル、複数サイク
ル、バースト・サイクルなどのキャッシュ不能（ｎｏｎ
−ｃａｃｈｅａｂ１ｅ）バス転送をサポートしている。
８ビットまたは１６ビット・デバイスがサポートされ
る。最小バス・サイクルには、２クロック・サイクルが
必要である。サイクルの開始は、＊ＡＤＳピンを要求す
ることで通知される。バス・サイクルの終了は、＊ＢＬ
ＡＳＴがアクティブになったあとで＊ＲＤＹまたは＊Ｂ
ＲＤＹを要求することで通知される。１つのバス・トラ
ンザクションには、複数のデータ転送が必要になる場合
がある。

【００５９】待ち状態がゼロの非バースト・バス・サイ
クルには２クロックが必要である。読み書きサイクルが
２クロックでサポートされるので（図１７と図１８参
照）、これは２−２バス・サイクルと呼ばれている。ク
ロックの立上り縁で＊ＡＤＳを要求すると、有効なバス
・サイクルが開始したことを意味すると共に、有効なア
ドレスとバス定義ピンがアドレス・バスとサイクル定義
ライン上にあることを意味する。バス・サイクルは、＊
ＢＬＡＳＴと＊ＢＲＤＹを一緒に要求するか、＊ＲＤＹ
だけを要求するだけで終了する。

【００６０】待ち状態は、図１８に示すように＊ＲＤＹ
をインアクティブにドライブすることでバス・サイクル
に挿入できる。＊ＲＤＹをインアクティブにドライブす
ると、待ち状態はいくつでも挿入することが可能であ
る。

【００６１】図１９に示すように、非バーストの複数サ
イクル転送は、スレーブがＲＤＹ（これはＢＲＤＹをオ
ーバーライドする、すなわち変更ないし書き換える）を
要求すると行われる。マスタがデータ・クロックを実際
に転送中の場合は、２番目のクロックごとにその終了時
に要求を取り消したままに＊ＢＬＡＳＴを保持して、デ
ータをストローブしてＣＰＵに入れる。ＲＤＹとＢＲＤ
Ｙが共に要求が取り消されたときは、転送は延長される
（待ち状態が追加される）。個々のトランザクション
は、個々のサイクルごとにＢＬＡＳＴが要求された場合
を除き、同じように実行される。

【００６２】バースト・サイクルは、＊ＲＤＹではなく
＊ＢＲＤＹが要求されると、スレーブによって受信確認
され、許可される。＊ＲＤＹは、図２０に示すようにイ
ンアクティブにドライブしなければならない。２番目と
それ以降のクロック終了時にスレーブが＊ＢＲＤＹと＊
ＲＤＹをインアクティブにドライブしたとき、待ち状態
がバースト・サイクルに挿入される。個々のトランザク
ションは、＊ＢＲＤＹが要求されると完了する。パース
ト・モードは＊ＲＤＹを要求すれば、スレーブが終了さ
せることができる。データのバースト転送の順序は、Ｉ
ＰＵから示された最初のアドレスによって決まる。この
バースト順序は以下の表に示す場合の１つである。

【００６３】 このバスによれは、バス・サイクル時に＊ＳＩＺＥ８ピ
ンを使用して８ビットまたは１６ビット・デバイスに接
続することが可能である。＊ＳＩＺＥ８を要求すると、
８ビット転送が選択される。＊ＳＩＺＥ８は、最初に要
求した＊ＲＤＹまたは＊ＢＲＤＹがサンプリングされる
前に要求しなければならない。アクセスしようとするデ
バイスのバス幅が転送オペレーションのデータ・サイズ
より小さいか、位置合わせのために複数サイクルが必要
なときは、複数のバス・サイクルが生成される。この例
は図２１に示されている。

【００６４】ＨＯＬＤを要求すると、これは別のバス・
マスタがバスの制御を要求していることを意味する。現
バス・サイクルが完了すると、バスはフロート（ｆ１ｏ
ａｔ）される（Ｄ〈３１Ｌ０〉、＊ＢＥ〈１：０〉、Ｗ
／Ｒ＊、Ｄ／Ｃ＊、Ｍ／Ｉ＊、および＊ＡＤＳは高イン
ピーダンス状態に置かれる）。ＨＬＤＡを要求すると、
これはプロセッサがバスを別のマスタに譲り渡したこと
を意味する。図２３を参照のこと。入出力バスはＨＯＬ
Ｄ要求が取り消されるまで手放されている。 ＤＭＡ 図２３および図２４は、それぞれＤＭＡ読取りサイクル
とＤＭＡ書込みサイクルを示している。ＤＭＡ読取りサ
イクルはＡＤＳが要求されると、開始する。ＩＣＰピン
とアドレスはＢＣｌｋの立上りエッジでサンプリングさ
れる。データはＭＣＵに要求される。データが返される
と、要求したデータはドライブされたデータ・ピン上に
現れ、ＩＲＤＹピンが要求される。ＩＲＤＹピンが要求
されると、これは、サイクルを完了できるが、ＲＤＹピ
ンが要求されるまでサイクルが完了しないことを意味す
る。ＢＬＡＳＴはサイクルがバーストの最後のサイクル
であることを入出力インタフェースに知らせるために使
用される。ＢＬＡＳＴは常にサンプリングされる。

【００６５】ＤＭＡ書込みサイクルは、入出力がデータ
を受信することを除けば、読取りサイクルと同じであ
る。また、ＤＭＡ書込みサイクルでのＩＲＤＹとＢＬＡ
ＳＴの使い方は、ＤＭＡ読取りサイクルと同じである。
入出力インタフェースが新しいデータを受信できる期間
の間、ＩＲＤＹは要求されたままになっている。例え
ば、その内部待ち行列が一杯になると、ＩＲＤＹは要求
が取り消される。また、ＲＤＹが要求されるのを待って
からサイクルを完了する。

【００６６】ＤＭＡ書込み要求に対しては、データとア
ドレス情報は内部待ち行列へ送られる。データは待ち行
列へ送られる途中でＭＣＵが取得したロケーションに位
置合わせされ、位置合わせされたデータが待ち行列に受
け入れられると、これを受けて、待ち行列は信号をＤＭ
Ａへ送り返して、追加のデータを受け入れる準備状態に
あることを知らせる。待ち行列が一杯になると、準備信
号は要求が取り消されたままに保持される。外部デバイ
スがデータ送信を停止したとき、あるいは待ち行列にデ
ータを累積できなくなったとき、ＭＣＵはデータをメモ
リに書くように要求される。ＭＣＵは、入出力ユニット
がメモリ・ポートヘアクセスすることをそのアービタが
許可すると、書込みを行う。そのあと、データ・ブロッ
クは要求情報と一緒にスイッチへ送られる。

【００６７】ＤＭＡ読取り要求の場合は、外部ＤＭＡデ
バイスから通知されたアドレスがＭＣＵに通知される。
このアドレスは位置合わせされたメモリ・ブロックをア
ドレス指定するために使用される（メモリ・システムの
インタリーブ方式とバス幅に依存する）データが入出力
待ち行列に返送されると、要求データは要求側ＤＭＡデ
バイスに返される。

【００６８】ＰＰＣピン 本実施例によるＰＰＣでは、以下に示すピンが使用され
ている。 雑目的ピン（小計） ： ６ ＳＣ１ｋ 〈１：Ｏ〉 入力 外部クロック入力 ＊Ｔｅｓｔｉ 入力 テスト入力 ＊Ｔｅｓｔｏ 出力 テスト出力 ＊ＩＯｔｓ 入力 出力を３状態（ｔｒｉｓｔａｔｅ）に強 制 ＊Ｓｓｔ 入力 ＩＰＵ単一ステップ プリント・エンジン （小計）： ９ ＷＤａｔａ 出力 プリンタ出力データ ＶＳｙｎｃ 出力 垂直同期出力 Ｐｒｎｔ 出力 プリンタ・プリント・コマンド出力 ＣＰｒｄｙ 出力 コントローラ電源レディ ＷＣ１ｋ 入力 Ｗｄａｔａシリアル・クロック ＬＳｙｎｃ 入力 ライン同期ストローブ ＦＳｙｎｃ 入力 フレーム同期ストローブ ＰＲｄｙ 入力 プリンタ・レディ ＰＰＲｄｙ 入力 プリンタ電源レディ メモリ・ポート （小計）： ７２ ＭＤａｔａ 〈３１：０〉 入出力 メモリ・データ ＭＡｄｒ 〈１０：０〉 出力 行／列アドレス ＭＲＡＳ＊ 〈１：０〉 出力 ＲＡＳピン ＭＣＡＳ＊ 〈１５：０〉 出力 ＣＡＳピン ＭＲＲＡＬ＊〈１：０〉 出力 ＲＯＭ行アドレス・ラッチ ＭＲＥＮ＊ 〈１：０〉 出力 ＲＯＭイネーブル ＭＷＥ＊ 〈１：０〉 出力 書込みイネーブル ＭＲＤ 出力 読取り ＭＯＤＤ＊ 出力 奇数バンク、ラッチ・イネーブル ＭＯＶＬＤ＊ 出力 奇数有効 ＭＢＫ 出力 バンク開始 ＴＣｌｋ 出力 クロック出力トラッキング 入出力バス（小計） ：７３ ピン ビット 入出力 機能 ＢＣｌｋ 出力 バス・クロック ＢＣｌｋｆ 入力 バス・クロック発生回数／フェーズ Ｒｅｓｅｔ 入力 パワー・アッブ・リセット ＡＤＲ 〈３１：１〉入出力 アドレス ＊ＩＣＳ 入力 チップ・セレクト ＊ＢＥ 〈１：０〉 入出力 バイト・イネーブル ＤＡＴ 〈１５：０〉入出力 データ ＊ＡＤＳ 入出力 アドレス・ストローブ ＊ＲＤＹ 入力 スレーブ・レディ ＊ＢＲＤＹ 入力 バースト・レディ ＊ＩＲＤＹ 出力 レディ出力 ＊ＢＬＡＳＴ 入出力 バースト最後 ＤＣ 入出力 バス・サイクル定義 Ｗ／Ｒ 入出力 バス・サイクル定義 Ｍ／ＩＯ 入出力 バス・サイクル定義 ＊ＳＩＺＥ８ 入力 ８ビット・デバイス ＢＲＥＱ 出力 バス要求 ＨＯＬＤ 入力 バス受信確認 ＨＬＤＡ 出力 バス許可 ＊ＢＯＦＦ 入力 バス・フロート・ピン ＮＭＩ 入力 マスク不可能（ｎｏｎｍａｓｋａｂ１ｅ） 割込み ＩＮＴＲ 入力 マスク可能割込み要求 ＤＩＮＴ 〈３：０〉 入力 直接マスク可能割込み入力 プリント・エンジン制御とＵＡＲＴ ９ ＵＯｒｘｄ 入力 ＵＯ受信データ ＊ＵＯｃｔｓ 入力 ＵＯ送信可 ＵＯｔｘｄ 出力 ＵＯ送信データ ＊ＵＯｄｔｒ 出力 ＵＯデータ端末レディ ＊ＵＯｃｌｋ 出力 ＵＯキャノンＣＣＬＫ信号 Ｕｌｒｘｄ 入力 Ｕ１受信データ ＊Ｕｌｃｔｓ 入力 Ｕ１送信可 Ｕｌｔｘｄ 出力 Ｕ１送信データ ＊Ｕｌｄｔｒ 出力 Ｕ１データ端末レディ

【００６９】

【発明の効果】本発明はページ・プリンタの制御を目的
としたＲＩＳＣ型マイクロプロセッサ・アーキテクチャ
を利用しており、特殊グラフィック機能によって使用さ
れ、他の機能ユニットと同じようにプロセッサに統合化
された特殊機能回路をＲＩＳＣ型マイクロプロセッサ内
に設けたものであり、効率がよく、かつ統合化された直
接メモリアクセスをもつプリンタ・ビデオ・プロセッサ
が得られる。なお、上記では特定の実施例を示して本発
明を説明してきたが、上述した説明は本発明を例示した
もので、本発明を限定するものではない。請求の範囲に
明確化されている本発明の精神と範囲を逸脱しない限
り、種々態様に変更が可能であることは勿論である。

【図面の簡単な説明】

【図１】 ＰＰＣシステムを示すブロッ図である。

【図２】 ＰＰＣを示すブロック図である。

【図３】 ピクセル変更データ経路を示す図である。

【図４】 直交方向ロテータを示す図である。

【図５】 ビット／バイト・ミラーを示す図である。

【図６】 図３〜図５の特殊機能回路をＲＩＳＣ型プロ
セッサ・データ経路に統合化したものを示す図である。

【図７】 図３〜図５の特殊機能回路をＲＩＳＣ型プロ
セッサ・データ経路に統合化したものを示す図である。

【図８】 ビデオ・プロセッサを示すブロック図であ
る。

【図９】 メモリ・システム構造を示す図である。

【図１０】 ２ウェイ・インタリーブ方式のデータ・チ
ップを示す図である。

【図１１】 ２ウェイ・インタリーブ方式のアドレス・
チップを示す図である。

【図１２】 水平方向のタイミング図である。

【図１３】 垂直方向のタイミング図である。

【図１４】 ＵＡＲＴ ０出力タイミング図である。

【図１５】 ＵＡＲＴ ０入力タイミング図である。

【図１６】 入出力コントローラ・データ経路の機能図
である。

【図１７】 入出力バス・トランザクションを示すタイ
ミング図である。

【図１８】 入出力バス・トランザクションを示すタイ
ミング図である。

【図１９】 入出力バス・トランザクションを示すタイ
ミング図である。

【図２０】 入出力バス・トランザクションを示すタイ
ミング図である。

【図２１】 入出力バス・トランザクションを示すタイ
ミング図である。

【図２２】 入出力バス・トランザクションを示すタイ
ミング図である。

【図２３】 ＤＭＡ読取りサイクルを示す図である。

【図２４】 ＤＭＡ書込みサイクルを示す図である。

【符号の説明】

１０…ページ・プリンタ・コントローラ、１２…メモリ
バンク、１４…入出力バス。

フロントページの続き (72)発明者 デオサラン，トレバー アメリカ合衆国 94086 カリフォルニア 州 サニーベール イースト ワシントン アヴェニュー 555 (72)発明者 ヤング，リンレー エム. アメリカ合衆国 92037 カリフォルニア 州 ラ ジョラ コール ティアラ 2209 (72)発明者 ヤップ，キアン−チン アメリカ合衆国 95131 カリフォルニア 州 サン ノゼ ヘイズレット コート 1233 (72)発明者 グエン，レ トロン アメリカ合衆国 95030 カリフォルニア 州 モンテ セレノ ダニエル プレイス 15096 (72)発明者 マツバヤシ，マコト 日本国 392 長野県諏訪市大和３丁目３ 番５号 セイコーエプソン株式会社内 (72)発明者 ラウ，テーリ アメリカ合衆国 94306 カリフォルニア 州 パロ アルト カレッジ アヴェニュ ー 411 アパート イー

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータと、 メモリアレイと、 プリンタエンジンと、 前記ホストコンピュータ、前記メモリアレイ、および前
   記プリンタエンジンに結合され、前記ホストコンピュー
   タと通信する手段を有するシングルチップ・プリンタコ
   ントローラを含むコンピュータシステムであって、 前記プリンタコントローラがさらに、 １）プリンタエンジンのための複数の制御信号を生成
   し、前記メモリアレイからフェッチすべきデータのメモ
   リアドレスを生成し、フェッチされたデータをシリアル
   化し、シリアル化したデータを前記プリンタエンジンに
   提供するためのプリンタビデオプロセッサと、 ２）スーパースカラ・マイクロプロセッサとして形成さ
   れ、（ａ）前記プリンタビデオプロセッサの作動を支援
   するために、内部機能部として前記命令プロセッサ内に
   相互接続された１つまたはそれ以上の図形機能ユニット
   であり、 （ｉ）直交回転ビットマップデータの各ブロックを組立
   てるための直交方向ローテータ、 （ii）受取ったデータを逆の順序で出力するためのビッ
   ト／バイトミラーユニット、 （iii)図形命令に対応してピクセルを変更するためのピ
   クセル変更部、のうちの少なくとも１つを含む図形機能
   ユニットと、（ｂ）前記図形機能ユニットに並行に命令
   を発行する命令スケジューラと、を含む命令プロセッサ
   と、 ３）前記プリンタビデオプロセッサに結合され、前記プ
   リンタビデオプロセッサからメモリトランザクション要
   求を受取り処理するためのメモリコントローラとから構
   成されることを特徴とするコンピュータシステム。
2. 【請求項２】 前記プリンタビデオプロセツサが、前記
   メモリコントローラに相互接続されたレジスタファイル
   と、前記レジスタファイルから受取ったデータで算術演
   算を行い、アドレスとプリンタ制御信号を生成するため
   の加算器と、メモリからデータを受取り、前記プリンタ
   エンジンヘ転送するために前記データをシリアル化する
   ためのビデオシリアライザを含むことを特徴とする請求
   項１記載のコンピュータシステム。
3. 【請求項３】 前記プリンタビデオプロセッサが前記命
   令プロセッサと協働して機能し、タイミング信号を生成
   し、スキャンデータのフェツチとシリアル化、プリンタ
   接触、およびプリンタ同期化を行うことを特徴とする請
   求項１記載のコンピュータシステム。
4. 【請求項４】 さらに、複数のレジスタファイルと、 前記レジスタファイルからのデータを前記図形機能ユニ
   ットの入力ポートへルーティングするための第１手段
   と、 前記図形機能ユニットの出力ポートから前記レジスタフ
   ァイルヘデータをルーティングするための第２手段と、 を含むことを特徴とする請求項１記載のコンピュータシ
   ステム。
5. 【請求項５】 前記第１および第２手段が複数のマルチ
   プレクサを含むことを特徴とする請求項１記載のコンピ
   ュータシステム。
6. 【請求項６】 前記メモリコントローラが複数の双方向
   性データバスポートを含むことを特徴とする請求項１記
   載のコンピュータシステム。
7. 【請求項７】 前記メモリコントローラが多段アドレス
   パイプラインを含むことを特徴とする請求項１記載のコ
   ンピュータシステム。
8. 【請求項８】 プリンタェンジンと、 前記プリンタエンジンに結合されたシングルチップ・プ
   リンタコントローラとを含むコンピュータシステムであ
   って、 前記プリンタコントローラがさらに、 １）プリンタエンジンのための複数の制御信号を生成
   し、フェッチすべきデータのメモリアドレスを生成し、
   フェッチされたデータをシリアル化し、シリアル化した
   データを前記プリンタエンジンに提供するためのプリン
   タビデオプロセッサと、 ２）スーパースカラ・マイクロプロセッサとして形成さ
   れ、（ａ）前記プリンタビデオプロセッサの作動を支援
   するために、内部機能部として前記命令プロセッサ内に
   相互接続された１つまたはそれ以上の図形機能ユニット
   であり、 （ｉ）直交回転ビットマップデータの各ブロックを組立
   てるための直交方向ローテータ、 （ii）受取ったデータを逆の順序で出力するためのビッ
   ト／バイトミラーユニット、 （iii)図形命令に対応してピクセルを変更するためのピ
   クセル変更部、のうちの少なくとも１つを含む図形機能
   ユニットと、（ｂ）前記図形機能ユニットに並行に命令
   を発行する命令スケジューラと、を含む命令プロセッサ
   と、 ３）前記プリンタビデオプロセッサに結合され、前記プ
   リンタビデオプロセッサからメモリトランザクション要
   求を受取り処理するためのメモリコントローラとから構
   成されることを特徴とするコンピュータシステム。
9. 【請求項９】 前記プリンタビデオプロセッサが、前記
   メモリコントローラに相互接続されたレジスタファイル
   と、前記レジスタファイルから受取ったデータで算術演
   算を行い、アドレスとプリンタ制御信号を生成するため
   の加算器と、メモリからデータを受取り、前記プリンタ
   エンジンヘ転送するために前記データをシリアル化する
   ためのビデオシリアライザを含むことを特徴とする請求
   項８記載のコンピュータシステム。
10. 【請求項１０】 前記プリンタビデオプロセッサが前記
    命令プロセッサと協働して機能し、タイミング信号を生
    成し、スキャンデータのフェッチとシリアル化、プリン
    タ接触、およびプリンタ同期化を行うことを特徴とする
    請求項８記載のコンピュータシステム。
11. 【請求項１１】 さらに、複数のレジスタファイルと、 前記レジスタファイルからのデータを前記図形機能ユニ
    ットの入力ポートへルーティングするための第１手段
    と、 前記図形機能ユニットの出力ポートから前記レジスタフ
    ァイルヘデータをルーティングするための第２手段と、 を含むことを特徴とする請求項８記載のコンピュータシ
    ステム。
12. 【請求項１２】 前記第１および第２手段が複数のマル
    チプレクサを含むことを特徴とする請求項８記載のコン
    ピュータシステム。
13. 【請求項１３】 前記メモリコントローラが複数の双方
    向性データバスポートを含むことを特徴とする請求項８
    記載のコンピュータシステム。
14. 【請求項１４】 前記メモリコントローラが多段アドレ
    スパイプラインを含むことを特徴とする請求項８記載の
    コンピュータシステム。