JPS6274663A - フロントエンドシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、印刷されたページを得るべく図形データ並び
に符号化されたフォントデータをラスタ出ツノスキャナ
（ＲＯＳ　）用の直列画素ビットストリームに変換する
フロントエンドシステムに係わる。

上記のようなシステムは公知であり、直列に供給される
データによって完全なページを線毎に印刷し得るプリン
タに用いられている。この種のプリンタの一典型例はレ
ーザプリンタで、レーザプリンタでは光ビームが像に従
って変調され、この変調された光ビームを多角形ミラー
が、可撓性のベルト上に形成された酸化亜鉛−結合剤層
のような感光面上へと線状に偏向させる。公知のように
して、変調された光ビームにより上記感光面上に潜像が
記録され得る。この潜像は公知方法によって現像され得
、かつ紙のような受像材料上に転写され得る。

図形データは、例えば走査デバイスで像を走査し、得ら
れたデバイスを場合によっては符号化システムで符号化
してメモリに蓄積することによって獲得され得る。印刷
されるべきページに関するデータはまず例えばグラフィ
ックワークステーションによって、文字データも図形デ
ータも含み得る最終的な所望レイアウトを創出するべく
処理される。このように組み立てられたページが印刷さ
れるべき場合、符号化された、あるいは符号化されない
図形データ並びに符号化されたフォントデータが、高さ
、幅並びに最終的な所望位置に関する情報と共にフロン
トエンドシステムに送られる。

更に、印刷されるべき文字のビットマツプ情報もフロン
トエンドに送られる。

上記データが総てフロントエンドのメモリに記憶された
後、該データを、印判されるべきページの大きさに対応
する記憶容量を有するメモリ、即ちページ大メモリ（ビ
ットマツプメモリ）内の適正な記憶場所に配置し、次に
前記ページメモリから直列に読み出して、レーザプリン
タの変調器に送ることが必要である。

最近のレーザプリンタは高速及び高解像塵で印刷できる
ので、フロントエンドシステムら印刷されるべきページ
に関するデータを高速で処理してプリンタに供給し得な
ければならない。

従って本発明は、印刷されるべきページに関するデータ
を高速で処理し得るフロントエンドシステムの提供を目
的とする。

この目的は本発明によって、冒頭に述べたようなフロン
トエンドシステムにおいて達成され、本発明によるフロ
ントエンドシステムではラスタイメージプロセッサとラ
スタイメージメモリとが第二のバスシステムによって互
いに接続されている。

このことは、フロントエンドシステムを制御し、また組
み立てられるページに関するデータを集めろフロントエ
ンドプロセッサが、符号化された図形及びフォントデー
タの拡大と、該データのラスタイメージメモリ内への書
き込み及び該メモリからの読み出しとを管理するラスタ
イメージプロセッサから独立に、かつ該プロセッサと同
時に動作し得、その結果データがプリンタにリアルタイ
ムに提供され得るという成果をもたらす。

本発明の上記及びその他の利点を、添付図面を参照しつ
つ以下に詳述する。

第１図に、フロントエンドシステムを概略的に示す。図
中、フロントエンドコントローラ（ＦＥＣ）／Ｏは操作
コンソール１９と接続され、またプリンタ２０の制御シ
ステムとも接続されている。プリンタ２０はラスタ出力
スキャナであり、このスキャナにおいては光ビームが像
に従って変調され、かつ感光素子の表面上へと線状に偏
向させられる。

感光素子は、該素子に完全な像がラスタの形態で記録さ
れ得るように、光ビームの偏向方向に対して垂直に駆動
されろ。ラスタ出力スキャナの一例はレーザプリンタで
、レーザプリンタでは変調されたレーザビームが回転す
る多面ミラーによって、電荷を付与された光導電体の表
面上へと向けられろ。先導電体が上記のようにして象に
従って露光され、得られる帯電像はトナーで公知のよう
に現象されて受像ノートに転写され、かつ熱により定着
を実現され得る。フロントエンドコントローラ／Ｏはモ
トローラ６８０００マイクロプロセツサを具備した１６
ビツトマイクロプロセツサンステムを含み、局所的ＲＯ
Ｍ並びにランダムアクセスメモリ（ＲＡＭ）１２の一部
との組み合イつせにおいてフロントエンドの制御システ
ムとして機能する。フォント読み出しメモリ１３には、
幾つかの印刷字体のビットパターンが記憶されている。

フロントエンドは、やはりモトローラ６８０００マイク
ロプロセツサを具備した１６ビツトマイクロプロセツサ
システムを含ＣＩ／○プロセッサ１１を介して、ディス
クメモリ、ワークステーション、コンピュータ及び／ま
たはクラスタコントローラと接続され得る。Ｆ　Ｅ　Ｃ
／Ｏ、Ｉ／Ｏプロセッサ１１、ＲＡＭ１２及びフォント
メモリ１３は、標準的なＶＭＥバス１４を介して互いに
接続されている。フォントメモリ１３は、ＲＡＭとして
（１′１￥成され、あるいはＲＡＭ１２の一部から成る
ことら可能である。その場合フォントのビットパターン
は、フロッピディスク記憶装置のディスクメモリから上
記ＲＡ　Ｍにロードされる。

ラスタイメージプロセッサ（ＲＩ　Ｐ）＋５もＶＭＥバ
ス１４と接続されている。ラスタイメージプロセッサ１
５は更にラスタイメージバス（１’（＋バス）１７を介
して、ラスタイメージメモリ（ＲＩＭ）とも呼称されろ
ページ大ビットマツプメモリ１６と接続されている。Ｒ
ＴＰ１５はフォントメモリ１３から読み出した字体文字
をその像に基づいてビットマツプメモリ（ＲＩＭ）１６
に古き込むべく機能し、面記字体文字はピットマツプメ
モ１月６内の適正な記憶場所に配置されろ。ＲＩＰ１５
は更に、メモリ１２から図形情報を読み出して、やはり
ビットマツプメモリ１６内の所望の記憶場所に書き込む
ことらできろ。ヒツトマツプメモ１月６がデータで満た
された後、書５込まれたデータはＲＩＰ１５を介して再
び読み出され得、読み出されたデータは直列画素ビット
ストリームとして、ライン１８を介しレーザプリンタの
変調器に送られる。

光導電体上に記録される像は０．０５Ｘ　０．０５ｍｍ
の画素から成り、従ってＡ４判の白黒像を印刷するには
約４，０ＯＯＸ　６，０００ｇの画素が必要である。こ
の結果、ヒツトマツプメモ１月６は約２４メガピツトら
しくは３メガバイトの容量を有する。ヒツトマツプメモ
リ１６からの読み出しの間ライン１８を介してレーザプ
リンタの変′Ａ？、Ｎに送られる画素ビットの伝送速度
は約２５メガヒント／秒であり、その結果Ａ４判のペー
ジは約１秒で印刷され得る。

例えばワークステーションからＩ／Ｏプロセッ”！−１
１を経て送られてくる、印刷されるべきページに関する
あらゆるデータは、ＦＥＣＩＯの制御下にＲＡＭ１２に
記憶される。そのために様々なオプシヨンが有効である
。例えばＡ４判ページを″ボートレイトモード”で印刷
しなければならない場合、ページの記録に必要な約４，
０００本の走査線に対応する約４，０００個のサブテー
ブルが設けられる。各サブテーブルには、ある１本の走
査線上に始点が位置する字体文字あるいは図形文字のタ
イプコードが蓄積される。各タイプコードはある１個の
文字の、該文字が走査線上に占めるＸ方向位置に関する
データ、フォントの種類に関するデータ、並びに高さ及
び幅に関するデータを含む。タイプコードはフォントメ
モリ１３内の基底アドレスに関するデータをも含み、前
記メモリＩ３には文字のビット表現が１６ビツトワード
で記憶されている。このように形成される１組のリスト
を、原データのリストと呼称する。

こうして、印刷されるべきページに関するデータがＲＡ
Ｍ１２に蓄積されると、ビットマツプメモリ１６への書
き込みが開始され得る。そのためにタイプコードはＲｒ
Ｐ１５によってＲＡ　Ｍ　１２から１個ずつ読み出され
、フォントメモリ１３からの関連ビット表現と共に拡大
されてビットマツプメモリ１６内の、Ｘ方向及びＹ方向
において適正な記憶場所に配置される。このようにして
総ての文字が１個ずつ完成され、その結果ビットマツプ
メモリ１６は印刷されるべきページの画素ビット表現で
完全に満たされる。

上述のようなサブリストは、必ずしら形成される必要は
無い。印刷されるべきページに関するデータはＲＡＭ１
２に、ランダムシーケンスの形態でも記憶され得る。ビ
ットマツプメモリ１６への書き込みの際、ＲＡＭ１２に
ランダムシーケンスの形態で記憶された原データは連続
的に読み出され、拡大され、ビットマツプメモリ１６内
のそれぞれの記憶場所に配置される。更に別のオプシヨ
ンによれば、あるページ上に認められる文字はどの種類
も１度しか記憶されず、その際前記各種の文字は自身が
当該ページ上に占めろ様々な位置に関するデータを具え
ろ。このようにして、例えば文字ｅのような頻繁に出現
する文字に関するデータがＩ’（ＡＭ１２に１度しか記
憶されず、該文字がページ上に占める全位置は別のテー
ブルに挿入される。

普通、ＲＡＭ１２あるいはフォントメモリ１３に記憶さ
れた文字のうちまず図形文字がビットマツプメモリ１６
に書き込まれ、字体文字はその後にのみ書き込まれる。

ラスタイメージプロセッサ 第２図に、ＲｒＰＩ５の実施し得る処理を示す。

システム起動（ステップ２４）後、ＲＩＰ１５はフロン
・トエンドコントローラ／Ｏからのシステムリセット信
号らしくはｒＮＩＴコマンドによって初期化され（ステ
ップ２５）、その後”自己試験”処理（ステップ２６）
が開始される。この”自己試験”には、様々なｔＰ機能
及びビットマツプメモリ（ＲＴＭ）機能の試験か含まれ
る。ＲＩＰ１５は自己試験手続きの間ＶＭＥバス１４に
アクセスしてはならず、なぜならＦ　Ｅ　Ｃ／ＯがＲＡ
Ｍ１２及びフォントメモリー３の試験にＶＭＥバス１４
を必要とするからである。ＲＩＰ＋５が”自己試験”プ
ログラムを問題無く終えた場合、割り込み信号がＦ　Ｅ
　Ｃ／Ｏに送られ、ＲＴＰ１５は待ちモードとなる（ス
テップ２７）。自己試験プログラムが故障を検出した場
合は、ｒ（ＩＰ１５はやはり待ちモードとなる（ステッ
プ２７）が、Ｆ　Ｅ　Ｃ／Ｏへの割り込み信号は発生さ
れない。それによってフロントエンドコントローラー０
は、ＲＩＰ１５の〆１′自己試験”において故障が発見
されたことを知る。

故障はオペレータにもＬＥＤの点燈によって告知される
。

ＦＥＣＩＯからＲＩＰ１５への”ＲＩＰ診断”コマンド
によって、ＲＩＰ１５診断処理が開始する。ＲＩＰ１５
は幾つかの内部試験を行ない、かつＲＩＭ１６について
も幾つかの試験を行なう。これらの試験の結果はＩＮＡ
Ｍ１２に記憶され、また操作コンソール１９に送られて
視覚化され得る。ＲＩＰ診断処理は、ＶＭＥインタフェ
ースも試験する。ＲＩＰ診断処理は、自己試験処理がよ
り機能的なハードウェア試験を行なうのに比べ、より発
展的な性格を有する。ＲＩＰ診断処理終了後、ＲＩＰ１
５は状態情報をＲＡＭ１２に記憶させ、ＦＥＣｌＯへの
割り込み信号を発生し、ＶＭＥバスＩ４を解放する。

ＦＥＣＩＯから”ビットマツプ書き込み”コマンドを受
は取ると、ＲＩＰ１５はＶ　Ｍ　Ｅバス１４上でのデー
タ転送をチェックする。即ちＲＩＰ１５は、印刷される
べきページの原データを持つＲＡＭ１２にアクセスする
。

ＲＩＰ１５は原データのリストをフォントの画素ピット
表現によって拡大し、ピットマツプメモリ（ＲＩ　Ｍ）
１６内に配置する。ＲＩＰ１５はＲＩＭ１６に、Ｒ１バ
ス１７を介してアクセスする。ＲＩＭ１６は、該ビット
マツプメモリ１６のためのデータに関する、例えばＡＮ
ＤＳＯＲ及びＩＮＶＥＲＴ演算のような様々な算術演算
の実行においてＲＩＰ１５を補助する変更論理回路を含
む。ビットマツプが満たされた（ステップ２８）後、Ｒ
ＩＰ１５はＲＡＭＩ２に状態情報を記憶させ、ＦＥＣＩ
Ｏへと割り込み信号を発し、ＶＭＥバス１４を解放する
。

続いてＦＥＣＩＯが”ビットマツプ読み出し”コマンド
を発生し、ＲＩＰ１５はレーザプリンタから制御インタ
フェースを介して送られてくるページ同期化信号を待つ
。上記ページ同期化信号の受信後、ＲＩＰ１５はＲＩＭ
１６からの読み出しくステップ２９）によって始動して
、直列画素ビットストリームを発し、このビットストリ
ームはビデオインタフェースを介してレーザプリンタの
変調器に送られる。

ビットマツプ読み出し処理（ステップ２９）の終了後、
ＲＩＰ１５は再びＲＡ　Ｍ　１２に状態データを記憶さ
せ、Ｆ　Ｅ　Ｃ／Ｏへと割り込み信号を発し、ＶＭＥバ
ス１４を解放する。

ＲＩ　Ｐ　１５（第３図）は内部バスシステム、即ちラ
スタイメージプロセッサバス（ＲＩＰバス）４６の周囲
に構成されており、前記バス４６は、１６ビツトワード
を排他的に伝送するべく設計された同期バスである。Ｒ
ＩＰバス４６はデータライン４７と、アドレス及び制御
ライン４８と、条件ライン４９とを含む。

このＲ■Ｐバス４６は、ＶＭＥバスインタフェース４１
を介してＶＭＥバス１４と、またＲ■バスインタフェー
ス４５を介してＲＩババス７と接続されている。

１バス１７は特にデータ及びアドレスライン５８と、ビ
ジーライン５７と、Ｒ１バスアドレス有効ライン５６と
、クロックライン５４と、複数本の変更ラインとを含む
。ｒ（ＩＰババス６は更に、レーザ走査モジュールイン
タフェース（ＬＳＭインタフェース）４４並びにＲＩＰ
１５固有の中央処理装置（ＣＰ　Ｕ）４３とも接続され
ている。レーザ走査モジュールＬＳＭインタフェース４
４は、印刷されるべき線の始まりを知らせる同期化信号
をもたらす”走査開始（ＳＯ８）”ライン５２、所望の
画素周波数に対応する信号をらたらすバーストライン５
３、ビットマツプメモリ１６からの読み出しの際直列画
素ビットストリームをレーザプリンタの変調器に送るビ
デオライン１８といった諸ラインを介してレーザプリン
タと接続されている。アドレス及び制御ライン４８並び
に条件ライン４９は、ページ同期化インタフェース４２
とも接続されている。ライン５０を介して、”ページ−
アベイラブル（ＰＡＶ）”信号がプリンタの制御デバイ
スに送られ、この信号はページ全体のデータがビットマ
ツプメモリＩ６に書き込まれたこと、及びＲＩＰ１５は
プリンタの制御デバイスによって発せられた”ページ開
始（ＳＯＰ）”信号をライン５１を介して受信すればビ
ットマツプメモリ１６からの読み出しを開始し得ること
を知らせる。

ＶＭＥバスインタフェース 第４図に、ＶＭＥバスインタフェース４１の細部を概略
的に示す。マスクインタフェース／Ｏ０．スレーブイン
タフェース／Ｏ１及びインタラプタ／Ｏ２がＶＭＥバス
１４と接続されている。ＲＩＰバス４６からのデータラ
イン４７が、マスクインタフェース／Ｏ０と接続されて
いる。ＲＩＰバス４６からのアドレス汝び制御ライン４
８並びに条件ライン４９は、マスクインタフェース／Ｏ
０、スレーブインタフェース／Ｏ１漫びインタラプタ／
Ｏ２と接続されている。ＶＭＥハスインタフェース４１
の仕事は、ＲｒＰ１５を非同期式のＶＭＥバス１４から
シールドすることである。

ＶＭＥマスタインタフェース（Ｖ　Ｍ　Ｅ　−Ｍ　Ｉ　
）／Ｏ０は存在するバッファ及びレジスタを制御する内
部制御ノステムを含み、このインタフェース／Ｏ０を介
してＶＭＥパス１４上でのアクセスサイクルが実行され
得る。上記制御システムにはプログラマブルな論理回路
が用いられている。スレーブインタフェース／Ｏ１及び
インクラブタ／Ｏ２の制御用としても、プログラマブル
な論理回路が設置されている。

Ｖ　Ｍ　Ｅ　−Ｍ　Ｉ　／Ｏ０（第８図つはまた、デー
タベースマスク（ＤＴＩ３マスク）及びデータベースリ
クエスタ（Ｄ　Ｔ　Ｂリクエスタ）のようなデータ転送
機能を有ずろ。所望のデータ転送速度を得るために、Ｖ
ＭＥ　−Ｍ　Ｉ　／Ｏ０には幾つかの機能が付加されて
いる。

第一の機能は、アドレス−ハイカウンタ＋３２及びアド
レス−ローカウンタ１３３によって構成されるアドレス
アップ／ダウンカウンタである。各々フォントメモリ１
３あるいはＲＡＭ１２の連続的なアドレスに蓄積された
様々な字体文字あるいは図形文字のビット表現のＲ［Ｍ
２Ｓへのロードの際、カウンタ１３２及び１３３は個々
の文字毎に、当該文字の例えばＲＡＭ１２内での基底ア
ドレスにプリセットされる。バッファ１３４並びにＶＭ
Ｅバス１４のＶ　Ｍ　Ｅア１−＃丑嘩１ トレスバス１４１を介して、上記基底アドレスはＲＡＭ
１２に送られ、当該記憶場所に蓄積された第一の１６ヒ
ソトワードがＶＭＥバス１４のＶＭＥデータバス１４２
を介して両方向バッファ１３５にもたらされた後、ＲＩ
ＭｌＢ内の適正な記憶場所に配置される。

カウンタ１３３に１を加えることによってＲＡＭ１２の
次のアドレスが発仕られ、第二の１６ビツトワートかＶ
ＭＥ−ＭＩｌｏｏを介してＲＩＭ１６に与えられる。同
様にして所与の文字に関連する総てのアドレスか発せら
れ、文字はＲＩ〜１１６内に完全に書き込まれる。

こうして、ＣＰＵ４３は基底アドレスを！文字につき１
回しか発しなくてよく、その結果１１１Ｍ１６へのロー
ドの間、例えば画素処理演算、ＲＩＭアドレス決定決定
等機能か果たされ得るという成果が得られる。

ある文字が完成されると、次の文字の基底アドレスか新
たにカウンタ１３２及び１３３に与えられ、上述のサイ
クルが繰り返される。

第二の機能、即ちミラー機能は、ＦＰＬＡ及びＰＡＬの
ようなプログラマブルな論理回路で構成されたミラー回
路１３６によって果たされ、この回路１３６は文字がＲ
ＩＭｌＳ内に１８０°回転して書き込まれなければなら
ない場合に用いられ得る。ミラー回路＋３６は１６ビツ
トワードの各ビットを、ビット位置Ｏのものをビット位
置１５のものと、ビット位置Ｉのものをビット位置１４
のものと、ビット位置２のものをビット位ｉ１３のらの
と、というように交換する。

今やＣＰＵ４３は基底アドレスは発せず、所与の文字の
高さ汝び幅に関するデータ並びに基底アドレスからＲＡ
　Ｍ　＋２の、該文字に関連する最大アドレスを計算す
る。計算された最大アドレスはカウンタ１３２及び１３
３にロードされ、これらのカウンタ１３２．１３３はＶ
ＭＥ−Ｍｌコントローラ１３０によってダウンカウンタ
に切り替えられる。ＲＡ　Ｍ　１２の記憶場所への各ア
クセス毎にカウンタ１３３の内容から１か引かれ、ＲＡ
ＭＩ２からの１６ビツトワードはミラー回路１３６で鏡
像状に反転され、データーインレジスタ１３７を介して
ＲＩＭｌＯ内に書き込まれる。

このようなサイクルは、当該文字の本来の基底アドレス
に達するまで続けられる。ＶＭＥ−ＭＩｌｏｏにおいて
はまた、上述のようにして得られるデータを例えばＰ　
Ｅ　ＣｔｏあるいはＲＡＭ１２に送るべく、データーア
ウトレジスタ１３８がデータライン４７を介してｒ（Ｉ
Ｐババス６と接続されている。

ＶＭＥ−Ｍｌコントローラ１３０は、制御ライン４８及
び条件ライン４９を介してＲＩＰバス４６と接続されて
おり、またバッファ１３１を介してＶＭＥバス１４の、
アドレス、データ及び制御ライン１３９並びにバス調整
ライン＋４０とも接続されている。

ＣＰＵ４３はＶＭＥ−ＭＩｌｏｏに、”バス解放“、”
マルチプルアクセス”、”シングルアクセス”及び”変
更”といった様々なモードを呼び出し得る。ＶＭＥ　−
Ｍ　Ｉ　／Ｏ０がシングルあるいはマルチプルアクセス
モードに切り替わり得る前に、次のデータ、即ち読み出
しか書き込みかのデータ、ヒツト配列が正常か鏡像反転
かのデータ、所望アドレスのデータ、並びに処理される
べきデータがまず特定されなければならない。このよう
な特定は、”バス解放”モード及び”変更”モードの間
にのみ変えることができる。ただ、処理されるべきデー
タだけは常に変更可能である。このことは、”変更肯定
（ＣＨＡＮＧＥ　　ＡＣＫＮＯＷＬＥＤＧＥ）”ライン
によって指示される。ＶＭＥバス１４を介して送られて
くる読み出しデータを収容するレジスタは、”レジスタ
ーフル（ＲＥＧＩＳＴＥＲＦＵＬＬ）”ラインが動作状
態にあればいつでも読み出され得る。

”バス解放”モードの呼び出し後Ｖ　ＭＥ　−Ｍ　Ｉ　
／Ｏ０はＶ　Ｍ　Ｅ　／＜ス１４を解放する。このこと
は、Ｖ　Ｍ　Ｅバスドライバが動作不能とされ、ＶＭＥ
バス１４のＢＢＳＹ信号か無効となることを意味する。

ＶＭＥ／（ス１４の解放は、最後のアクセスサイクルが
完全に終了している場合にのみ実現し得る。”変更肯定
“信号が、”バス解放”モードが確立されたことを指示
する。インタフェース／Ｏ０のこのモードでは、ＶＭＥ
バス１４へのアクセスは実現し得ない。

”変更”要求後、Ｖ　Ｍ　Ｅ　−Ｍ　Ｉ　／Ｏ０ｆ；ｔ
：、ＶＭＥバス１４を未だ捉えていない場合そうするよ
うに命令される。このことはバス調整ライン１４０によ
って達成される。”変更”モードの獲得が”変更肯定”
ラインを介して示され、ＶＭＥバス１４へのアクセスが
可能となる。”変更”モードでは、アドレス及びデータ
レジスタの内容も変更され得る。”変更”モードは、Ｖ
ＭＥバス１４を解放せずに該バス１４へのアクセスを一
時的に停止することを可能にする。ＶＭＥバス１４への
シングルアクセスは、”シングルアクセス”モードを呼
び出すことによって開始され得る。前のモードが”バス
解放”モードであった場合、Ｖ　Ｍ　Ｅバス１４は、調
整論理回路からの対応する有効信号を介してのみ捕捉さ
れ得る。この捕捉の後にのみ、ＶＭＥバスＩ４へのワー
ドアクセスが可能となる。

読み出し／書き込みインジケータが、読み出しサイクル
と書き込みサイクルとのいずれか実行されるべきである
かを決定する。

読み出しサイクルでは、Ｖ　Ｍ　Ｅバス１４からのデー
タがミラー回路１３６を介してデータ−インレジスタ！
３７にクロックに従って書き込まれ、その際ミラー回路
１３６は正常／鏡像反転インジケータによって能動化さ
れ得る。データがデーターインレジスタ１３７にクロッ
クに従って書き込まれると、データ転送が完了したこと
、及びデータがレジスタ１３７に与えられたことをＣＰ
Ｕ４３に指示するＲＥＧＩＳＴＥＲ−ＦＵＬＬフラグが
設定される。ＲＥＧＩＳＴＥＲ−ＦＵＬＬフラグはデー
タがデータ−インレジスタ１３７に読み込まれた瞬間に
設定され、このアクセスの後アドレスカウンタの内容が
１だけ増加される。ミラー機能か用いられた場合は、ア
ドレスカウンタの内容はｌだけ減少されろ。ＲＥ、Ｃ；
　Ｉ　５ＴＥＲ−ＦＵＬＬフラグがなお有効で、かつデ
ータがＶＭＥバス１４から読み込まれる時、通常のＶＭ
Ｅサイクルはデーターインレジスタ１３７か完全に読み
出され、かつ該レジスタＨ７に新しいデータが読み込ま
れてしまうまで延期される。

書き込みサイクルは原理的には読み出しサイクルと同じ
で、唯一の相違点はデータストリームの方向である。書
き込みサイクルでは、データーアウトレジスタ１３８内
のデータがＶＭＥバス１４へ転送されろ。ミラー回路１
３６は、書き込まれたデータを何等変更しない。データ
ーインレジスタ１３７は、ｒ（ＥＧ　Ｉ　５ＴＥＲ−Ｆ
’ＵＬＬフラグをクリアし得るように既に読み出されて
いなければならない。

”マルチプルアクセス”モードは、”シングルアクセス
”モードと多くの点で類似する。”シングルアクセス”
モードはＦ　Ｅ　Ｃ／Ｏからのコマンド読み出し、並び
に該Ｆ　ＥＣ／Ｏへの状態情報書き込み用である。”マ
ルチプルアクセス”モードは主として図形及びフォント
データの読み出し用で、後続アクセスはＶ　Ｍ　Ｅ−Ｍ
　Ｉ　／Ｏ０によって自動的に開始されろ。新しいアド
レスはアドレスカウンタによって発せられる。この場合
に行なわれなければならない唯一の動作は、データーイ
ンレジスタ１３７からの読み出しである。

上述の様々なモードは、ＣＰＵ４３の信号ラインの何本
かと接続されたＶＭＥ−ＭＯＤＥラインで選択される。

読み出し／書き込みセレクタ及び正常／鏡像反転セレク
タも、上記のような信号ラインと接続されている。ＣＨ
ＡＮ’ＧＥ　　ＡＣＫＮＯＷＬＥＤＧＥ信号及びＶＭＥ
”レジスターフル”信号は、ＣＰＵ４３の”ＷＡＩＴ”
ラインによってもたらされる。ＶＭＥアドレスは２４ビ
ツトカウンタ１３２及び１３３に蓄積され、入力及び出
力データは２個の１６ビツトレジスタ１３７及び１３８
に蓄積される。”アドレス−ハイ”及び”アドレス−ロ
ー”カウンタ１３２及び＋３３並びにデーターアウトレ
ジスタ１３８は、レジスタクロッタラインによってロー
ドされる。データーインレジスタ１３７からの読み出し
は、ＣＰＵ４３と接続されたレノスタイネーブルライン
によって行なわれ得る。

ＬＳＭインタフェース 第５図に、ＬＳＭインタフェース４４の細部を概略的に
示す。ＲＩＭ１６読み出しの際、ＲＩＰ１５はメモリ１
６から１６ビツトワードを取り出し、ＲＩＰバス４６の
データライン４７を介してレジスタ１１＋に転送する。

制御ブロック１／Ｏがライン１１５を介してシフトレジ
スタ＋１２に”ロード”信号を送り、レジスタ１１１の
内容がシフトレジスタ１１２に並列にロードされる。レ
ーザプリンタは約２４Ｍ肚の周波数でバーストパルスを
発生し、このパルスはライン５３及びＩ／Ｏバッファ１
１３を介して、シフトレジスタ１１２及び制御ブロック
１／Ｏに送られる。シフトレジスタ１１２の内容は上記
パルスによって直列にシフトし、読み出され、Ｉ／Ｏバ
ッファ１１３及びライン１８を介してＲＯＳの変調器に
送られる。

バーストパルスは制御ブロック１／Ｏ内の１６ビツトカ
ウンタに送られ、１５ｇのパルスがカウントされると、
もしくは１６番目のパルスがカウントされる間に、今や
レジスタｎｔに新たに読み込まれているワードがシフト
レジスタ１１２に並列に転送され、このワードらシフト
して読み出される。前記１６ビツトワードのシフト−読
み出し動作が始まる萌に、レジスタｌｉｔには新しい１
６ビツトワードがロードされる。データがシフトレジス
タ１１２に読み込まれるや”エンプティ”フラグが設定
され、レジスタ１１１への新データの書き込みが可能と
なる。

“エンプティ”フラグは、ＲＩＰ１５のＣＰＵ４３の“
待ち”ラインに与えられる。このようにして、１木の走
査線に関する全データが逐次ＲＯＳに転送されろ。制御
ブロック１／ＯはＲＩＰバス４６の条件ライン４９を介
して、ＣＰＵ４３に条件信号を送る。

１本の走査線についての作業が完了した後、ライン５２
を介してＲＯＳから制御ブロック１／ＯにＳＯ８信号が
送られる前に、ＲＩＭ１６からのデータ取り出しはＲＩ
Ｐ１５によって暫く控えられる（待ち条件）。この間に
、レジスタ１１１はライン１１４を介してクリアされる
。ＳＯ８信号に応答して上述のような、データをレジス
タ１１１に読み込み、シフトレジスタ１１２に転送し、
ソフトして読み出すといったサイクルが次の走査線に関
して再び繰り返される。レジスタ１１■にワードがロー
ドされると７１フル”状態ら条件ライン４９を介してＣ
ＰＵ４３に送られ、ＣＰＵ４３はレジスタ１１１の内容
が再びシフトレジスタ１１２にロードされてしまうまで
新しいワードの取り出しを遅らせる。ＰＡＶ信号発生後
、ＳＯＳパルスの数がＣＰＵ４３内のカウンタによって
カウントされ、このカウンタによって、当該ページに関
する全データのＲＯＳへの転送完了時点が値上され得る
。

中央処理装望４ 第６図に、ＲＩｒ’１５のＣＰＵ４３の細部を概略的に
示す。ＣＰＵ４３内、いずれらＡｄｖａｎｃｅｄ　Ｍｉ
ｃｒ。

Ｄｅｖｉｃｅｓの製品であるマイクロプログラマブルな
マイクロプロセッサ７４（Ａｍ２９１１６型）並びに関
連するアドレスシーケンサ７０（２９１ＯＡ型）の周囲
に構成されている。

各クロックサイクルに応答して、実行されるべきマイク
ロ命令がマイクロ命令レジスタ７２に読み込まれる。上
記マイクロ命令はマイクロＰＲＯＭ７１かららたらされ
、マイクロＰ１／ＯＭ７１はアドレスシーケンサ７０に
よって再びアドレスされる。プロセッサ７４においては
、あらゆる機能がマイクロ命令ビットの幾つかによって
制御される。マイクロ命令は、アドレスシーケンサ７０
、プロセッサ７４、ブランチアドレス制御ユニット７９
、条件セレクタ７５、待ちセレクタ７７及びイネーブル
ブロック７８のだめのビットに分割され得る。

マイクロＦＲＯＭ７１に記憶されたマイクロ命令が実行
される順序も、アドレスシーケンサ７０によって制御さ
れる。アドレスへの連続アクセスの可能性に加え、マイ
クロＦＲＯＭ７１の容ｆｆｉ　４０９６ビツトのマイク
ロワードエリア内の個々のマイクロ命令に対する条件付
きブランチ命令が実行され得る。

Ｌ【ＦＯスタックが、マイクロサブルーヂンにおけるリ
ターン結合及びルーブーインの可能性をもたらず。上記
スタックは、９段の深さを有する。

各マイクロ命令のためにアドレスシーケンサ７０は１２
ビツトアドレスを発し、このアドレスは次の四つの発生
源のうちの一つに由来する。

−マイクロプログラムアドレスレジスタ（ｐｃ）。

このレジスタは普通、目下アクセスされているアドレス
より１だけ大きいアドレスを指示する。

しかし、”待ち”モードが待ちセレクタ７７によって発
生されるとＰＣは増分されない。

−ブランチアドレス制御ユニット７９からデータを取得
するライン９２と接続された外部人力。

−一つ萌のマイクロ命令の間にマイクロプログラムアド
レスレジスタ（ｐｃ）の内容をロードされる深さ９段の
ＬＩＦＯスタック。

−一つ前のマイクロ命令の間に外部入力からロードされ
たデータを保持するレジスタ／カウンタ。

プロセッサ７４はマイクロプログラマブルな１６ビツト
マイクロプロセツサ（Ａｍ２９１１６型）で、図形に関
ずろ用途に最適な命令セットを伴う。プロセッサ７４の
ための上記命令セットには、特にシングル及びダブルオ
ペランド、”ｎビット回転”並びに”回転及び併合”が
含まれる。

プロセッサ７４は演算実行のための命令をマイクロ命令
レジスタ７２から、バス８３及び命令変更回路７３を介
して受は取る。

命令入力は、即値命令のためのデータ人力としても用い
られる。プロセッサ７４の”命令イネーブル（ＩＥＮ）
”人力がライン９４を介して能動化されろと、実行され
た命令の結果はプロセッサ７４のアキュムレータ及び状
態レジスタに保持される。ライン９５を介して”出力イ
ネーブル（ＯＥ）”が能動化されろと、ＣＰＵ４３のデ
ータバスは出力として切り替えられ、該バスはプロセッ
サ７４のＡＬＵの内容を持つ。これに対して、”出力イ
ネーブル“がライン９５を介して動作不能にされると、
ＣＰＵ４３のデータバスは１６ビツト人力として機能し
、ＲＩＰバス上に存在するデータがデータライン４７を
介してプロセッサ７４に付与され得る。プロセッサ７４
に付与された上記データは内部レジスタに保持され得る
。プロセッサ７４のデータバスはＲ■Ｐバスのデータラ
イン４７と直接接続されている。

ＡＬＵの状態（例えば桁上げ、負、ゼロ、オーバフロー
）は、各サイクルの間プロセッサ７４の”状態”バス８
７において得られる。命令変更回路７３によって、マイ
クロＦＲＯＭ７１に記録された命令は、例えば”ｎビッ
ト回転”のような命令の場合回転の行なわれるべきビッ
トの数を指示するように変更され得る。指示された上記
ビット数は、プロセッサ状態ライン４７からの幾本かの
ライン（９１）を介して特定される。

ライン９４上の■ＥＮ信号がプロセッサ７４の命令入力
を動作不能にすると、バス８３上をプロセッサ７４へと
送られるのと同じプロセッサ命令ビットがバス８４を介
してブランチアドレス制御ユニット７９にも送られて、
アドレスシーケンサ７０をランダムに異なるアドレスに
分岐させるのに用いられ得る。

通常、ユニット７９はブランチアドレスを、データライ
ン４７からバス９０を介して送られてくるデータで満た
されたレジスタの内容から受は取る。

条件セレクタ７５は８段マルチプレクサを含み、該セレ
クタ７５の出力はライン８９を介してアドレスシーケン
サ７０に接続されている。ＲＩＰバスの条件ライン４９
あるいはプロセッサ状態ライン８７から状態バッファ７
６及びライン８８を介して条件セレクタ７５の入力に付
与される８個の可能な条件のうちの１個が選択され得る
。選択された条件はアドレスシーケンサ７０によって、
所望の条件付き命令の実行に用いられる。ライン８５を
介して状態バッファ７６に選択イネーブル（ＳＬＥ）信
号を付与すれば、状態バッファ７６には任意の新条件を
ロードすることができろ。

”待ち”セレクタ７７６８段マルチプレクサを含み、こ
のマルチプレクサは動作モードにおいて、８本の”待ち
”ライン９７のうちの１本をライン９３を介してアドレ
スシーケンサ７０に接続ずろ。待ちライン上のゼロレベ
ルは、プログラムアドレスレジスタのプログラムカウン
タを停止する。待ちラインは、ＲＩＰバスの条件ライン
と接続されている。

イネーブルブロック７８は様々な機能を有する上に、Ｒ
ｒＰバスの制御ラインのために必要な全信号を発生する
。イネーブルブロック７８は三つの異なる機能を果たす
。

ａ、イネーブル信号の発生。

イネーブル信号は、その出力がＲＩＰバスに接続されて
いる複数個のデータレジスタのうちのいずれが能動化さ
れるべきであるかを決定する。各レジスタについて１本
のイネーブルラインが存在する。

ｂ、レジスタクロックの発生。

クロックラインは、その人力がｔＰババス接続されてい
る複数側のデータレジスタのうちのいずれがデータをク
ロックに従い読み込むべきかを決定する。各レジスタに
ついて１本のクロックラインが存在する。

Ｃ池の信号の発生。

信号ライン上の信号は、Ｒ■Ｐバスと接続されたインタ
フェースモジュールにおいてフラグ及び機能セレクタと
して用いられる。

ラスタイメージバスインタフェース ＲＩＰバス４６と１バスＩ７との接続は、Ｒ１バスイン
タフェース４５によって構成されている（第７図）。イ
ンタフェース４５は、両方向データ、呼び出されるべき
アドレス並びに変更コードを緩衝する。この緩衝はレジ
スタによって実施される。

”データーアウト”レジスタ１２０、”アドレス−ロー
”レジスタ１２２、”アドレス−ハイ”レジスタ１２３
及び変更レジスタ１２４はＲＩＰバス４６からロードさ
れ得る。ロードは、ＣＰＵ４３のイネーブルブロック７
８によるアドレス及び制御ライン４８制御の下に行なわ
れる。”データーイン”レジスタ１２１からの読み出し
は、イネーブルブロック７８のイネーブルラインによる
制御に導かれて実施され得る。”アドレス−ハイ”レジ
スタ１２３は、アドレスの上位桁のビットを記憶する。

”アドレス−ロー”レジスタ１２２は下位桁のビットを
記憶する。”アドレス−ハイ”レジスタ１２３へのロー
ド後、Ｒ１バス読み出し／書き込みサイクルが自動的に
開始される。このことは、コントローラ１２５によって
次の処理か実施されることを意味する。

サイクルＩ−ＲＩバス上にアドレスを設定し、ＲＡＶ（
ＲＩバスアドレス育効）を 有効にする。

サイクル２−Ｒ１バス上に”データーアウト”を設定し
、ＲＡＶを無効にする。

サイクル！４Ｉバス上のデータを”データーイン”レジ
スタ１２＋に読み込む。

ＲＩババスイクルの開始前に、ＣＰＵ４３はＲ１バスビ
ジーライン５７が非動作状態にあるかどうかを試験しな
ければならない。ビジーライン５７は、ＣＰＵ４３の待
ちラインの１本と接続されている。

マスクイメージバス（ＲＩバス） Ｒ■ババス７はＲＩＰ１５をビットマツプメモリ（ＲＩ
　Ｍ）１６と接続し、このバスＩ７は６４本のラインに
よって構成されている。Ｒ１バス１７は、ピット幅３２
の多重アドレス／データバスを含む。Ｒ１Ｐ１５はＩ”
（Ｉバス１７上でマスクとして動作する。１個以上の１
１Ｍボードを含むＲＩＭ１６はそれ自体、バス１７上で
主導権を一切取らない。Ｒ１バス１７には、該バス１７
の制御権をＲＩＰ１５に要求し得るＲＩババスＭＡデバ
イスも接続され得る。

ｆｌｒバス１７は同期バスである。クロック信号（ｎｃ
ＬＫ）は、ＲＩＰ１５によってＲＩババス７に与えられ
る。バスＩ７上でのあらゆる動作は二相クロックのエツ
ジにおいて実行される。即ち、クロック信号（ＢＣＬＫ
）の立ち上がりエツジではＲＩＰ１５の全動作が、また
立ち下がりエツジではＲＩＭ１６の全動作が実現する。

ＲＩババス７上でのその他のモードは、高、低及び高イ
ンピーダンスの三つの信号レベル（トライステート）に
よって説明され得る。信号レベルの変化は総て、二相ク
ロックの有効エツジによって開始されて実現する。この
ように、クロック信号と、アドレス／データ信号と、そ
の他の信号との３種の信号群が存在する。

バス１７上に出現する諸信号は次のように規定されろ。

一１３ＣＬＫ：ｒｊｌＰ１５によってＲＩババス７に与
えられる対称なりロックパルス。

−ＲＡＤ（ＲＩＰアドレス／データ）：この信号を伝送
するラインＲＡ　Ｄ　００〜１１　Ａ　Ｄ　３１は、ト
ライステートドライバを具備したあらゆるバスデバイス
によって駆動される多重アドレス／データ転送路を構成
する。”高レベル“の時、ラインＲＡ　Ｄ　００〜ＲＡ
　Ｄ　３１の総てが活動する。

−ＲＭＣ（１１Ｍ変更コード）ニラインＲＭＣＯ〜ＲＭ
ｃ３上をＲＩＰ１５あるいはＤＭＡデバイスから１１Ｍ
ボードへと送られるこのコードは、アドレスされた記憶
ワードの内容について１１Ｍボードで行なわれる論理演
算の間に働く”変更”機能を特定する。この信号らトラ
イステート型である。

−ＲＲＯｒ；”Ｆ（ＲＩババスリフレッシュオフ）：こ
の信号は、ＲＩＭボードが最短サイクル時間を達成する
べくリフレッシュを中断し得ることを指示する。データ
損失を防ぐために、ＲＩＭボードとＲ［ＰＩ３との間で
特別のアドレス指定順序が維持される。

一４ＢＲＯｔｌバス−バス要求）０、ＲＢＲＩ：これら
のオープンコレクタ信号によって、２個のＤＭＡデバイ
スはバスオービタにバス１７へのアクセス権を要求し得
る。上記２個のデバイスは異なる優先権を有する。

−ＲＢＧ（ＲＩバス−バス許可）；この信号によってバ
スオービタは、バス１７が使用可能であることを最高優
先権を有する要求デバイスに指示する。

−ＲＢＵｓＹ（Ｒｒババスバスビジー）：このオープン
コレクタ信号によって、アドレスされたＲＩＭボードは
自身が暫くの間断たなバスサイクルを実行し得ないこと
を指示し得る。

−ＲＡＶ（ＲＩバス−アドレス有効）：″低レベル”の
時有効であるこのトライステート信号は、ｒ（Ｉバス１
７上に有効なアドレスが存在することを指示する。

Ｒ１バス１７はビット幅３２のデータ及びアドレス転送
路によって構成され、この転送路はその３２本のアドレ
ス及びデータラインＲＡ　Ｄ　００〜ＲＡ　Ｄ　３１に
関して多重化されている。ラインＲＡ　Ｄ　００〜ＲＡ
　Ｄ　３１の割り当ては、次のようになされる。

Ａ２４−Ｄ１６の場合ニアドレスラインＲＡとしてライ
ンＲＡ　Ｄ　００〜ＲＡ　Ｄ　２３が用いられる。その
際ラインＲＡ　Ｄ　２４〜ＲＡ　Ｄ　３１は”アクセス
不可”モードを取る。データラインとしてはラインＲＡ
ＤＯＯ−ＲＡＤＩ５が用いら゛れ、その際にはラインＲ
Ａ　Ｄ　１６〜ＲＡ　Ｄ　３１が”アクセス不可”モー
ドを取る。即ち、データ転送は１６ビツトワードに基づ
いて行なわれ、アドレス指定はビット幅２４で実施され
る。

Ａ　２４−　Ｄ　１６−　Ｄ　１６の場合ニアドレスラ
インに関してはＡ２４−Ｄ１６の場合と同様である。バ
ス１７のラインＲＡ　Ｄ　００〜ＲＡ　Ｄ　１５からの
データが付与されるボードが設定されているのと同一の
アドレス空間にラインＲＡ　Ｄ　１６〜ＲＡ　Ｄ　３１
からのデータか付与される第二のボードをも設定するこ
とによって、各々ビット幅１６である２個のボードとし
て機能するビット幅１６のボードのためのビット幅３２
のデータバスが創出され得る。アドレス／データバスの
どの部分がデータを転送するかはＲＩＭボードにおいて
選択され得る。

ＲＢｒｔＯ信号、ＲＢＲＩ信号及びＲＢＧ信号によって
、Ｒ１バス１７へのアクセスはＲＩＰと選択的なり　Ｍ
　Ａデバイスとの間で調整される。この調整は、全＜Ｒ
ＩＭｌＳ外で行なわれる。

バス１７上での各サイクルは、ＷＲＩ　ＴＥ／ＲＥＡＤ
サイクルから成る。バス１７がフリーである（１１ＢＵ
ＳＹがｆｆ効でない）場合、ＲＩＰはアドレス（Ａ　Ｄ
　Ｒ［ｎ　］）をバス１７のライン（ＲＡＤ００〜ＲＡ
　Ｄ　２３）上に設定し得る。この設定が行なわれると
ＲＡＶ信号が発せられ、またラインＲＭＣ０〜１ＭＣ３
を介して１１Ｍ変更コード（ＲＭコード）が送られる。

アドレス指定後、ＲＩＰはそのデータ（ＤＡＴＡＯ［ｎ
］）をバス１７のライン（ＲＡＤ　０Ｏ−ＲＡ　Ｄ　１
５）に与える。

ＡＤＨ［ｎ］によってアドレスされたｒ（１Ｍボードは
ＲＢＵＳＹ信号を有効にする。そこでＲＩＰは１バスＩ
７を放して、ＡＤＨ［ｎ−１］によってアドレスされた
ＲＩＭボードにＤＡＴＡＩ［、ｎ　−１］をバス１７上
に設定する機会を与え、それによってＲＩＰは上記デー
タを読み込み得る。この結果、連続する二つのＷＲＩ　
ＴＥ／ＲＥＡＤサイクルは、言イつば互いの中に押し込
まれる。このことは、ＲＢＵＳＹが無効になったかどう
かを決定するのにＲＩＰが必要とする時間を当該サイク
ルにおいてへＤＲ［ｎ］によってアドレスされたＲＩＭ
ボードの最後の処理段階に一致させることによりなお更
に最適化される。このような手続きは、ＲＩＭボードが
、該ＲＩＭボード自体が完全にレディ状態となる以前に
ＲＢＵＳＹを無効にすることによって達成されるが、こ
のことはＲＢＵＳＹがＲＩＭボードにより無効にされた
ことをＲＩＰが確認し得た時には既にＲＩＭボードはレ
ディ状態となちていることがきわめて確実である場合に
実現する。

即ち、第一のサイクルは無効データを含み、また１１Ｍ
１６から最後のデータを取り出すには付加的なサイクル
ら必要である。

先に述べたように、最短サイクル時間がバス１７上で達
成される。”最短サイクル時間”とは、バス１７上で最
高転送速度が達成されるバスモードのタイミングシーケ
ンスを意味する。

ＲＩＭのりフレッシュの結果として、Ｒ■Ｍボードが最
短サイクル時間を達成し得ない事態が生じ得る。ＲＩＭ
ボードは上記事態を、ＲＢＵＳＹ信号によって指示する
。このＲＢＵＳＹ信号を所定数のクロックサイクル（Ｂ
ＣＬＫ）で延長することにより、ＲｒＰは自身によるメ
モリ１６への次のアクセスを整数個数のクロックサイク
ル分だけ遅らせる。

上記と同様の状況は、ＲＩＰがある一定のタスクを未だ
終了していない場合にら生じ得る。ＲＩＰはタスクが未
完であることを、ＲＡＶ信号を整数個数のクロックサイ
クル分だけ遅ら仕ることによってバス１７に指示する。

マスクイメージメモリ １１Ｍ１６（第１１図）は、１６ビツトワードに対応し
て構成された２４メガビツトダイナミツクメモリ２２０
を含み、ページ大ビットマツプメモリとして用いられる
。メモリ２２０内の各記憶場所は、最終的な印刷完了ペ
ージ上の厳密な一地点に対応する。

１１Ｍ１６はＲ１バス１７を介してＲＩＰ１５と接続さ
れており、このＲＩＰＩ５によって、拡大されたフォン
トデータ及び図形データを書き込まれる。Ｒ１ＭｌＢ内
で行なわれる重要な一処理は、アドレスされ几ワードに
対して実施される変更処理である。

変更処理は１６種の異なる論理演算を含み、これらの演
算は所与のアドレスに書き込まれるデータ並びに既に書
き込まれているデータに適用され得る。

Ｒ１バス１７ノラインＲＭ　ＣＯ〜ＲＭ　Ｃ３１：　Ｒ
ｒ　Ｍ’変更コードを付与することによって、一つの特
別の変更機能が選択される。

上〜記変更コードはＲＭＣレジスタ２２２内にセットさ
れ、プログラマブルな論理回路によって構成された論理
処理ユニット（Ａ　Ｌ　Ｕ　）２２３に付与される。新
しいデータ（ＮＴ）がＤＡＴＡＯレジスタ２２７及びデ
ータライン２２５を介してＡ　Ｌ　Ｕ　２２３に送られ
、一方既にメモリ２２０内に存在する古いデータ（ＯＤ
）はデータ出力ライン２２６を介してＡＬＵ２２３に送
られる。Ａ　Ｌ　Ｕ　２２３内での処理の結果（ＭＤ）
は、ライン２２４を介してメモリ２２０に書き込まれる
。

次に掲げる表Ｉに変更機能の一部を、関連するＲＭコー
ド並びに対応する論理関係と共に示す。

表　　　　１ 変更機能　　　　　ＲＭＣ論理関係 ３　　　２　　　　ｌ　　　　０ ＷＲＩＴＥ　　　　０　　０　　０　　０ＮＤＰＡＩＮ
Ｔ　　　　０　　０　　０　　１　　ＮＤ、ＯＲ，ＯＤ
ＭＡＳＫ　　　　　ＯＯ／ＯＮＤ、ＡＮＤ、０ＤＥＲＡ
ＳＥ　　　　０　　０　　１　　１　　ＮＤ、ＡＮＤ、
０ＤＩＮＶＥＲＴ０　　１　　０　　０　　ＮＤＩＮＶ
、ＰＡＩＮＴ　　０　　１　　０　　１　　ＮＤ、ＥＸ
ＯＲ，０ＤＮＯＰ　　　　　０Ｉ／Ｏ０Ｄ ＣＬＥＡＲＯＩ　　　Ｉ　　　Ｉ　　ＺＥＲＯ３ＥＴ　
　　　　Ｉ　　　Ｘ　　　Ｘ　　　Ｘ０ＮＥＮＤ＝新し
いデータ　　ＯＤ＝古いデータＲ１バス１７は多重化さ
れたバスであるので、別個のアドレス並びにデータはク
ロックに従ってレノスタに書き込まれなければならない
。このためｊこＲＫバスＩ７はアドレス／データバスバ
ッファ２２８と接続されており、Ｒｒババス７にアドレ
スが与えられると、該アドレスはアドレスレジスタ２２
９にバッファ２２８を介して送られる。（１クロツクサ
イクル後に）データが与えられると、このデータはバッ
ファ２２８を介してＤＡＴＡＯレジスタ２２７に蓄積さ
れる。データーインレジスタ２３０（ＲＩＰにとっては
“イン”であるか、ＲＩＭにとっては”アウト”）は、
メモリ２２０の前回指定されたアドレスからのデータを
ＲＩババス７上にセットし得るように増分される。

Ｒ［ＭＩ６の制御はメモリ制御回路２３１によってなさ
れる。メモリ制御回路２３１はＲＡＶ信号に応答して一
連の動作を開始させるバス状態シーケンサを含み、上記
動作とはアドレスのクロックに従った古き込み、前記ア
ドレスに関連するデータのクロックに従った書き込み、
変更コードのクロックに従った書き込み、及び前回指定
されたアドレスに属するデータのＲ１バス１７上へのセ
ットである。

メモリ制御回路２３１は更に、バス状態シーケンサと同
期化されるメモリ状態シーケンサをも含む。

メモリ状態シーケンサはリフレッシュ要求によってか、
あるいはメモリアクセスのためのバスサイクルによって
始動され得る。リフレッシュサイクルが実行される場合
、次のバスサイクルは保留されなければならない。回路
２３１には、プログラマブルな論理回路が用いられる。

メモリ２２０は複数個の２５６にダイナミックメモリチ
ップから成り、１６ビツトワードに関して２５６にワー
ドの”バンク”６個を構成している。バンクの選択は、
アドレスマルチプレクサ２３２においてアドレスライン
Ａ１８、Ａｌ１及びＡ２０を復号することによって実現
する。１個のバンクの記憶場所のアドレス指定は、アド
レスラインＡＯ−Ａ７及びＡ１６を介して制御回路２３
１から行アドレスストローブ（ＲＡＳ）が送られ、次い
でアドレスラインＡ８、Ａ１５及びＡ１７がアドレスマ
ルチプレクサ２３２を介してメモリアドレスラインと接
続され、列アドレスストローブ（ＣＡ　Ｓ　）がやはり
制御回路２３１によって発生されることにより実現され
る。

ダイナミックメモリが用いられるため、メモリ２２０の
総ての記憶場所は少なくとも４ミリ秒に１回リフレッシ
ュされなければならない。このリフレッシュは、”ＲＡ
Ｓ単独”サイクルを周期的に付加することによって実施
される。”ＲＡＳ単独”サイクルの間、行アドレスが総
てのバンクに与えられろ。行中のりフレッンユアドレス
は、各リフレッシュサイクル後に１が加えられる９ビツ
トカウンタによってもたらされる。

ＲＩババス７のＲＲＯＦＦ’ラインを能動化することに
よって正常なリフレッシュサイクルは中断され、次のメ
モリアクセスサイクルの最短サイクル時間か達成される
ことをＲｒＰＩ５が保証する。その後メモリ２２０のア
ドレスされていないバンクが、ＲＩババス７上のアドレ
スをリフレッシュの実施に使用する。アドレスされたバ
ンクでは、リフレッシュは指定アドレスへのアクセスに
よって行なわれる。

ページの複写か１枚しか必要でない場合、ＲＩＭ１６の
読み出しの間ｎｔババス７上に”ＣＬＥＡＲ”変更コー
ドがセットされ、なぜなら読み出し後ＲＩＭＩ６は完全
にゼロで満たされていなければならないからである。可
変印刷されるべくページか保持されなければならない場
合は、”ＮＯＰ”変更コードがＲ１バスＩ７上にセット
される。

図形命令 ビットマツプ書き込み器２８（第２図）は、ＣＨＡＲ，
ＭＣＩ−（ＡＲ，ＶＬ　ｆ　ＮＥ、、ＨＬＩＮＥ、ＢＬ
ＯＣＫ　　ＦＩＬＬｌ　ＡＲＥＡ　　ＦＩＬＬ、ＬＩＮ
Ｅ及びＣＩ　ＲＯＬＥといった、文字に関する様々な図
形命令を実行するように設計されている。

マイ’）口ＰＲＯＭ７１（第６図）に記憶されている上
記命令は総て、ＣＰＵ４３へのマイクロ命令として実行
されろ。これらの命令のためのアルゴリズムは、ピット
マツプ書き込み速度が可能な限り大きくなるように決定
される。

ＣＨＡ　Ｒ：文字をビットマツプメモリ１６内の適正な
記憶場所に配置する命令。文字のワード境界は通常ビッ
トマツプメモリ１６のワード境界に対応しないので、変
位させることが必要である（第９図参照）。フォントメ
モリ１３には、文字２０１のビットマツプ表現２００が
１６ビツトワードで記憶される。

１文字は普通複数個の１６ビツトワードで表され、それ
らのワードの幾つかを符号２０３．２０４及び２０５て
示す。ここで、文字２０１の隅の点２０２を一例として
基準点とし、最初の１６ピツトワード２０３の１６個の
ビット位置のうち最初のビット位置を”０”で、また最
後のビット位置を”Ｆ”で示す。最初のワードのビット
表現は０００００００００００１１１１１である。

文字２０１がビットマツプメモリ１６内で、Ｙ方向にお
いて所望の記憶場所に配置されろ場合、ビットマツプメ
モリ１６のツー１ζ境界２０７は文字２０１のワード境
界０°と概してまれにしか一致しない。即ち実施される
べき操作は、文字２０１のヒツトマツプ表現が図中Δｙ
で示された幾つか（ｎ個）のヒツトたけずれることに対
応する。

上記操作のために、マイクロ命令レベルにおいて次の諸
ステップが実行されなければならない。

回転：ビット位置０からビット位置ｎまでΔｙにわたっ
て（ｎニーΔｙ）。

併合：マスター１　回転。

マスク−〇　回転せず。

ＭＣＨＡＲ：文字を１８０°回転してビットマツプメモ
リ１６内に配置する命令。文字のビットマツプ表現はＶ
ＭＥバスインタフェースによって逆の順序で読み出され
る。文字のワード境界のピットマツプメモリ■６内での
変位は、ＣＩＡＨに関して上述したのと同様に実現され
る。ＶＭＥバスインタフェースにはミラー回路ら含まれ
ている。

文字のビットマツプメモリ１６内への書き込みのために
、フロントエンドは幾つかのオーバレイオブンヨンを有
する（第／Ｏ図）。これらのオプションは第／Ｏ図にお
いて、文字Ｖ（符号２／Ｏ）を用いて概略的に示されて
いる。線形２１１は１１Ｍ１６の内容が変更されないこ
とを意味する。ｌＩＩＭ１６内のｌ“′０”は“白色”
を、また”ビは”黒色”をもたらすものとする。

ＷＲＩ　ＴＥ：　Ｒ１Ｍ１６の持っている内容が”０”
にされ、文字のヒツトマツプ表現か”ｌ”で書き込まれ
る（２１２）。

Ｉ　ＮＶＥＲＴ：　Ｒ１Ｍ１６の持っている内容が１１
１”にされ、文字のヒツトマツプ表現が”０”で書き込
まれる（２１６）。

Ｐ　Ａ　Ｉ　Ｎ　Ｔ　：　ＲＩ　ＭＩ６の内容がデリー
トされず、文字データの”ｌ”は１１Ｍ１６の内容との
”ＯＲ”関係を取られろ（２＋３）。　　′ ＭＡＳＫ：　１１Ｍ１６の、文字のデータ”０”に対応
する記憶場所の内容が”０”にされ、文字のデータ”１
″に対応する記憶場所の内容は保持される（２１４）。

ＥＲＡＳＥ：　１１Ｍ１６の、文字のデータ“Ｉ”に対
応する記憶場所の内容が”０”にされ、文字のデータ”
０”に対応する記憶場所の内容は保持される（２１５）
。

ＩＮＶＥＲＴＭＮＧ　　ＰＡＩＮＴ：　　１１Ｍ１６の
、文字のデータ”０“に対応する記憶場所の内容が保持
され、文字のデータ”Ｉ”に対応する記憶場所の内容は
インバートされる。

フロントエンドが実行し得る後続命令を次に示す。

［３ＬＯＣＫ　　ＦＩＬＬ：所定エリアをブロック、線
形等のような通常パターンで満たす。パターンは循環し
、満たされるべきＹ方向範囲は完全なワードで表され、
また前記パターンはＸ及びＹ方向に連続され得る。

ＡＲＥＡ　　ＦＴＬＬ：線で囲まれたエリアを反復パタ
ーンで満たす。その際、４方向において閉じられた境界
から始めるのと８方向において閉じられた境界から始め
るのと二通りの方法が有る。

エリアの境界を予めＲＩＭ１６に読み込むこと１こよっ
て、またＲＩＭ１６に関してより詳細に述べた特別の諸
動作の結果として、ＡＲＥＡ　　ＦＴＬＬはたとえ境界
がワード境界に対応しなくともあらゆるエリアで実行さ
れ得る。

直線、円及び円弧を描くには、ブリーゼンノ＼ム（Ｂｒ
ｅｓｅｎｈａｍ）アルゴリズムに基づく測定及び調節方
法が用いられる。この場合、始点は線の理論形状であり
、該始点は各走査線に関して、所望線に最も近く選択さ
れる。上記公知アルゴリズムは、例えばＲｏｂｅｒｔ　
Ｆ、　５ｐｒｏｕｌｌによってＡＣＭ　Ｔｒａｎｓａｃ
−ｔｉｏｎ　ｏｎ　Ｇｒａｐｈｉｃｓ、　Ｖｏｌ、１；
　Ｎｏ、４．０ｃｔｏｂｅｒ　１９７２゜ｐａｇｅＳ　
２５９−２７９に、”プログラム変形の線描アルゴリズ
ム誘導へのｆり用（Ｕｓｉｎｇ　ｐｒｏｇｒａｍ　ｔｒ
ａｎｓｆｏｒ−ｍａｔｉｏｎｓ　　ｔｏ　ｄｅｒｉｖｅ
　　ｌｉｎｅ−ｄｒａｗｉｎｇ　ａｌｇｏｒｉｔｈｍｓ
）″という標題の下に述べられている。

画Ｔ：１個分を上回る幅を有する開いた、あるいは閉じ
た線や線分を印刷するのに特別のアルゴリズムが用いら
れる。始点は常に、丸い結合点を具えた線分であり、前
記結合点によって他の線分との理想的な整合がもたらさ
れる。ブリーゼンハム円アルゴリズムから出発して、丸
い”プロッタ点“が、奇数個数のラスタ点に対応する所
望の厚みで発生され得る。この“プロッタ点”の画素ビ
ット表現がＲＡＭ１２に蓄積され、後に文字として処理
され得る。字体文字のビットマツプ同様点のビットマツ
プも囲繞する四角形についての高さ及び幅の情報によっ
て特徴付けられ、前記四角形の隅の点は、該四角形によ
って囲繞された点をＲＩＭｌＳ内の適正な記憶場所に配
置するのに用いられる基準点を構成する。

線分の始点は”プロッタ点”の中心点を構成していなけ
ればならず、ＲｒＭ１６内への配置は”ブロック点”が
その中心点の位置において上記幅の１７２にわたり、か
つ上記高さの１／２にわたって変位することを用いて実
現され、これによって始点と、従って”ブロック点”の
ｇＳＱ点とが得られる。

その後”プロッタ点”の新たな中心点をブリーゼンハム
線アルゴリズムによって連続的に計算し、当該中心点の
位置に関連するプロッタ点をＲＩＭ１６にロードするこ
とによって、一定の厚みの線分が描かれ得る。

本発明はここに説明した具体例に限定されるものではな
く、多くの変形か当業者によって構想され得る。しかし
、そのような変形例は総て、本明細書に記した特許請求
の範囲各項の範囲内である。

【図面の簡単な説明】

第１図は本発明によるフロントエンドシステムの概略的
説明図、第２図はラスタイメージプロセッサによって実
行され得る処理の説明図、第３図はラスタイメージプロ
セッサの概略的説明図、第４図はＶＭＥバスインタフェ
ースの概略的説明図、第５図はレーザ走査モジュールイ
ンタフェースの概略的説明図、第６図はラスタイメージ
プロセッサの中央処理装置の概略的説明図、第７図はラ
スタイメージバスインタフェースの概略的説明図、第８
図はＶ　Ｍ　ＥバスインタフェースのＶＭＥマスタイン
タフェースの概略的説明図、第９図はビットマツプメモ
リ内での文字の位置設定を示す説明図、第１Ｏ図はビッ
トマツプメモリにおける幾つかの可能な操作の結果を示
す説明図、第１１図はラスタイメージメモリの概略的説
明図である。 ＩＯ・・・・・・フロントエンドコントローラ、１１・
・・・・・Ｉ／Ｏプロセッサ、１２・・・・・・ランダ
ムアクセスメモＩＪ、１３・・・・・・フォントメモリ
、１４・・・・・・ＶＭＥバス、１５・・・・・・ラス
タイメージプロセッサ、１６・・・・・・ラスタイメー
ジメモリ、１７・・・・・・ラスタイメージバス、１８
・・・・・・ビデオライン、１９・・・・・・操作コン
ソール、２０・・・・・・プリンタ、４１・・・・・・
Ｖ　Ｍ　Ｅバスインタフェース、４２・・・・・・ペー
ジ同期化インタフェース、４３・・・・・・中央処理装
置、４４・・・・・・レーザ走査モジュールインタフェ
ース、４５・・・・・・Ｒ１バスインタフェース、４６
・・・・・・ラスタイメージプロセッサバス、４７・・
・・・・データライン、４８・・・・・・アドレス及び
制御ライン、４９・・・・・・条件ライン、５２・・・
・・・”走査開始”ライン、５３・・・・・・バースト
ライン、５４・・・・・クロックライン、５６・・・・
・・ＲＩババスドレス有効ライン、５７・・・・・・ビ
ジーライン、５８・・・・・・データ及びアドレスライ
ン、７０・・・・・・アドレスラインザ、７１・・・・
・・マイクロＰｒ（ＯＭ、７２・・・・・・マイクロ命
令レジスタ、７３・・・・・・命令変更回路、７４・・
・・・マイクロプロセッサ、７５・・・・・・条件セレ
クタ、７６・・・・・・状態バッファ、７７・・・・・
・待ちセレクタ、７８・・・・・・イネーブルブロック
、７９・・・・・・ブランチアドレス制御ユニット、８
７・・・・・・状態バス、９７・・・・・・”待ち”ラ
イ・ン、／Ｏ０・・・・・・マスタインタフェース、／
Ｏ１・・・・・・スレーフィンタフエース、／Ｏ２・・
・・・・インクラブタ、１／Ｏ・・・・・・制御ブロッ
ク、１１１・・・・・・レジスタ、１１２・・・・・・
シフトレジスタ、１１３・・・・・Ｉ／Ｏバッファ、１
２０・・・・・・”データーアウト”レジスタ、１２１
・・・・・・”データーイン”レジスタ、１２２・・・
・・・”アドレス−ロー”レジスタ、１２３・・・・・
・”アドレス−ハイ”レジスタ、１２４・・・・・・変
更レジスタ、１２５・・・・・・コントローラ、１３０
・・・・・・ＶＭＥ−Ｍｌコントローラ、１３１・・・
・・・バッファ、１３２・・・・・・アドレス−ハイカ
ウンタ、１３３・・・・・・アドレス−ローカウンタ、
１３４・・・・・・バッファ、１３５・・・・・・両方
向バッファ、１３６・・・・・・ミラー回路、１３７・
・・・・・データーインレジスタ、１３８・・・・・・
データーアウトレジスタ、Ｈ９・・・・・・アドレス、
データ及び制御ライン、１４０・・・・・・バス調整ラ
イン、１４１・・・・・・ＶＭＥアドレスバス、１４２
・・・・・・ＶＭＥデータバス、２００・・・・・・ビ
ットマツプ表現、２０１・・・・・・文字、２０３，２
０４，２０５・・・・・・１６ビツトワード、２０７・
・・・・・ワード境界、２２０・・・・・・２４メガビ
ツトダイナミツクメモリ、２２２・・・・・・ＲＭＣレ
ジスタ、２２３・・・・・・論理処理ユニット、２２５
・・・・・・データライン、２２６・・・・・・データ
出力ライン、２２７・・・・・ＤＡＴＡＯレジスタ、２
２８・・・・・・アドレス／データバスバッファ、２２
９・・・・・・アドレスレジスタ、２３０・・・・・・
データーインレジスタ、２３１・・・・・・メモリ制御
回路、２３２・・・・・・アドレスマルチプレクサ。 代理人弁理士　中　　村　　　　至 Ｆｒａ、２

Claims (5)

【特許請求の範囲】
1. （１）印刷されたページを得るべく図形データ並びに符
   号化されたフォントデータをラスタ出力スキャナ（ＲＯ
   Ｓ）用の直列画素ビットストリームに変換するフロント
   エンドシステムであって、−フロントエンドシステムを
   制御するフロントエンドコントローラ、 −コンピュータあるいはデータネットワークと接続され
   得るＩ／Ｏプロセッサ、 −Ｉ／Ｏプロセッサを介して供給される、組み立てられ
   るべきページに関する図形データ並びに符号化されたフ
   ォントデータを記憶し、またフロントエンドコントロー
   ラ用のプログラムデータを記憶するメモリ、 −印刷されるべきページ全体のビット表現を記憶し、各
   メモリセルが前記ページ上の一地点に対応するラスタイ
   メージメモリ（ＲＩＭ）、及び−組み立てられるべきペ
   ージに関するデータを拡大し、前記ページのビット表現
   をラスタイメージメモリ内に配置し、また印刷されるべ
   きページの前記のように記憶されたビット表現をラスタ
   出力スキャナに供給される直列画素ビットストリームに
   変換するラスタイメージプロセッサ（ＲＩＰ） を含み、フロントエンドコントローラと、Ｉ／Ｏプロセ
   ッサと、図形データ及びフォントデータ並びにプログラ
   ムデータを記憶するメモリと、ラスタイメージプロセッ
   サとは第一のバスシステムを介して互いに接続されてお
   り、ラスタイメージプロセッサとラスタイメージメモリ
   とは第二のバスシステム（ＲＩバス）を介して互いに接
   続されていることを特徴とするフロントエンドシステム
   。
2. （２）第二のバスシステムが同期バスシステムであるこ
   とを特徴とする特許請求の範囲第１項に記載のフロント
   エンドシステム。
3. （３）第二のバスシステムが幾本かの多重アドレス／デ
   ータラインを含むことを特徴とする特許請求の範囲第１
   項または第２項に記載のフロントエンドシステム。
4. （４）第二のバスシステムがラスタイメージメモリのリ
   フレッシュの中断を可能にするリフレッシュラインを含
   むことを特徴とする特許請求の範囲第１項から第３項の
   いずれかに記載のフロントエンドシステム。
5. （５）特許請求の範囲第１項から第４項のいずれかに記
   載のフロントエンドシステムの機能方法であって、ラス
   タイメージプロセッサが第二のバスシステム上で、 −アドレスｎを前記バス上に設定すること、−続いて該
   バス上に、前記アドレスｎに属するデータｍを設定する
   こと、及び −最後に、一つ前のアドレスｎ−１に属するデータをラ
   スタイメージメモリから取り出すことを含むバスサイク
   ルを実行することを特徴とする方法。