JP2902709B2 - 画像処理装置 - Google Patents
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）一実施例の説明（第２図，第３図） （ｂ）他の実施例の説明 発明の効果 〔概要〕 イメージデータメモリから原イメージデータを読出
し，画像処理回路が画像処理して処理データをラスター
イメージメモリに書込む画像処理装置に関し， 画像処理回路の待ち時間を短縮し，画像処理速度を向
上することを目的とし， 原イメージデータを格納するイメージデータメモリ
と、前記原イメージデータを画像処理する画像処理手段
と、前記画像処理されたデータをラスターイメージメモ
リに書込む書込制御手段とを有する画像処理装置におい
て、前記イメージデータメモリと前記画像処理手段との
間に入力用FIFOメモリを設け、前記画像処理手段と前記
書込制御手段との間に出力用FIFOメモリを設けると共
に、前記入力用FIFOメモリへの入力処理状態、前記画像
処理手段の画像処理状態、及び前記ラスターイメージメ
モリへの書込処理状態の各状態情報を格納する状態FIFO
メモリを設けた。
し，画像処理回路が画像処理して処理データをラスター
イメージメモリに書込む画像処理装置に関し， 画像処理回路の待ち時間を短縮し，画像処理速度を向
上することを目的とし， 原イメージデータを格納するイメージデータメモリ
と、前記原イメージデータを画像処理する画像処理手段
と、前記画像処理されたデータをラスターイメージメモ
リに書込む書込制御手段とを有する画像処理装置におい
て、前記イメージデータメモリと前記画像処理手段との
間に入力用FIFOメモリを設け、前記画像処理手段と前記
書込制御手段との間に出力用FIFOメモリを設けると共
に、前記入力用FIFOメモリへの入力処理状態、前記画像
処理手段の画像処理状態、及び前記ラスターイメージメ
モリへの書込処理状態の各状態情報を格納する状態FIFO
メモリを設けた。
本発明は，イメージデータメモリから原イメージデー
タを読出し，画像処理回路が画像処理して処理データを
ラスターイメージメモリに書込む画像処理装置に関す
る。
タを読出し，画像処理回路が画像処理して処理データを
ラスターイメージメモリに書込む画像処理装置に関す
る。
近年，イメージデータ（画像データ）の処理が種々の
分野で利用されている。
分野で利用されている。
例えば，ページプリンタでは，圧縮されたオーバレイ
データを伸長処理して，ラスターデータを得るようにし
ている。
データを伸長処理して，ラスターデータを得るようにし
ている。
このような画像処理では，高解像度の要求に伴ない処
理するデータ量も何万バイト乃至何十万バイトと膨大と
なり，画像処理の高速化が求められている。
理するデータ量も何万バイト乃至何十万バイトと膨大と
なり，画像処理の高速化が求められている。
第４図は従来技術の説明図である。
例えば，プリンタの画像処理であるオーバレイデータ
の展開処理においては，第４図（Ａ）のように構成され
ていた。
の展開処理においては，第４図（Ａ）のように構成され
ていた。
制御部（MPU）10がオーバレイメモリ11から必要な圧
縮オーバレイデータをイメージデータメモリ12に読み出
し，伸長回路13をスタートさせる。
縮オーバレイデータをイメージデータメモリ12に読み出
し，伸長回路13をスタートさせる。
伸長回路13は，イメージデータメモリ12から圧縮デー
タを読み出し，伸長処理して伸長データをラインバッフ
ァ14に書き込む。
タを読み出し，伸長処理して伸長データをラインバッフ
ァ14に書き込む。
書込回路15は，ラインバッファ14の伸長データを読出
し，ラスターイメージメモリ16に書込む。
し，ラスターイメージメモリ16に書込む。
ラスターイメージメモリ16は,8192ビットを１ライン
とし,32ライン書込まれると,32ライン分のデータを図示
しないページメモリであるビットマップメモリ（図示せ
ず）に転送する。
とし,32ライン書込まれると,32ライン分のデータを図示
しないページメモリであるビットマップメモリ（図示せ
ず）に転送する。
このような構成において，伸長処理と書込処理を並行
動作させるため，ラインバッファ14として,16ライン分
のバッファを２つ設け，一方を伸長回路13の書込みに用
いている間，他方を書込回路15の読出しに用いるように
していた。
動作させるため，ラインバッファ14として,16ライン分
のバッファを２つ設け，一方を伸長回路13の書込みに用
いている間，他方を書込回路15の読出しに用いるように
していた。
このような画像処理においては，伸長回路13等の画像
処理回路は,LSI化,1チップ化によって高速化が図られて
いる。
処理回路は,LSI化,1チップ化によって高速化が図られて
いる。
ところが，画像データが膨大になるにつれてメモリの
アクセス回数も増え，メモリの入出力処理の時間が問題
となってきた。
アクセス回数も増え，メモリの入出力処理の時間が問題
となってきた。
即ち，伸長回路13がイメージデータメモリ12から１バ
イトの圧縮データを読み出すのに，第４図（Ｂ）に示す
ようにデータリクエストDRQをメモリ12に発し，メモリ1
2はこれによって次のアドレスのデータをアクセスし，
読み出していた。
イトの圧縮データを読み出すのに，第４図（Ｂ）に示す
ようにデータリクエストDRQをメモリ12に発し，メモリ1
2はこれによって次のアドレスのデータをアクセスし，
読み出していた。
メモリ12は,1メガバイトも有り，しかも安価に構成す
るため,DRAM（ダイナミック・ランダム・アクセス・メ
モリ）で構成しているので,1バイトのデータを読み出す
のに時間がかかる。
るため,DRAM（ダイナミック・ランダム・アクセス・メ
モリ）で構成しているので,1バイトのデータを読み出す
のに時間がかかる。
又，伸長回路13の出力側でも，第４図（Ｃ）のよう
に，伸張処理しながら，ラインバッファ14に書込み（LB
Write），ラインバッファ14の片方の16ラインバッファ
に16ライン分処理データを書込むと，伸長回路13は停止
し，ラインバッファ14からMPU10に割込みIRQが発生され
る。
に，伸張処理しながら，ラインバッファ14に書込み（LB
Write），ラインバッファ14の片方の16ラインバッファ
に16ライン分処理データを書込むと，伸長回路13は停止
し，ラインバッファ14からMPU10に割込みIRQが発生され
る。
MPU10は，ラインバッファ14の他方の16ラインバッフ
ァの書込回路15の読出し（LBRead）が済んだかをエンド
信号ENDにより調べ，読出し終了まで待ってから，書込
回路15へ読出しアドレス等をセットし，伸長回路13を起
動していた。
ァの書込回路15の読出し（LBRead）が済んだかをエンド
信号ENDにより調べ，読出し終了まで待ってから，書込
回路15へ読出しアドレス等をセットし，伸長回路13を起
動していた。
このため，ラインバッファ14の切換えに伴ない，伸長
回路13が停止してから再起動されるまでのオーバーヘッ
ド時間が発生し，書込回路15のメモリ16への書込み動作
によってオーバーヘッド時間が長くなる。
回路13が停止してから再起動されるまでのオーバーヘッ
ド時間が発生し，書込回路15のメモリ16への書込み動作
によってオーバーヘッド時間が長くなる。
このように，従来技術では，伸長回路13等の画像処理
回路の入出力側でのメモリ12,16への入出力処理によっ
て，画像処理回路の待ち時間が長くなり，画像処理速度
が低下するという問題があった。
回路の入出力側でのメモリ12,16への入出力処理によっ
て，画像処理回路の待ち時間が長くなり，画像処理速度
が低下するという問題があった。
従って，本発明は，画像処理回路の待ち時間を短縮
し，画像処理速度を向上することのできる画像処理装置
を提供することを目的とする。
し，画像処理速度を向上することのできる画像処理装置
を提供することを目的とする。
第１図は本発明の原理図である。
本発明は，第１図に示すように，原イメージデータを
格納するイメージデータメモリ12と，該原イメージデー
タを画像処理する画像処理回路13と該画像処理されたデ
ータをラスターイメージメモリ16に書込む書込制御回路
15とを有する画像処理装置において，該イメージデータ
メモリ12と該画像処理回路13との間に入力用ファースト
イン・ファーストアウトメモリ17を設けるとともに，該
画像処理回路13と該書込制御回路15との間に出力用ファ
ーストイン・ファーストアウトメモリ18を設けたもので
ある。
格納するイメージデータメモリ12と，該原イメージデー
タを画像処理する画像処理回路13と該画像処理されたデ
ータをラスターイメージメモリ16に書込む書込制御回路
15とを有する画像処理装置において，該イメージデータ
メモリ12と該画像処理回路13との間に入力用ファースト
イン・ファーストアウトメモリ17を設けるとともに，該
画像処理回路13と該書込制御回路15との間に出力用ファ
ーストイン・ファーストアウトメモリ18を設けたもので
ある。
本発明は，画像処理回路13の入出力側にファーストイ
ン・ファーストアウトメモリ（FIFOメモリという）17,1
8を設け，入力側のメモリ12の読出しと非同期でデータ
を読出しでき，出力側のメモリ16への書込みと非同期で
処理データを出力できるようにした。
ン・ファーストアウトメモリ（FIFOメモリという）17,1
8を設け，入力側のメモリ12の読出しと非同期でデータ
を読出しでき，出力側のメモリ16への書込みと非同期で
処理データを出力できるようにした。
即ち，画像処理回路13は,FIFOメモリ17に蓄えられた
イメージデータメモリ12のデータを読めばよいので，入
力の待ちがなく，高速にデータ入力できる。
イメージデータメモリ12のデータを読めばよいので，入
力の待ちがなく，高速にデータ入力できる。
又，画像処理回路13は,FIFOメモリ18に処理データを
書込めばよく，ラスターイメージメモリ16への書き込み
によらず，出力でき，出力の待ちがなく，高速にデータ
出力ができる。
書込めばよく，ラスターイメージメモリ16への書き込み
によらず，出力でき，出力の待ちがなく，高速にデータ
出力ができる。
従って，画像処理回路13は，メモリの動作を気にせ
ず，非同期で動作でき，最速の動作で画像処理できる。
ず，非同期で動作でき，最速の動作で画像処理できる。
（ａ）一実施例の説明 第２図は本発明の一実施例構成図である。
図中，第１図及び第４図で示したものと同一のもの
は，同一の記号で示してある。
は，同一の記号で示してある。
MPU（マイクロプロセッサ）10は，画像処理装置全体
の制御を行なうものであり，各部のレジスタのセット，
起動，エラー処理等を行ない,MPUバス31を介しオーバレ
イメモリ11（第４図（Ａ））,MPU-BUS制御部20等を制御
するもの，イメージデータメモリ（IDB）12は，メモリ
バス30を介しオーバレイメモリ11と接続され,MPU10で指
示したオーバレイデータ（圧縮データ）がオーバレイメ
モリ11から転送され，格納するものであり,IDB制御部12
aの制御により，格納した圧縮データを入力FIFO17へ転
送するものである。
の制御を行なうものであり，各部のレジスタのセット，
起動，エラー処理等を行ない,MPUバス31を介しオーバレ
イメモリ11（第４図（Ａ））,MPU-BUS制御部20等を制御
するもの，イメージデータメモリ（IDB）12は，メモリ
バス30を介しオーバレイメモリ11と接続され,MPU10で指
示したオーバレイデータ（圧縮データ）がオーバレイメ
モリ11から転送され，格納するものであり,IDB制御部12
aの制御により，格納した圧縮データを入力FIFO17へ転
送するものである。
入力FIFO17は,512バイトの容量を持ち,FIFO制御部17a
の制御で，イメージデータメモリ12の圧縮データを取り
込み格納するもの，伸長回路13は，伸長入出力制御部13
aの制御で，入力FIFO17の圧縮データを読込み，伸長処
理してラスタスキャンデータに変換し，出力FIFO18に出
力するもの，出力FIFO18は,512バイトの容量を持ち,FIF
O制御部18aの制御で，伸長回路13の出力データを取込む
ものである。
の制御で，イメージデータメモリ12の圧縮データを取り
込み格納するもの，伸長回路13は，伸長入出力制御部13
aの制御で，入力FIFO17の圧縮データを読込み，伸長処
理してラスタスキャンデータに変換し，出力FIFO18に出
力するもの，出力FIFO18は,512バイトの容量を持ち,FIF
O制御部18aの制御で，伸長回路13の出力データを取込む
ものである。
R-BUS制御部15は，書込制御回路であり，出力FIFO18
のデータを読み出し,RIMバス32を介しラスターイメージ
メモリ16に書き込むもの，ラスターイメージメモリ16
は,RIMバス32を介しR-BUS制御部15,ビットマップメモリ
（図示せず）に接続され,R-BUS制御部15よりデータが書
込まれ,32ライン分のラスタースキャンデータが書込ま
れると，ビットマップメモリへ転送するものである。
のデータを読み出し,RIMバス32を介しラスターイメージ
メモリ16に書き込むもの，ラスターイメージメモリ16
は,RIMバス32を介しR-BUS制御部15,ビットマップメモリ
（図示せず）に接続され,R-BUS制御部15よりデータが書
込まれ,32ライン分のラスタースキャンデータが書込ま
れると，ビットマップメモリへ転送するものである。
19は状態FIFOであり,FIFO制御部17aの入力FIFO17への
入力処理状態，伸長回路13の伸長処理状態,R-BUS制御部
15の書込処理状態が処理毎にフラグとして書込まれ,MPU
10が処理状態の監視のために用いられるもの,MPU-BUS制
御部20は，内部バス33を介しIDB制御部12a,FIFO制御部1
7a,伸長入出力制御部13a,FIFO制御部18a,出力FIFO18,R-
BUS制御部15及び状態FIFO19と接続され,MPU10からの設
定値の設定，各部の出力のMPU10への転送を行なうもの
である。
入力処理状態，伸長回路13の伸長処理状態,R-BUS制御部
15の書込処理状態が処理毎にフラグとして書込まれ,MPU
10が処理状態の監視のために用いられるもの,MPU-BUS制
御部20は，内部バス33を介しIDB制御部12a,FIFO制御部1
7a,伸長入出力制御部13a,FIFO制御部18a,出力FIFO18,R-
BUS制御部15及び状態FIFO19と接続され,MPU10からの設
定値の設定，各部の出力のMPU10への転送を行なうもの
である。
21は拡大／縮小別ボードであり，拡大／縮小が必要な
場合に伸長回路13と出力FIFO18との間に設けられ，ラス
タスキャンデータの拡大／縮小を行なうものである。
場合に伸長回路13と出力FIFO18との間に設けられ，ラス
タスキャンデータの拡大／縮小を行なうものである。
第３図は本発明の一実施例処理フロー図である。
MPU10は，図示しないメインコントローラから起動
指示を受けると，図示しないリセット線より各部をハー
ドウエアリセットする。
指示を受けると，図示しないリセット線より各部をハー
ドウエアリセットする。
MPU10は，オーバレイメモリ及びMPU-BUS制御部20を
介しIDB制御部12aに指示し，オーバレイメモリの指定オ
ーバレイデータを読み出し，メモリバス30を介しイメー
ジデータメモリ（IDB）12にオーバレイデータを書き込
む。
介しIDB制御部12aに指示し，オーバレイメモリの指定オ
ーバレイデータを読み出し，メモリバス30を介しイメー
ジデータメモリ（IDB）12にオーバレイデータを書き込
む。
次に,MPU10は,MPU-BUS制御部20を介し各部のレジス
タを設定し，更に伸長回路13,伸長入出力制御部13aの各
レジスタを設定する。
タを設定し，更に伸長回路13,伸長入出力制御部13aの各
レジスタを設定する。
又,MPU10は,MPU-BUS制御部20を介しR-BUS制御部15に
ラスターイメージメモリ（RIM）の書き込み番地を指定
する。
ラスターイメージメモリ（RIM）の書き込み番地を指定
する。
次に,MPU10は,MPU-BUS制御部20を介しIDB制御部12
a,FIFO制御部17aを起動する。
a,FIFO制御部17aを起動する。
これによって，イメージデータメモリ12からオーバレ
イデータの読み出しが開始され，入力FIFO17に格納され
る。
イデータの読み出しが開始され，入力FIFO17に格納され
る。
MPU10は，この後,MPU-BUS制御部20を介し伸長入出
力制御部13aを起動する。
力制御部13aを起動する。
これによって，伸長回路13は入力FIFO17からデータを
取り出し，伸長処理し，出力FIFO18へ出力する伸長シー
ケンスを開始する。
取り出し，伸長処理し，出力FIFO18へ出力する伸長シー
ケンスを開始する。
従って,FIFO制御部17aは，入力FIFO17に空きが生じる
と,IDB制御部12aにデータを要求し，イメージデータメ
モリ12から次のデータを入力FIFO17へ読み出し，伸長回
路13は入力FIFO17のデータを読み出し，伸長処理して，
出力FIFO18へ出力する。
と,IDB制御部12aにデータを要求し，イメージデータメ
モリ12から次のデータを入力FIFO17へ読み出し，伸長回
路13は入力FIFO17のデータを読み出し，伸長処理して，
出力FIFO18へ出力する。
このため，入力FIFO17によって，伸長処理は，イメー
ジデータメモリ12の読み出しと非同期で行なうことがで
き，伸長回路13は，伸長処理に合わせてデータを取り出
すことができる。
ジデータメモリ12の読み出しと非同期で行なうことがで
き，伸長回路13は，伸長処理に合わせてデータを取り出
すことができる。
又,R-BUS制御部15は，出力FIFO18のデータを読み出
し,RIMバス32を介し，ラスターイメージメモリ16に書き
込む。
し,RIMバス32を介し，ラスターイメージメモリ16に書き
込む。
このため，出力FIFO18によって，伸長処理は，ラスタ
ーイメージメモリ16の書き込みと非同期で行なうことが
でき，伸長回路13は，伸長処理に合わせてデータを出力
することができる。
ーイメージメモリ16の書き込みと非同期で行なうことが
でき，伸長回路13は，伸長処理に合わせてデータを出力
することができる。
MPU10は,MPU-BUS制御部20を介し伸長回路13からペ
ージェンド割込みがあるかを検出する。
ージェンド割込みがあるかを検出する。
IDB制御部12aは１ページ分のデータを読み出すと，停
止し，伸長回路13は,1ページ分のデータ（例えば,512ラ
イン分のデータ）を処理すると，停止する。
止し，伸長回路13は,1ページ分のデータ（例えば,512ラ
イン分のデータ）を処理すると，停止する。
MPU10は，ページェンド割込みがあると,MPU-BUS制御
部20を介し,IDB制御部12aにイメージデータメモリ12に
データがあるかを問い合わせ，データがあれば，次ペー
ジの処理のため，ステージに戻り，データがなけれ
ば，ステージに戻る。
部20を介し,IDB制御部12aにイメージデータメモリ12に
データがあるかを問い合わせ，データがあれば，次ペー
ジの処理のため，ステージに戻り，データがなけれ
ば，ステージに戻る。
又，ラスターイメージメモリ16は，一種の組立てバッ
ファであり,32ライン分のデータが書込まれると,RIMバ
ス32を介しビットマップメモリへ転送される。
ファであり,32ライン分のデータが書込まれると,RIMバ
ス32を介しビットマップメモリへ転送される。
従って，この転送中は,R-BUS制御部15の書込みが待た
されることになるが，出力FIFO18によって，伸長回路13
の伸長処理に影響を与えない。
されることになるが，出力FIFO18によって，伸長回路13
の伸長処理に影響を与えない。
このイメージデータメモリ12の読み出しからラスター
イメージメモリ16への書込み動作は，回路が起動された
後,MPU10が介在しないでMPU10と独立に行なわれる。
イメージメモリ16への書込み動作は，回路が起動された
後,MPU10が介在しないでMPU10と独立に行なわれる。
このため，高速処理が可能となるが，各部の状態を監
視してエラー処理を行なうことができなくなる。
視してエラー処理を行なうことができなくなる。
これを防ぐため，状態FIFO19が設けられ,FIFO制御部1
7aの入力処理結果，伸長回路13の伸長処理結果,R-BUS制
御部15の書込処理結果が処理毎にフラグでセットされ
る。
7aの入力処理結果，伸長回路13の伸長処理結果,R-BUS制
御部15の書込処理結果が処理毎にフラグでセットされ
る。
MPU10は，状態FIFO19の内容を，内部バス33,MPU-BUS
制御部20を介し周期的に読み，処理状態を監視するとと
もに，エラーフラグを見付けると，各部を停止し，エラ
ー処理して，各部を再起動する。
制御部20を介し周期的に読み，処理状態を監視するとと
もに，エラーフラグを見付けると，各部を停止し，エラ
ー処理して，各部を再起動する。
このようにして，伸長回路13の入出力側にFIFO17,18
を設け，伸長処理するため，入力側ではイメージデータ
メモリ12の読み出しに関係なく，データを取り出せ，出
力側ではラスターイメージメモリ16の書込みに関係な
く，データを出力できるので，入出力側でデータの待ち
がなく，伸長処理を連続して実行でき，高速の伸長処理
が可能となる。
を設け，伸長処理するため，入力側ではイメージデータ
メモリ12の読み出しに関係なく，データを取り出せ，出
力側ではラスターイメージメモリ16の書込みに関係な
く，データを出力できるので，入出力側でデータの待ち
がなく，伸長処理を連続して実行でき，高速の伸長処理
が可能となる。
（ｂ）他の実施例の説明 上述の実施例では，圧縮オーバレイデータの伸長処理
について説明したが，他の圧縮データの伸長処理に適用
してもよく，画像処理も伸長処理に限られない。
について説明したが，他の圧縮データの伸長処理に適用
してもよく，画像処理も伸長処理に限られない。
又，組立てバッファとしてのラスターイメージメモリ
へ書込む例について説明したが，ビットマップメモリと
してのラスターイメージメモリへ書込むようにしてもよ
い。
へ書込む例について説明したが，ビットマップメモリと
してのラスターイメージメモリへ書込むようにしてもよ
い。
以上本発明を実施例により説明したが，本発明は本発
明の主旨に従い種々の変形が可能であり，本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり，本発明からこ
れらを排除するものではない。
以上説明した様に，本発明によれば，画像処理回路の
入出力側FIFOメモリを設け，イメージデータメモリのデ
ータ入力，ラスターイメージメモリへのデータ出力を行
なうので，イメージデータメモリのデータ読出しやラス
ターイメージメモリへのデータ書込みに非同期で無関係
に画像処理できるので，データ入出力の待ち時間を短縮
し，高速に画像処理できるという効果を奏し，特に膨大
なデータを処理するページ画像処理に適用して好適であ
る。
入出力側FIFOメモリを設け，イメージデータメモリのデ
ータ入力，ラスターイメージメモリへのデータ出力を行
なうので，イメージデータメモリのデータ読出しやラス
ターイメージメモリへのデータ書込みに非同期で無関係
に画像処理できるので，データ入出力の待ち時間を短縮
し，高速に画像処理できるという効果を奏し，特に膨大
なデータを処理するページ画像処理に適用して好適であ
る。
第１図は本発明の原理図、 第２図は本発明の一実施例構成図， 第３図は本発明の一実施例処理フロー図， 第４図は従来技術の説明図である。 図中,12……イメージデータメモリ,13……画像処理回
路,15……書込制御回路,16……ラスターイメージメモ
リ,17……入出力FIFO,18……出力FIFO。
路,15……書込制御回路,16……ラスターイメージメモ
リ,17……入出力FIFO,18……出力FIFO。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 5/30 B41J 21/00
Claims (1)
- 【請求項１】原イメージデータを格納するイメージデー
タメモリ（12）と、 前記原イメージデータを画像処理する画像処理手段（1
3）と、 前記画像処理されたデータをラスターイメージメモリ
（16）に書込む書込制御手段（15）とを有する画像処理
装置において、 前記イメージデータメモリ（12）と前記画像処理手段
（13）との間に入力用FIFOメモリ（17）を設け、前記画
像処理手段（13）と前記書込制御手段（15）との間に出
力用FIFOメモリ（18）を設けると共に、 前記入力用FIFOメモリ（17）への入力処理状態、前記画
像処理手段（13）の画像処理状態、及び前記ラスターイ
メージメモリ（16）への書込処理状態の各状態情報を格
納する状態FIFOメモリ（19）を設けた ことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036190A JP2902709B2 (ja) | 1990-03-12 | 1990-03-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036190A JP2902709B2 (ja) | 1990-03-12 | 1990-03-12 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03261575A JPH03261575A (ja) | 1991-11-21 |
| JP2902709B2 true JP2902709B2 (ja) | 1999-06-07 |
Family
ID=13139930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036190A Expired - Fee Related JP2902709B2 (ja) | 1990-03-12 | 1990-03-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902709B2 (ja) |
-
1990
- 1990-03-12 JP JP6036190A patent/JP2902709B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03261575A (ja) | 1991-11-21 |
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