JPH096712A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＰＵのバスにキャッシュメモリを有するデ
ータ処理装置において、データ転送処理を効率良く行な
えるようにする。 【構成】 シリアルプリンタの印字部１０４と、主記憶
ＲＡＭ１０７の間でバス切り換え部１０８の制御により
ＤＭＡ転送を行ないデータ入出力する構成において、Ｍ
ＰＵ１０２のバスにデータキャッシュ保持部、およびデ
ータ保持部を有するキャッシュメモリ部１０９を設け
る。バス切り換え部１０８は、主記憶ＲＡＭ１０７をＭ
ＰＵ１０２のバス又はＭＰＵ１０２以外のバスに接続す
るよう制御を行ない、ＭＰＵ１０２がキャッシュメモリ
部１０９のデータ保持部１１４からデータを読み出すキ
ャッシュ動作を行なう間に、バス切り換え部１０８によ
りデータ保持部１１４をＭＰＵ以外のバスに接続し、主
記憶ＲＡＭ１０７のデータの入出力を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置、特にＭ
ＰＵのバスを切り離してメモリや周辺回路の間でデータ
転送を行なうデータ処理装置に関するものである。

【０００２】

【従来の技術】従来より、プリンタなどのコンピュータ
応用機器において、主記憶ＲＡＭに対するＤＭＡ転送を
プロセッサがＲＯＭにアクセスしているタイミングを利
用して行ない処理のスループットを向上させる技術が知
られている。図９は、このようなデータ転送方式を用い
て構成された従来のシリアル方式プリンタ装置を示して
いる。

【０００３】図９において、符号８０１はプリンタ装置
本体、８０２はＭＰＵ、８０６はＭＰＵの動作手順およ
び印字に必要な文字情報等を格納したＲＯＭ、８０７は
印字に関するデータおよびその処埋に必要なデータを一
時保持しておくための主記憶ＲＡＭ、８０５はホスト装
置からデータを受信するインターフェイス部、８０４は
印字部、８０３は各装置のデータ読み書き動作および、
主記憶ＲＡＭ８０７から印字部へのＤＭＡ転送を制御す
る制御部、８０８は主記憶ＲＡＭのバスの接続を切り換
えるバス切り換え部、８０９は主記憶ＲＡＭから印字部
にＤＭＡ転送する際に主記憶ＲＡＭに対してアドレスを
示すアドレス発生部、８１０ａはＭＰＵからのアドレス
バス、８１１ａはそのデータバス、８１０ｂは主記憶Ｒ
ＡＭへのアドレスバス、８１１ｂはそのデータバス、８
１０ｃはアドレス発生部からのアドレスバス、８１１ｃ
は印字部へのデータバスをそれぞれ示している。

【０００４】この構成において、ＭＰＵ８０２はインタ
ーフェイス８０５で受信したホスト装置からのデータを
主記憶ＲＡＭ８０７内の受信バッファ領域に逐次保持し
ていくと共に、一定数受信したところでこれを読みだ
し、印字に必要な変換等の処理を行った後、再び主記憶
ＲＡＭ８０７の印字バッファ領域に保持していく。

【０００５】ここでＭＰＵ８０２は、ＲＯＭ８０６に格
納されているプログラムを読み出して実行するために、
この間頻繁にＲＯＭ８０６にアクセスし、データを読み
取る。

【０００６】そこでＲＯＭ８０６からのデータ読み取り
中には主記憶ＲＡＭへのアクセスが起きないことを利用
して、ＭＰＵ８０２がＲＯＭ８０６からデータを読み取
っている間に、バス切り換え部８０８により主記憶ＲＡ
Ｍのアドレスバス８１０ｂを、ＭＰＵ８０２のバス８１
０ａから、アドレス発生部８０９のバス８１０ｃに切り
換え、また、主記憶ＲＡＭ８０７のデータバス８１１ｂ
をＭＰＵ８０２のデータバス８１０ａから印字部８０４
へのバス８１１ｃに切り換え、アドレス発生部８０９か
ら読み出す印字バッファのアドレスを出力して主記憶Ｒ
ＡＭ８０７から印字バッファを読み出し、印字処理を行
なう印字部８０４へ直接転送する（ＤＭＡ転送）。

【０００７】このようにＭＰＵ８０２がＲＯＭ８０６か
らデータを読み取っている間に、主記憶ＲＡＭ内のデー
タを印字部８０４に転送することで、ＭＰＵがデータを
読みだして印字部に転送する方法や、ＭＰＵの動作を停
止させた間にＤＭＡ転送する方法に比ベ、並列的にデー
タの処理を行なえるのでデータ処理の効率がよく、印字
データの処理に必要な時間を短かくできる。

【０００８】

【発明が解決しようとしている課題】しかし上記のデー
タ処理方法は、ＭＰＵがＲＯＭから頻繁にデータを読み
出す場合にはその間に主記憶ＲＡＭのデータを十分にＤ
ＭＡ転送できるので有効であるが、ＭＰＵのバス上にキ
ャッシュメモリを設け、優先的にキャッシュメモリから
データを読みだすことでＲＯＭからのデータ読み出しが
頻繁に起こらないような構成の場合には十分にデータを
ＤＭＡ転送できず、却ってデータ処理に時間がかかって
しまうことが考えられる。

【０００９】近年では、ＭＰＵのバスにキャッシュメモ
リを設ける構成は、ＭＰＵのデータのアクセス時間を短
くする有効な手段として多くの装置で用いられており、
このような構成においても主記憶ＲＡＭに対するＤＭＡ
転送によるデータ処理を効率的に行なえるようにするこ
とは、重要な技術的課題といえる。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、ＭＰＵと、前記ＭＰＵのバスに接続さ
れたキャッシュメモリ部と、データ記憶のための主記憶
ＲＡＭと、前記主記憶ＲＡＭを前記ＭＰＵのバス、また
は前記ＭＰＵ以外のバスに接続するバス切り換え部を有
し、前記ＭＰＵが前記キャッシュメモリ部からデータを
読み出す間に、前記バス切り換え部により前記主記憶Ｒ
ＡＭを前記ＭＰＵ以外のバスに接続し、前記主記憶ＲＡ
Ｍに関する所定の制御を行なう構成を採用した。

【００１１】

【作用】上記構成によれば、ＭＰＵがキャッシュメモリ
からデータを読み出す間に主記憶ＲＡＭのバスをＭＰＵ
のバスから切り離し、主記憶ＲＡＭに関する所定の制
御、たとえば主記憶ＲＡＭに対するデータ転送を行なう
ことにより、データ処理効率を向上できる。

【００１２】

【実施例】

＜第１実施例＞図１は本第１実施例であるシリアルプリ
ンタ装置の構成を示したブロック図である。

【００１３】図１において符号１０１はプリンタ装置本
体、１０２はＭＰＵ、１０４は印字部、１０５はインタ
ーフェイス部、１０６はＲＯＭ、１０７は主記憶ＲＡ
Ｍ、１１０は主記憶ＲＡＭ内の印字バッファのアドレス
をカウントしておき、ＤＭＡ転送時に主記憶ＲＡＭに対
してアドレスを出力するアドレス発生部、１０８はＲＡ
Ｍ１０７のバスの接続を切り換えるバス切り換え部、１
１１ａはＭＰＵ１０２からのアドレスバス、１１２ａは
そのデータバス、１１１ｂは主記憶ＲＡＭ１０７へのア
ドレスバス、１１２ｂはそのデータバス、１１１ｃはア
ドレス発生部からのアドレスバス、１１２ｃは印字部へ
のデータバスをそれぞれ示しており、それぞれ従来技術
で示した図９と同等の機能を持つものである。

【００１４】さらに、符号１０９はキャッシュメモリ
部、１０３はキャッシュメモリ部１０９を含めた各装置
の制御を行なう制御部をそれぞれ示している。

【００１５】図２はキャッシュメモリ部１０９の構成を
示すブロック図であり、図中１１３は主記憶ＲＡＭ１０
７と同じ時間でデータの読み書きが可能なＲＡＭにより
構成されるキャッシュタグ保持部であり、このキャッシ
ュタグ保持部１１３は制御部１０３からデータライト制
御信号を受けると、アドレスバス１１１ａのＡ２３〜Ａ
１６（上位８ビット）の信号を、内部のＲＡＭのアドレ
スバス１１１ａのＡ２３〜Ａ１（２３ビット）の内Ａ１
５〜Ａ１（下位１５ビット）で示されるアドレスに保持
する（以後このデータをキャッシュタグと呼ぶ）。

【００１６】このキャッシュタグ保持部１１３はデータ
リード制御信号を受けるとＡ１５〜Ａ１のアドレスに対
応するキャッシュタグを内部ＲＡＭから読み出し、タグ
比較部１１５に出力する。

【００１７】符号１１４も同様に主記憶ＲＡＭと同じア
クセス速度でデータの読み書きが可能なＲＡＭより構成
されるキャッシュデータ保持部であり、このキャッシュ
データ保持部１１４は制御部１０３からデータリード制
御信号を受けると、データバス１１２ａのデータＤ１５
〜Ｄ０（１６ビット）を、内部のＲＡＭのアドレスバス
１１１ａのＡ１５〜Ａ１で示されるアドレスに保持する
（以後このデータをキャッシュデータと呼ぶ）。

【００１８】キャッシュデータ保持部１１４は、データ
ライト制御信号を受けると、アドレスバス１１１ａのＡ
１５〜Ａ１のアドレスに対応するキャッシュデータを内
部ＲＡＭから読み出し、データバス１１２ａに出力す
る。

【００１９】符号１１５は、キャッシュタグ保持部１１
３が出力したキャッシュタグと、アドレスバス１１１ａ
のＡ２３〜Ａ１６を比較することで、データバス１１２
ａ上のキャッシュデータがＭＰＵ１０２の出力したアド
レスＡ２３〜Ａ１に対応するデータであるかを判断し、
制御部１０３に対してその結果を出力するタグ比較部で
ある。

【００２０】図３は本実施例の動作を示す流れ図であ
り、以下にこの流れ図に沿って本実施例の説明を行な
う。

【００２１】図３はＭＰＵのデータリード時の動作を示
す流れ図であり、まずＭＰＵ１０２がアドレスバス１１
１ａ上に出力したアドレス信号（ｓ２０１）を、制御部
１０３がデコードしてアドレスの対象がどの装置である
かを判断する（ｓ２０２）。

【００２２】対象が主記憶ＲＡＭ１０７、ＲＯＭ１０６
以外（インターフェイス等）の場合には、そこからＭＰ
Ｕがデータを読み取り（ｓ２０３）、リードサイクルを
終了する（ｓ２１０）。

【００２３】アドレスの対象が主記憶ＲＡＭまたはＲＯ
Ｍであった場合には、制御部１０３がキャッシュメモリ
部１０９のキャッシュタグ保持部１１３およびキャッシ
ュデータ保持部１１４にデータリード制御信号を発し、
キャッシュデータ保持部１１４は対応するキャッシュデ
ータを内部ＲＡＭから読み出し、データバス１１２ａに
出力する（ｓ２０４）。

【００２４】同時にキャッシュタグ保持部１１３は、対
応するキャッシュタグを内部のＲＡＭから読み出し、タ
グ比較部１１５がこれをアドレスバス１１１ａのＡ２３
〜Ａ１と比較して、キャッシュヒットしているかどうか
を制御部１０３に示す（ｓ２０５）。

【００２５】ここで主記憶ＲＡＭ１０７内に印字部１０
４に転送する印字バッファが存在する場合には、上記ｓ
２０４、ｓ２０５の間にデータバス切り換え部１０８に
よりアドレスバス１１１ａを１１１ｂから１１１ｃに、
データバス１１２ａを１１２ｂから１１２ｃに切り換え
（ｓ２０６２）、アドレス発生部１１０からアドレス出
力して主記憶ＲＡＭから印字バッファを読み出し、印字
部１０４に転送する（ｓ２０６３）。そしてバスをもと
の接続に戻す（ｓ２０６４）。

【００２６】以上の処理が終了した時点で、上記タグ比
較部１１５がキャッシュヒットを示していた場合には、
バス１１２ａ上のキャッシュデータが有効であるとして
制御部１０３よりＭＰＵ１０２にＡＣＫ信号を返し、Ｍ
ＰＵ１０２がバス上のデータを読み取ってリードサイク
ルを終了する（ｓ２１０）。

【００２７】一方、キャッシュヒットしなかった場合に
は制御部１０３の制御により、キャッシュデータ保持部
１１４の出力を中止し（ｓ２０８）、データリード対象
である主記憶ＲＡＭ１０７，またはＲＯＭ１０６からデ
ータを読み出し、キャッシュタグ保持部１１３、または
キャッシュデータ保持部１１４にライト制御信号を発し
てバス上のデータを書き込む（ｓ２０９）と共に、ＭＰ
ＵにＡＣＫ信号を返してバス上のデータを読み取らせ
（ｓ２１０）、リードサイクルを終了する。

【００２８】図４はＭＰＵ１０２のライトサイクル時の
動作を示している流れ図であり、リードサイクルと同様
にＭＰＵが発したアドレスを制御部１０３がデコードし
て（ｓ３０１、ｓ３０２）、対象が主記憶ＲＡＭ以外の
場合には対象部にデータを書き込み（ｓ３０５）、ライ
トサイクルを終了する（ｓ３０８）。

【００２９】アドレスの対象が主記憶ＲＡＭ１０７の場
合には、主記憶ＲＡＭにデータを書き込む（ｓ３０３）
と共にキャッシュデータ保持部１１４から対応するキャ
ッシュタグを読み出しタグ比較部１１５でキャッシュヒ
ットしているかを判断する（ｓ３０４）。

【００３０】ここで、キャッシュヒットの場合には主記
憶ＲＡＭ１０７とキャッシュメモリ部の内容を一致させ
るため、制御部１０３よりキャッシュタグ保持部１１
３、キャッシュデータ保持部１１４にライト制御信号を
発してデータを書き込み（ｓ３０７）、ライトサイクル
を終了させる（ｓ３０８）。

【００３１】以上説明したような構成により、キャッシ
ュヒットの確率が高ければ、時間の掛かるＲＯＭ１０６
からデータを読み出す回数が減り、データのアクセス時
間を短縮できると共に、キャッシュメモリ部からデータ
を読み出すたびに、印字バッファを主記憶ＲＡＭ１０７
から印字部１０４に効率的に転送することができ、全体
的なデータ処理時間をより短縮することができる。

【００３２】ここで例示したシリアルプリンタ装置で
は、ホストから少量の印字データを受信しては逐次デー
タ処理を行い、それを逐次印字していく構成をとるもの
が多いので、主記憶ＲＡＭに書き込んだ印字データを比
較的早期に読み出す場合が多く、またＲＯＭに保持され
ているＭＰＵのプログラムデータは一定のループで繰り
返し読み出される場合が多いから、上記構成によればキ
ャッシュヒットする確率はかなり高くなるはずであり、
したがって、処理効率を大きく向上することができる。

【００３３】＜第２実施例＞本実施例ではキャッシュメ
モリ部からデータを読み出す間に印字バッファのＤＭＡ
転送を行なう構成に加え、ダイナミックＲＡＭにより構
成される主記憶ＲＡＭのリフレッシュ動作を行なう構成
を設けている。

【００３４】図５は、本実施例の構成を示すブロック図
であり、符号４０１はダイナミックＲＡＭにより構成さ
れる主記憶ＲＡＭ、４０２はＤＲＡＭのリフレッシュ制
御回路を含む制御部をそれぞれ示しており、その他の部
分は第１実施例と同様に構成されている。

【００３５】図６は本実施例において、キャッシュメモ
リ部からデータを読みだしている間に平行して行なう動
作を示した流れ図であり、第１実施例の図３のＡで示し
た部分（ｓ２０６）にあたる。本実施例ではこの部分以
外は第１実施例と同様の動作をする。

【００３６】図６で示すように、本実施例では、キャッ
シュメモリ部からデータを読み出している間に、第１実
施例と同様に主記憶ＲＡＭ４０１のバスを切り換え（ｓ
５０１）、もし転送すべき印字バッファデータが主記憶
ＲＡＭ４０１内に存在し（ｓ５０２）、さらに制御部４
０２が内蔵しているタイマーの値によりまだリフレッシ
ュする必要がないと判断すれば（ｓ５０３）、主記憶Ｒ
ＡＭ４０１から印字バッファデータを読みだし、印字部
へ転送する（ｓ５０４）。そうでない場合には制御部４
０２のＤＲＡＭリフレッシュ回路により主記憶ＲＡＭ４
０１のリフレッシュ動作を行い（ｓ５０５）、最後に主
記憶ＲＡＭ４０１のバスを元に戻す（ｓ５０６）。

【００３７】このような構成により、ダイナミックＲＡ
Ｍに対して一定のサイクルで行なうべきリフレッシュ動
作を、キャッシュメモリ部のデータを読み出す期間を利
用して行なえるので、ＤＲＡＭへのアクセスを待たせて
リフレッシュ動作を行なう回数を減らすことができ、全
体的なデータ処理時間を短縮することができる。

【００３８】＜第３実施例＞本実施例は、第１実施例に
加え、ＭＰＵの処理とは別にデータの変換処理を行なう
データ変換部を設け、キャッシュメモリ部からデータを
読み出している間に、主記憶メモリから上記データ変換
部に変換前のデータをＤＭＡ転送する、または変換後の
データを上記データ変換部から主記憶ＲＡＭにＤＭＡ転
送するようにしたものである。

【００３９】図７は本実施例の構成を示すブロック図で
あり、符号６０１は第１実施例の構成に加え、データ変
換部６０２の制御回路を設けた制御部である。

【００４０】符号６０２は主記憶ＲＡＭ６０６から受け
取ったデータを変換してラッチしておき、主記憶ＲＡＭ
に出力するデータ変換部である。このデータベース変換
部６０２が行なう処理としては、プリンタの場合、ペー
ジ記述言語からプリンタ内部で使用される制御言語への
変換、あるいは異なるプリンタの動作をエミュレーショ
ンする場合の制御プリンタ制御シーケンスの変換、印刷
すべきデータの解像度の変換など印刷前に実行すべき種
々のデータ変換処理が考えられる。

【００４１】符号６０３はアドレス発生部で、このアド
レス発生部６０３は、主記憶ＲＯＭ６０６から印字部６
０５に印字バッファを転送する際のアドレスおよび、主
記憶ＲＡＭ６０６からデータ変換部６０２に変換前のデ
ータを転送する際のアドレス、さらにデータ変換部６０
２から主記憶ＲＡＭ６０６にデータを書き込む際のアド
レスをそれぞれ別にカウントしてラッチしておき、これ
らを主記憶ＲＡＭ６０６に対して出力する。

【００４２】符号６０４は、印字部６０５およびデータ
変換部６０２へのデータバスを示す。他の部分は実施例
１と同様に構成されているものとする。

【００４３】図８は本実施例においてキャッシュメモリ
部からデータを読みだしている間に平行して行なう動作
を示した流れ図であり、実施例１の図３のＡで示した部
分（ｓ２０６）に相当する。本実施例ではこの部分以外
は実施例１と同様に動作するものとする。

【００４４】ここで図８に示すように、キャッシュメモ
リ部からデータを読みだす間に、主記憶ＲＡＭ６０６内
に印字部６０５に転送する印字バッファがある場合には
（ｓ７０１）、実施例１と同様に主記憶ＲＡＭ６０６の
アドレス、データバスをＭＰＵから切り離し、アドレス
バスをアドレス発生部６０３に、データバスを印字部６
０５およびデータ変換部６０２のデータバス６０４に接
続する（ｓ７０４）。

【００４５】ここでデータ変換部６０２はデータバスの
入力をハイインピーダンスにしておき、アドレス発生部
６０３から印字バッファのアドレスを出力して主記憶Ｒ
ＡＭからデータを読みだし印字部へ印字バッファのＤＭ
Ａ転送を行なう（ｓ７０５）。

【００４６】また、主記憶ＲＡＭ６０６内に印字バッフ
ァが存在せず、データ変換部６０２に変換後のデータが
ラッチされていた場合（ｓ７０２）には、同様に主記憶
ＲＡＭのバスをバス切り換え部６０３により切り換え
（ｓ７０７）、印字部６０５のバスをハイインピーダン
スにしてデータ変換部６０２からデータを出力すると共
に、アドレス発生部６０３からアドレスを出力して主記
憶ＲＡＭ６０６に変換後のデータを書き込む（ｓ７０
８）。

【００４７】さらに、主記憶ＲＡＭ内に印字バッファが
存在せず、さらにデータ変換部に変換後のデータが保持
されていないが、主記憶ＲＡＭにデータ変換前のデータ
が存在する場合には（ｓ７０３）、同様に主記憶ＲＡＭ
のバスを切り換え（ｓ７０９）、印字部６０５の入力を
ハイインピーダンスにし、アドレス発生部６０３よりア
ドレスを出力して主記憶ＲＡＭ６０６よりデータを読み
だし、データ変換部６０２がこれをラッチする（ｓ７１
０）。そして、以上の各動作が終了した時点で主記憶Ｒ
ＡＭ６０６のバスを元に戻す（ｓ７０６）。

【００４８】以上のような構成により、従来ＭＰＵが行
っていたデータ変換処理の一部をキャッシュメモリのデ
ータ読みだしの間に平行して行なえるので、印字データ
の処理時間をより短縮することができる。

【００４９】なお、本実施例ではｓ７０５、ｓ７０８、
ｓ７１０の順で処理の優先順位を定めたが、これはデー
タの処理状況により変化させてもよい。

【００５０】また、上記の各実施例では、シリアルプリ
ンタを例示したが、本発明は特にＭＰＵのバスを切り離
してメモリや周辺回路の間でデータ転送を行なうデータ
処理装置であれば実施でき、装置が対象とする処理も印
字処理あるいはこれに関連するデータ処理に限定されな
いのはいうまでもない。

【００５１】

【発明の効果】以上述ベたように、本発明では、ＭＰＵ
がキャッシュメモリからデータを読み出す間に主記憶Ｒ
ＡＭのバスをＭＰＵのバスから切り離し、主記憶ＲＡＭ
に関する所定の制御、たとえば主記憶ＲＡＭに対するデ
ータ転送を行なうことにより、ＭＰＵのバス上にキャッ
シュメモリを設ける構成においても効率のよいデータ処
理が可能となり、データ処理のスループットをより大き
く向上できる、という優れた効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例としてシリアルプリンタ装
置の構成を示したブロック図である。

【図２】図１のキャッシュメモリ部の構成を示したブロ
ック図である。

【図３】第１実施例のシリアルプリンタ装置における動
作を示したフローチャート図である。

【図４】第１実施例のシリアルプリンタ装置における動
作を示したフローチャート図である。

【図５】本発明の第２実施例としてシリアルプリンタ装
置の構成を示したブロック図である。

【図６】第２実施例のシリアルプリンタ装置における動
作を示したフローチャート図である。

【図７】本発明の第３実施例としてシリアルプリンタ装
置の構成を示したブロック図である。

【図８】第３実施例のシリアルプリンタ装置における動
作を示したフローチャート図である。

【図９】従来のシリアルプリンタ装置の構成を示したブ
ロック図である。

【符号の説明】

１０２ ＭＰＵ １０３ 制御部 １０４ 印字部 １０８ データバス切り換え部 １１０ アドレス発生部 １１１ａ アドレスバス １１３ キャッシュタグ保持部 １１４ キャッシュデータ保持部 １１５ タグ比較部 ６０２ データ変換部 ６０３ アドレス発生部 ６０４ データバス ６０５ 印字部 ６０６ 主記憶ＲＡＭ ８０４ 印字部 ８０５ インターフェイス ８０６ ＲＯＭ ８０７ ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 壮平 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 範之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 植村 寛 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＭＰＵと、 前記ＭＰＵのバスに接続されたキャッシュメモリ部と、 データ記憶のための主記憶ＲＡＭと、 前記主記憶ＲＡＭを前記ＭＰＵのバス、または前記ＭＰ
   Ｕ以外のバスに接続するバス切り換え部を有し、 前記ＭＰＵが前記キャッシュメモリ部からデータを読み
   出す間に、前記バス切り換え部により前記主記憶ＲＡＭ
   を前記ＭＰＵ以外のバスに接続し、前記主記憶ＲＡＭに
   関する所定の制御を行なうことを特徴とするデータ処理
   装置。
2. 【請求項２】 前記主記憶ＲＡＭがダイナミックＲＡＭ
   により構成され、前記キャッシュメモリ部からデータを
   読み出す間に、前記バス切り換え部により前記主記憶Ｒ
   ＡＭを前記ＭＰＵ以外のバスに接続して行なう前記主記
   憶ＲＡＭに対する入出力制御、ないし主記憶ＲＡＭを構
   成するダイナミックＲＡＭのリフレッシュ動作を行なう
   ことを特徴とする請求項１に記載のデータ処理装置。
3. 【請求項３】 前記主記憶ＲＡＭの入出力データに対す
   る所定の変換処理を行なうデータ変換処理部と、 前記主記憶ＲＡＭをアドレスするアドレス信号を発生す
   るアドレス発生部を有し、 前記バス切り換え部は、前記主記憶ＲＡＭのアドレスバ
   スおよびデータバスをそれぞれ前記ＭＰＵ側のアドレス
   バスおよびデータバスに接続するか、あるいは前記主記
   憶ＲＡＭのアドレスバスおよびデータバスをそれぞれ前
   記アドレス発生部および前記データ変換処理部側に接続
   するものとし、 前記キャッシュメモリ部からデータを読み出す間に、前
   記バス切り換え部により前記主記憶ＲＡＭのアドレスバ
   スを前記アドレス発生部に接続するとともに、前記主記
   憶ＲＡＭのデータバスを前記データ変換処理部に接続し
   て、前記アドレス発生部により前記主記憶ＲＡＭをアド
   レスするアドレス信号を発生させ、前記キャッシュデー
   タ保持部と前記データ処理部の間で直接、データ入出力
   を行なうことを特徴とする請求項２に記載のデータ処理
   装置。
4. 【請求項４】 前記主記憶ＲＡＭがプリンタ装置の印刷
   データを記憶し、前記主記憶ＲＡＭに関する所定の制御
   が前記印刷データの入出力ないし変換処理であることを
   特徴とする請求項１に記載のデータ処理装置。