JPH02189657A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令用とオペランド用の２つのキャッシュメ
モリおよび該キャッシュメモリに対するストアデータと
アドレスが格納されるストアバッファを有する演算処理
装置に関する。

〔従来の技術〕

従来、キャッシュメモリを有し、またバイブライン方式
を採用する演算処理装置のストアコマンドは、アドレス
計算は命令実行前に行なえるがストアデータは命令実行
後に求まるためキャッシュメモリ索引時にはストアデー
タは求まっていない。

したがって、ストアデータが求まってから、すなわちア
ドレスおよびデータが揃ってからキャッシュメモリを索
引すればキャッシュメモリのアクセスは１回で行なうこ
とができる。このためストアバッファを設けてストアア
ドレスを登録し対応するストアデータが得られるのを持
ちストアデータが得られた時にストアデータをストアバ
ッファに登録することにより、ストアするアドレスとデ
ータを揃える。ストアバッファにアドレスとデータが揃
えばキャッシュメモリに対し索引要求を行ない索引要求
がキャッシュメモリで受は付けられればキャッシュメモ
リを索引して該当アドレスが登録されていればストアデ
ータをキャッシュメモリに書き込む。

命令用とオペランド用の２つのキャッシュメモリを有す
る場合はストアバッファより２つのキャッシュメモリへ
キャッシュメモリ索引要求を出すことになる。ただし、
ストアアドレスはオペランドアドレスとしてキャッシュ
メモリへ転送されるためオペランド用キャッシュメモリ
は先にアドレス索引を行なって索引結果をストアアドレ
スバッファへ格納しておく方式もある。いずれにしても
キャッシュメモリは通常ストア要求よりもリード要求を
優先して処理するため、ストアバッファからのキャッシ
ュメモリ索引要求はキャッシュメモリのリード頻度によ
り処理速度が異なる。命令用キャッシュメモリは先取り
データ量が非常に多くストアバッファのキャッシュメモ
リ索引要求の処理が長く持たされることになる。

〔発明が解決しようとする課題〕

上述した従来のストアバッファのキャッシュメモリ索引
は、キャッシュメモリへのリード要求が多い場合、長く
持たされストアバッファの容量以上のストアコマンドが
たまってしまい演算処理を止めてストアバッファ内のス
トアコマンドを処理しなくてはならなくなってしまうこ
とがある。すなわち命令用キャッシュメモリへの命令先
取り頻度が高いためストアコマンドの処理ができず、結
果として演算処理の性能が落ちるという欠点がある。

したがって、命令用キャッシュメモリのアドレスアレイ
のコピーをストアバッファ処理用に設ければよいことに
なるが、ハードウェアが大きく増大してしまうという欠
点がある。

（１題を解決するための手段〕 本発明の第゛１の演算処理装置は、 命令用キャッシュメモリへ登録済であるデータのブロッ
クアドレスが格納される命令用アドレスアレイの写しで
あり、記憶素子のアドレス割付をキャッシュメモリのレ
ベル数にて分割する構成であるストア用アドレスアレイ
と、 １つのストアアドレスに対し多くとも前記レベル数の回
数だけストア用アドレスアレイを索引することにより、
ストアバッファに格納されているストアアドレスがスト
ア用アドレスアレイに登録されているかどうかを調べる
索引手段と、前記索引手段の索引結果を入力として前記
ストアアドレスによる命令用アドレスアレイへの索引を
制御する制御手段とを有している。

本発明の第２の演算処理装置は、 命令用キャッシュメモリへ登録済みであるデータのブロ
ックアドレスが格納される命令用アドレスアレイの写し
であり、登録するブロックアドレスを複数に分割して記
憶素子の異なるアドレスへ登録する構成であるストア用
アドレスアレイと、１つのストアアドレスに対し多くと
も前記ブロックアドレスの分割数の回数だけストア用ア
ドレスアレイを索引することにより、ストアバッファに
格納されているストアアドレスがストア用アドレスアレ
イに登録されているかどうかを調べる索引手段と、 索引手段の索引結果を入力として前記ストアアドレスに
よる命令用アドレスアレイへの索引を制御する制御手段
とを有している。

本発明の第３の演算処理装置は、 命令用キャッシュメモリへ登録済であるデータのブロッ
クアドレスが格納される命令用アドレスアレイの写しで
あり、登録されるブロックアドレスの一部分のみが格納
されたストア用アドレスアレイと ストアバッファに格納されているストアアドレスがスト
ア用アドレスアレイに登録されているかどうかを調べる
索引手段と、 索引手段の索引結果を入力として前記ストアアドレスに
よる命令用アドレスアレイへの索引を制御するυ制御手
段とを有している。

（作用〕 第１の演算処理装置では、命令用アドレスアレイに対し
て比較的小容量のストア用アドレスアレイを設けること
により、命令リード要求を抑止することなくストアバッ
ファに格納されたキャッシュメモリへのストア要求を処
理でき、また、ストア用アドレスアレイをアドレスの大
きい記憶素子を使いアドレス割付をレベルにて分割しレ
ベル数分の回数の索引を行なうことにより、命令用アド
レスに比べてほぼレベル数分の１のハードウェアにてス
トア用アドレスアレイを構成できる。

第２の演算処理装置では、命令用アドレスアレイに対し
て比較的小容量のストア用アドレスアレイを設けること
により、命令リード要求を抑制することなくストアバッ
ファに格納されたキャッシュメモリへのストア要求を処
理でき、また、ストア用アドレスアレイをアドレスの大
きい記憶素子を使いブロックアドレスを複数に分割しそ
れぞれを記憶素子の異なるアドレスへ格納する構成をと
ることにより、命令用アドレスアレイに比べてブロック
アドレスの分割数分の１のハードウェア量にてストア用
アドレスアレイを構成できる。

第３蛸の演算処理装置では、命令用アドレスアレイに対
して比較的小容量のストア用アドレスアレイを設けるこ
とにより、命令リード要求を抑止することなくストアバ
ッファに格納されたキャッシュメモリへのストア要求を
処理でき、また、ストア用アドレスアレイに登録するブ
ロックアドレスのアドレスビット数を命令用アドレスア
レイに登録するブロックアドレスのアドレスビット数よ
りも少なくすることにより、命令用アドレスアレイに比
べてブロックアドレスの削減したビット数分ハードウェ
ア量を少なくしてストア用アドレスアレイを構成できる
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の演算処理装置の第１の実施例で、命令
用キャッシュメモリおよびストア用アドレスアレイの接
続について明確にしたブロック図である。

命令リードアドレス２０は演算処理装置の命令を供給す
るために主記憶装置の写しである命令キャッシュメモリ
に対し送出され、選択曙能付レジスタであるＡＤＢＲ４
に格納される。命令キャッシュメモリはレベルＯ〜３の
４レベル構成で、登録されたデータは命令用データアレ
イであるＴＤＡｌｏへ、対応するアドレスは命令用アド
レスアレイ７に格納されている。八ＤＢＲ４に格納され
た命令リードアドレスによりＩＡＡ７を索引し同一のブ
ロックアドレスがＩＡＡ７に格納されていればレベル対
応の比較器１１〜１４に一致信号が出力されヒツトレベ
ルとしてＨＲ８へ格納される。

同時にＡＤＢＲ４に格納された命令リードアドレスはＡ
ＤＣＲ５へ移送されＩＤＡｌ０をアクセスし各レベル対
応のリードデータをＨＲ８に格納されたヒツトレベルに
より選択し選択機能付レジスタであるＲＤＲ６へ格納さ
れる。ＲＤＲ６へ格納されたリードデータは命令要求元
へ転送される。

もしＩＡＡ７の索引の結果該当ブロックが命令キャッシ
ュメモリに格納されていなければ主記憶装置に対し該当
ブロックのデータのブロック転送を起動し主記憶装置か
らのデータはＷＤＲ９に格納され、ＩＤＡｌ０へ格納さ
れる。

命令用キャッシュメモリに対する４つのストアアドレス
が格納されるストアバッファのアドレス部であるＳＴＢ
△１．４つのストアデータが格納されるストアバッファ
のデータ部であるＳ　Ｔ　Ｂ　Ｄ２により４エントリの
ストアバッファが構成されている。本発明の一構成要素
であるストア用アドレスアレイである５ＡＡ３（ｈが無
い場合は５ＴＢＡ１の出力は直接ＡＤＢＲ４に入力され
命令リードアドレス２０と競合することになる。しかし
命令用キャッシュメモリのアクセス頻度は非常に高いた
め５ＴＢＡＩの出力は命令用キャッシュメモリを使用で
きないことになる。その結果４エントリのストアバッフ
ァに４つのストアデータ、ストアアドレスが格納され次
のストア命令が処理できないため演算処理装置を止めな
くてはならず、命令の先取りが止まるため５ＴＢＡＩの
出力がＡＤＢＲ４へ入力されストアバッファの命令用キ
ャッシュメモリへのアクセスが可能となる。したがって
、演算処理の性能が落ちてしまう。ストアアドレスが命
令用キャッシュメモリに格納されていることは命令の書
き換えを行なうこととなるため本来は格納されていない
ことが多い。このことはストアバッファからの命令キャ
ッシュメモリはＩΔＡ７の索引でミスヒツトが多いため
ＩＤＡ１０は使用されないことが多いことになる。した
がって、ＩＡＡ７の写しである５ＡＡ３０ｔを設けて命
令キャッシュメモリに登録されているかどうかをＩＡＡ
７を使用した命令リードと同時に処理することが有効と
なる。しかしながらＩＡＡ７と同一構成のストア用アド
レスアレイを設けることはハードウェアの大きな増大と
なってしまう。そこでメモリへのストア要求はリード要
求に比べて少ないためストアバッファに格納されている
ストア処理が後続のストア要求に追いつかれない限りス
トアバッファからのストア用アドレスアレイ索引を１回
ではなく複数回で終了させてもよいことを利用し第１図
のＳΔＡ３０１の構成にする。５ＡＡ３０１は記憶素子
としてＩＡＡ７のアドレスの４倍のアドレス構成である
ＲＡＭを使ってアドレス割付をレベル毎に分け、４倍と
して２ビット増えたアドレスには２ビツトのカウンタ３
２の値を使用する。Ｓ　Ｔ　Ｂ　Ａ　１に格納されたス
トアアドレスは選択機能付レジスタであるＡＤＡＲ３に
格納され５ＡＡ３０１を索引する。２ビツトのカウンタ
３２の初期値はＯであるので５ＡＡ３０１のレベル０部
をアクセスし５ＡＡ３０１の出力は比較器３３によりＡ
ＤＡＲ３に格納されているストアアドレスと比較され、
一致していればヒツトを、一致していなければミスヒツ
トを制御回路３１１へ出力する。制御回路３１１は比較
器３３よりヒツトを判断すればＡＤＡＲ３に格納されて
いるストアアドレスを命令リードアドレス２０よりも優
先度を上げＡＤＢＲ４へ移送し実際に命令キャッシュメ
モリを索引させるよう作用する。また、反対に比較器３
３よりミスヒツトを判断すればカンウラ３２ヘカウント
アツプ指示を行ないカウンタ３２の値を１にして５ＡＡ
３０１のレベル１をアクセスすることによりレベル１の
索引を行なう。

このように各レベルでミスヒツトが続けば合計４回の５
ＡＡ３（ｈのアクセスにて１つのストアコマンドのスト
ア用アドレスアレイの索引が終了し、同時に命令用キャ
ッシュメモリの索引が必要無いことが判明し次のストア
コマンドの処理に入る。

また、いずれかのレベルでヒツトが発生すればその時点
で５ＡＡ３０１のアクセス、すなわち１つのストアアコ
マントのストア用アドレスアレイの索引が終了し、同時
に命令用キャッジまメモリの索引を開始させ次のストア
コマンドの処理に入る。

ストアコマンドの命令用キャッシュメモリのミスヒツト
率が高ければこの確率にてストアコマンドが命令用キャ
ッシュメモリを使用しなくても処理できることになる。

もしストアコマンドがストア用アドレスアレイにヒツト
した場合はＡＤＢＲ４に格納されたストアアドレスによ
りＩＡＡ７を索引し、ヒツトしたレベルをＨＦ２へ格納
し、ＩＤＡ１０の書き込み指示とし５ＴＢＤ２に格納さ
れているストアデータはＷＤＲ９に移送されＡＤＢＲ４
よりＡＤＣＲ５へ移送されたアドレスへストア実行され
る。

第２図は本発明の演算処理装置の第２の実施例の要部の
ブロック図である。

単 本実施例では、５ＡＡ３０２は憶素子として■ＡＡ７の
アドレスの２倍のアドレス構成であるＲＡＭを使って、
登録されるブロックアドレスを２分割しそれぞれを異な
るアドレスへ格納する構成とし、増えたアドレスには１
ビツトのアドレスＦ／Ｆ３４の値を使用する。５ＴＢＡ
１に格納されたストアアドレスは選択機能付レジスタで
ある八〇ＡＲ３に格納され５ＡＡ３０２を索引する。ア
ドレスＦ／Ｆ３４の初期値はＯであるので２つに分割さ
れたブロックアドレスの下位部をＳへへ３０２より出力
させ、またＡＤＡＲ３に格納されているストアアドレス
のブロックアドレスをセレクタ４０により下位部を選択
しそれぞれ比較器３５〜３８にて比較しその結果を制御
回路３１２へ出力する。比較の結果、１つのレベルが一
致していればアドレスＦ／Ｆ３４に１”をセットしてブ
ロックアドレスの上位部の比較を行なう。そしてブロッ
クアドレスの下位部と上位部の２回の比較で同一レベル
に一致がとれれば５ＡＡ３０２の索引はヒツトと判断し
ＡＤＡＲ３に格納されているストアアドレスを命令リー
ドアドレス２０より優先度を上げＡＤＢＲ４へ移送して
実際に命令キャッシュメモリを索引させるよう作用する
。これとは逆にブロックアドレスの下位部で比較の結果
どのレベルでも一致がとれなければ５ＡＡ３０２の索引
は１回だけで、また下位部は一致したが上位部は一致し
なければ５ＡＡ３０２の索引は２回で１つのストアコマ
ンドのストア用アドレスアレイの索引はミスヒツトと判
断し、同時に命令用キャッシュメモリの索引が必要無い
ことが判明し次のストアコマンドの処理に入る。以上の
ようにストアコマンドの命令キャッシュメモリのミスヒ
ツト率が高ければこの確率にてストアコマンドが命令用
キャッジｌメモリを使用しなくても処理できることにな
る。また、ミスヒツトの場合は１回目のブロックアドレ
スの下位部のみでミスヒツトを判断できる確率も多いた
めストアコマンドの処理能力はストア用アドレスアレイ
をＩＡＡ７と同一構成にした場合と比べても大きくは低
下しない。もしストアコマンドがストア用アドレスアレ
イにヒツトした場合はＡＤＢＲ４に格納されたストアア
ドレスによりＩＡＡ７を索引しヒツトしたレベルをＨＦ
２へ格納しＩＤＡ１０の書き込み指示とし５ＴＢＤ２に
格納されているストアデータはＷＤＲ９に移送されＡＤ
ＢＲ４よりＡＤＣＲ５へ移送されたアドレスへストア実
行される。

第３図は本発明の演算処理装置の第３の実施例のブロッ
ク図である。

ストア用アドレスアレイの機能はＩＡＡ７を索引するか
どうかを決定させることでＩＡＡ７に登録されているブ
ロックアドレスがストア用アドレスアレイにてミスヒツ
トでは不具合が生じ、ストア用アドレスアレイにてヒツ
トであるがＩＡＡ７にて登録されていないブロックアド
レスがあってもこの場合のみ命令用キャッシュメモリの
サイクルが無駄となるが機能に不具合は生じない。すな
わち、本実施例ではストア用アドレスアレイに登録する
ブロックアドレスの情報を一部省略することでハードウ
ェアの削減を計ることが出来、第３図の５ＡＡ３０３の
構成となる。

５ＡＡ３０３はＩＡＡ７と同一構成とすれば登録するブ
ロックアドレスはＡＤＡＲ３の４１の範囲で示したアド
レスであるが、本実施例では４２の範囲のみを登録する
構成とする。したがって、５ＴＢＡ１に格納されたスト
アアドレスは選択機能付レジスタであるＡＤＡＲ３に格
納されて５ＡＡ３０３を索引する。５ＡＡ３０３の出力
はＡＤＡＲ３の４２の範囲のアドレスと比較器３５〜３
８にて比較され、比較した結果は制御回路３１３に入力
される。ＩＩＩ御回路３１３はこの比較した結果が４つ
のレベルのいずれかが一致していれば５ＡＡ３０３の索
引はヒツトを判断し、ＡＤＡＲ３に格納されているスト
アアドレスを命令リードアドレス２０よりも優先度を上
げてＡＤＢＲ４へ移送し、実際に命令用キャッシュメモ
リを索引させるよう作用する。これとは逆に、比較した
結果が４つのレベルの全てで一致がとれなければ５ＡＡ
３０３の索引はミスヒツトと判断し、同時に命令用キャ
ッシュメモリの索引が必要無いことが判明し次のストア
コマンドの処理に入る。

５ＡＡ３０３の索引にてヒツトになった場合はＩＡＡ７
へ登録されているブロックアドレスの全ビットにて判断
していないため実際にＩＡＡ７の索引ではミスヒツトに
なる可能性があり、この時に命令リードのサイクルが無
駄なストアコマンドのＩＡＡ７の索引のため損失する。

しかしながら、ストアコマンドの命令キャッシュメモリ
のミスヒツト率が高ければ比較するアドレスのビット数
が少ない５ＡＡ３０３のミスヒツト率も高くこの損失が
生じる可能性は少ないことがわかる。もしストアコマン
ドがストア用アドレスアレイにヒツトした場合は、ＡＤ
ＢＲ４に格納されたストアアドレスにより■ΔＡ７を索
引し、ヒツトした場合にヒツトしたレベルをＨＲ８へ格
納しＩＤＡ１０の書込み指示とし、Ｓ　Ｔ　Ｂ　Ｄ　２
に格納されているストアデータはＷＤＲ９に移送されＡ
ＤＢＲ４よりＡＤＣＲ５へ移送されたアドレスへストア
実行される。

（発明の効果） 以上説明したように本発明は、第１の発明では、命令用
アドレスアレイに対して比較的小容量のストア用アドレ
スアレイを設りることにより、命令リード要求を抑止す
ることなくストアバッファに格納されたキャッジ」メモ
リへの要求を処理でき、また、ストア用アドレスアレイ
をアドレスの大きい記憶素子を使いアドレス割付をレベ
ルにて分割しレベル数分の回数の索引を行なうことによ
り、命令用アドレスに比べてほぼレベル数分の１のハー
ドウェアにてストア用アドレスアレイを構成できるとい
う効果があり、第２の発明では、命令用アドレスアレイ
に対して比較的小容量のストア用アドレスアレイを設け
ることにより、命令リード要また、ストア用アドレスア
レイをアドレスの大きい記憶素子を使いブロックアドレ
スを複数に分割しそれぞれを記憶素子の異なるアドレス
へ格納する構成をとることにより、命令用アドレスアレ
イに比べてブロックアドレスの分ｖ１数分の１のハード
ウェア量にてストア用アドレスアレイを構成できる効果
があり、第３の発明では、命令用アドレスアレイに対し
て比較的小容量のストア用アドレスアレイを設けること
により、命令リード要求を抑止することなくストアバッ
ファに格納されたキャッシュメモリへのストア要求を処
理でき、また、ストア用アドレスアレイに登録するブロ
ックアドレスのアドレスビット数を命令用アドレスアレ
イに登録するブロックアドレスのアドレスビット数より
も少なくすることにより、命令用アドレスアレイに比べ
てブロックアドレスの削減したビット数分ハードウェア
量を少なくしてストア用アドレスアレイを構成できる効
果がある。

【図面の簡単な説明】

第１図、第２図、第３図はそれぞれ本発明の演緯処理装
置の第１．第２．第３の実施例のブロック図である。 １・・・５ＴＢＡ　（ストアバッファのアドレス部）、
２・・・５ＴＢＤ・・・（ストアバッファのデータ部）
、３・・・ＡＤＡＲ，４・・・ＡＤＢＲ，５・・・ＡＤ
ＣＲ。 ６・・・ＲＤＲ（リードデータレジスタ）、７・・・Ｉ
ＡＡ（命令用アドレスアレイ）、８・・・ＨＲ（ヒツト
レベルレジスタ）、９・・・ＷＤＲ（ライトデータレジ
スタ）、１０・・・ＩＡＡ（命令用データアレイ）、３
０１〜３０３・・・ＳＡＡ　（ストア用アドレスアレイ
）、 ３１１〜３１３・・・制御回路、 ３２・・・カウンタ、　　　３３．３５〜３８・・・比
較器、３４・・・アドレスＦ／Ｆ　。

Claims (1)

1. 【特許請求の範囲】 １、命令用とオペランド用の２つのキャッシュメモリお
   よび該キャッシュメモリに対するストアデータとアドレ
   スが格納されるストアバッファを有する演算処理装置に
   おいて、 命令用キャッシュメモリへ登録済であるデータのブロッ
   クアドレスが格納される命令用アドレスアレイの写しで
   あり、記憶索子のアドレス割付をキャッシュメモリのレ
   ベル数にて分割する構成であるストア用アドレスアレイ
   と、 １つのストアアドレスに対し多くとも前記レベル数の回
   数だけストア用アドレスアレイを索引することにより、
   ストアバッファに格納されているストアアドレスがスト
   ア用アドレスアレイに登録されているかどうかを調べる
   索引手段と、 前記索引手段の索引結果を入力として前記ストアアドレ
   スによる命令用アドレスアレイへの索引を制御する制御
   手段とを有することを特徴とする演算処理装置。 ２、命令用とオペランド用の２つのキャッシュメモリお
   よび該キャッシュメモリに対するストアデータとアドレ
   スが格納されるストアバッファを有する演算処理装置に
   おいて、 命令用キャッシュメモリへ登録済みであるデータのブロ
   ックアドレスが格納される命令用アドレスアレイの写し
   であり、登録されるブロックアドレスを複数に分割して
   記憶素子の異なるアドレスへ登録する構成であるストア
   用アドレスアレイと、１つのストアアドレスに対し多く
   とも前記ブロックアドレスの分割数の回数だけストア用
   アドレスアレイを索引することにより、ストアバッファ
   に格納されているストアアドレスがストア用アドレスア
   レイに登録されているかどうかを調べる索引手段と、 前記索引手段の索引結果を入力として前記ストアアドレ
   スによる命令用アドレスアレイへの索引を制御する制御
   手段とを有することを特徴とする演算処理装置。 ３、命令用とオペランド用の２つのキャッシュメモリお
   よび該キャッシュメモリに対するストアデータとアドレ
   スが格納されるストアバッファを有する演算処理装置に
   おいて、 命令用キャッシュメモリへ登録済であるデータのブロッ
   クアドレスが格納される命令用アドレスアレイの写しで
   あり、登録されるブロックアドレスの一部分のみが格納
   されたストア用アドレスアレイと、 ストアバッファに格納されているストアアドレスがスト
   ア用アドレスアレイに登録されているかどうかを調べる
   索引手段と、 前記索引手段の索引結果を入力として前記ストアアドレ
   スによる命令用アドレスアレイへの索引を制御する制御
   手段とを有することを特徴とする演算処理装置。