DE3931389A1 - Vorrichtung zur erfassung der operandenkoinzidenz in einer pufferspeichersteuerung - Google Patents
Vorrichtung zur erfassung der operandenkoinzidenz in einer pufferspeichersteuerungInfo
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Description
Die Erfindung betrifft eine Vorrichtung zur Erfassung der
Operandenkoinzidenz in einer Pufferspeichersteuerung. In
einer nach Art einer Pipeline arbeitenden Informationsver
arbeitungsvorrichtung muß erfaßt werden, wenn Operandendaten
eines bestimmten Befehls in einer ein Pufferspeicheradres
senfeld und einen Pufferspeicher aufweisenden Pufferspei
chersteuervorrichtung ausgelesen werden, ob die auszulesen
den Operandendaten durch einen vorangehenden Befehl neu
einzuschreiben sind, oder nicht.
Eine solche pipelineartige Informationsverarbeitungsvor
richtung gestattet eine Steigerung der Befehlsverarbei
tungskapazität, in dem sie Operandendaten nachfolgender
Befehle, ohne auf das Ende der Ausführungen eines bestimmten
vorangehenden Befehls zu warten, ausliest. Jedoch muß in
einer solchen Informationsverarbeitungsvorrichtung, wenn
Operandendaten durch die Ausführung eines bestimmten Befehls
ausgelesen werden, erfaßt werden, ob die ausgelesenen Ope
randendaten durch den vorangehenden Befehl, dessen Ausfüh
rung noch nicht beendet ist, neu in einen Speicher einge
schrieben sind. Diese Erfassung wird nachfolgend abgekürzt
OSC genannt (engl.: Operand Store Compare). Die OSC kann
durch Vergleich der ersten Adresse und der letzten Adresse
der einzuschreibenden Operandendaten des vorangehenden Be
fehls erfolgen, wobei das Einschreiben jeweils mit der
ersten und der letzten Adresse der ausgelesenen Operanden
daten des nachfolgenden Befehls bewirkt wird.
Nachfolgend wird in einer einen virtuellen Speicher verwen
denden Informationsverarbeitungsvorrichtung eine Architektur
zugrundegelegt, bei der eine reale Adresse mehreren virtuel
len Adressen entspricht, und die OSC wird im realen Adreß
raum durchgeführt.
Bislang wurde die OSC in einer Informationsverarbeitungsvor
richtung dieser Architektur mit solchen Adreßbits durchge
führt, die im Falle der Umsetzung der virtuellen Adresse in
die reale Adresse von allen Adreßbits der virtuellen Adresse
nicht umgesetzt werden. Beispielsweise sind die virtuelle
Adresse und die entsprechende reale Adresse identisch in den
Bits 20 bis 31 und unterscheiden sich im allgemeinen in den
Bits 1 bis 19 unter der Annahme, daß eine virtuelle Adresse
31 Bitstellen umfaßt, im Falle, wo die niederwertigen 12
Bitstellen (Bits 20 bis 31) Adressenbits sind, die der
Adressenumsetzung nicht unterworfen werden und die höherwer
tigen 19 Bitstellen (Bits 1 bis 19) der Adressenumsetzung
unterworfen sind. In diesem Falle wurde bislang die OSC-Er
fassung, wenn die Adresse der ausgelesenen Operandendaten
mit den Adressen der einzuschreibenden Operandendaten ver
glichen wird, über die Bits 20 bis 31 in den zwei virtuellen
Adressen, die miteinander zu vergleichen sind, durchgeführt.
Eine solche dem Stand der Technik entsprechende OSC-Erfas
sung ist aus der JP-A-57-2 00 982 bekannt.
Da jedoch durch diese bekannte Methode für die OSC-Erfassung
ein Teil der virtuellen Adressen verglichen wird, werden,
obwohl die Erfassungsgeschwindigkeit erhöht ist, überflüssi
ge OSC-Ereignisse erfaßt. Das heißt, daß eine OSC-Erfas
sungsvorrichtung unbrauchbare Erfassungsausgangssignale zu
sätzlich zu richtigen OSC-Erfassungsausgangssignalen abgibt.
Bei der Erfassung eines OSC-Ereignisses muß das Speicheraus
lesen des nachfolgenden Auslesebefehls auf die Ausführung
des vorangehenden Schreibbefehls und, bis dessen Daten in
den Speicher eingeschrieben sind, warten. Im Falle überflüs
siger OSC-Erfassungen muß der nachfolgende Befehl unnötig
warten. Dieses verringert die Informationsverarbeitungslei
stung.
Um die Verzögerung des durch den nachfolgenden Befehl be
wirkten Operandendatenauslesevorgangs bei der Erfassung des
OSC-Ereignisses zu vermeiden, schlägt die aus der
JP-A-57-2 00 982 bekannte Methode vor, die ausgelesenen Daten
dadurch zu gewinnen, daß der Teil, der durch das Ein
schreiben der vom Speicher gelesenen Daten geändert wird,
durch die Schreibdaten ersetzt wird. Dies führt jedoch zu
einer Fehloperation aufgrund einer überflüssigen OSC-Erfas
sung.
Obwohl sich die überflüssige OSC-Erfassung durch Vergleich
sämtlicher Bits der realen Adresse nach der Adressenum
setzung vermeiden läßt, vergrößert dies den Hardwareaufwand
der Vergleichsschaltung. Beim Vergleich der virtuellen
Adresse, wenn diese aus 31 Bits besteht, genügt es, wenn der
OSC-Vergleich gemäß der obenbeschriebenen bekannten Methode
durchgeführt wird, 12 Bits von 20 bis 30 Bits in der vir
tuellen Adresse zu vergleichen. Dagegen müssen beim Ver
gleich der realen Adresse nach der Adressenumsetzung alle 31
Bits der Bitstellen 1 bis 31, die die reale Adresse bilden,
verglichen werden. Deshalb erhöht sich der die Vergleichs
schaltung bildende Hardwareaufwand etwa um den Faktor 2,5 im
Vergleich mit dem bekannten Verfahren notwendigen Hardware
aufwand.
Es ist deshalb Aufgabe der vorliegenden Erfindung, eine OSC-
Erfassungsvorrichtung zu ermöglichen, die, ohne überzählige
OSC-Erfassungsereignisse den Umfang der die Vergleichsschal
tung bildenden Hardware verringert.
Zur Lösung der obigen Aufgabe wird erfindungsgemäß vorge
schlagen, in einer Pufferspeichersteuervorrichtung, die ein
Pufferspeicher-Leseadrssierarray, ein Pufferspei
cher-Schreibadressierarray und einen Pufferspeicher auf
weist, ein OSC-Erfassungsausgangssignal aufgrund eines Paars
eines Spalten- und eines Zeilensignals, die einem Puffer
speicher zugeführt werden und durch Umsetzen der realen
Leseadresse der ausgelesenen Operandendaten durch das Puf
ferspeicherleseadressierarray erzeugt werden und aufgrund
eines Paars eines Spalten- und eines Reihensignals, die dem
Pufferspeicher zugeführt werden und die durch Umsetzen der
realen Schreibadresse der Operandeneinschreibdaten durch das
Pufferspeichern-Schreibadressierarray erzeugt werden, zu
gewinnen.
Die Spalten und die Zeilen der realen Adresse und des
Pufferspeichers haben eine Eins-zu-Eins-Entsprechung. Folg
lich ist die Zugriffsfolge zum Pufferspeicher durch die auf
grund des Spalten- und des Zeilensignals, die dem Puffer
speicher zugeführt werden, durchgeführte OSC-Erfassung
sichergestellt. Hier stimmt der Inhalt des Pufferspeicher-
Leseadressierarrays mit dem des Pufferspeicher-Schreibadres
sierarrays überein.
Außerdem ist die Summe der Bitzahl der Spaltenadresse und
der Bitzahl der Zeilenadresse des Pufferspeichers im allge
meinen kleiner als die Bitzahl der realen Adresse, und des
halb verringert sich der Hardwareumfang der Vergleichsschal
tung verglichen mit dem, den eine OSC-Erfassung über
sämtliche Bits der realen Adresse benötigen würde.
Die Erfindung wird im folgenden anhand von Ausführungsbei
spielen unter Bezugnahme auf die Zeichnung näher beschrie
ben. Die Zeichnungsfiguren zeigen:
Fig. 1 ein Blockschaltbild, das die gegenseitige Beziehung
des Pufferspeicher-Leseadressierarrays, des Puffer
speicher-Schreibadressierarrays und des Pufferspei
chers in einer Pufferspeichersteuervorrichtung, in
der die vorliegenden Erfindung eingesetzt ist, ver
anschaulicht;
Fig. 2 ein Blockschaltbild einer Ausführungsform der vor
liegenden Erfindung;
Fig. 3 ein detailliertes Blockschaltbild des in Fig. 2
gezeigten OSC-Erfassungsabschnitts;
und die
Fig. 4A
bis 4D schematisch die Beziehung zwischen virtueller
Adresse, realer Adresse, Spaltenadresse und Zeilen
adresse des Pufferspeichers.
Das ein Ausführungsbeispiel der vorliegenden Erfindung ver
anschaulichende Blockdiagramm von Fig. 2 stellt einen zwei
kanaligen Adressenumsetzpuffer und Pufferspeicheradressier
arrays jeweils zum Auslesen und zum Einschreiben dar. Mit
10 ist ein Register für virtuelle Leseadressen, mit 12 ein
Leseadressenumsetzpuffer, mit 14 ein Pufferspeicher-Lese
adressierarray, mit 20 ein Register für virtuelle Schreib
adressen, mit 22 ein Schreibadressenumsetzpuffer und mit 24
ein Pufferspeicher-Schreibadressierarray bezeichnet. Die Be
schreibung dieser Komponenten ist weggelassen, da ihr Aufbau
an sich bekannt ist.
Fig. 1 zeigt die Beziehung zwischen dem Pufferspeicher-Lese
adressierarray 14, dem Pufferspeicher-Schreibadressierarray
24 und einem Pufferspeicher 40. Die Spalte und Zeile 38 vom
Pufferspeicher-Leseadressierarray 14 und die Spalte und
Zeile 39 vom Pufferspeicher-Schreibadressierarray 24 werden
von einem Wähler 41 gewählt. Gewählte Spalten und Zeilen 42
werden in den Pufferspeicher 40 eingegeben.
Mit der Ziffer 30 ist in Fig. 2 ein OSC-Erfassungsabschnitt
bezeichnet, dessen Aufbau im einzelnen Fig. 3 darstellt. Die
Formate für die virtuelle Adresse, die reale Adresse und die
Spalten- und Zeilenadresse zum Pufferspeicher 40 sind in den
Fig. 4A bis 4D dargestellt.
Zunächst wird Fig. 2 erläutert. Das Register 10 für virtuel
le Leseadressen dient als virtuelles Adressenregister zum
Auslesen des Pufferspeichers, und die virtuelle Speicheraus
leseadresse wird durch eine Adressenleitung 11 für virtuelle
Leseadressen gesetzt. Eine virtuelle Adresse besteht aus 31
Bits, wie in Fig. 4A gezeigt. Die virtuelle Adresse aus dem
Register 10 wird dem Leseadressenumsetzpuffer 12 eingegeben,
der seinerseits die reale Adresse über eine Adressenleitung
13 ausgibt. Eine reale Adresse besteht aus 31 Bits, wie Fig.
4B darstellt. Wenn die virtuelle Adresse nicht in dem Lese
adressenumsetzpuffer 12 steht, wird die Adressenumsetzung
durch an sich bekannte Mittel durchgeführt und die Adresse
in den Leseadressenumsetzpuffer 12 gespeichert.
Das Pufferspeicher-Leseadressierarray 14 setzt die auf der
Leitung 13 ankommende 31 Bits umfassende reale Adresse in
ein 14 Bit umfassendes Spaltensignal und ein 2 Bit umfassen
des Zeilensignal zum Pufferspeicher um. Dieses Spalten- und
Zeilensignal werden durch eine Spaltenleitung 15 und eine
Zeilenleitung 16 ausgegeben. Gleichzeitig wird im Falle wo
die reale Adresse im Pufferspeicher-Leseadressierarray 14
registriert ist (d.h. in einem Fall, wo ein Treffer erzielt
wird) eine Pufferspeicher-Adressierarrayregistrierleitung 17
auf "1" gesetzt. Umgekehrt wird, wenn die reale Adresse
nicht registriert ist, die Leitung 17 auf "0" gesetzt. Ein
Pufferspeicher umfaßt 14 Spalten und 4 Zeilen. Die 4 Zeilen
des Pufferspeichers 40 sind in 2 Bits kodiert. Eine Auslese
anforderungsleitung 19 hat den Zustand "1", wenn eine Aus
leseanforderung zum Pufferspeicher vorhanden ist und "0",
wenn keine solche Anforderung vorhanden ist.
Auf der anderen Seite ist das Register 20 für virtuelle
Schreibadressen ein Adressenregister zum Einschreiben in den
Pufferspeicher, und die virtuelle Speicherschreibadresse
wird über eine Adressenleitung 21 in das Register 20
gesetzt. Diese virtuelle Adresse wird einem Schreibadressen
umsetzpuffer 22 eingegeben, der die reale Adresse über eine
Adressenleitung 23 ausgibt. Das Pufferspeicher-Schreibadres
sierarray 24 setzt die reale Adresse auf der Adressenleitung
23 in ein Spalten- und Zeilensignal zum Pufferspeicher 40 um
und gibt diese über eine Spaltenleitung 25 und eine Zeilen
leitung 26 aus. Gleichzeitig wird in einem Fall, wo die
reale Adresse im Pufferspeicher-Schreibadressierarray 24
steht, die Pufferspeicheradressierregisterleitung 27 auf "1"
und wenn die reale Adresse nicht registriert ist, auf "0"
gesetzt. Eine Einschreibanforderungsleitung 29 hat den Zu
stand "1", wenn eine Einschreibanforderung zum Pufferspei
cher vorhanden ist und "0", wenn keine solche Anforderung
vorliegt.
Eine Datenlängenleitung 18 für Leseoperanden und eine Daten
längenleitung 28 für Schreiboperanden geben jeweils die
Länge der ausgelesenen und eingeschriebenen Operandendaten
(Bitzahlen) an.
Nun wird der OSC-Erfassungsabschnitt 30 anhand der Fig. 4
näher erläutert. Eine Vergleichsschaltung 32 erfaßt die
Übereinstimmung von jeweils über die Leitungen 16 und 26 an
kommenden Auslese- und Einschreibzeilensignalen und gibt ein
Signal entsprechend dem Erfassungsergebnis über eine Ver
gleichsergebnisausgangssignalleitung 35 aus. Eine Ver
gleichsschaltung 33 beurteilt die Superposition der Auslese-
und Einschreiboperandendaten durch Vergleich der jeweils auf
den Leitungen 17 und 27 ankommenden Auslese- und Einschreib
spaltensignalen zum Pufferspeicher 40 sowie der Auslese- und
Einschreiboperandendatenlängen, die jeweils auf den Leitun
gen 18 und 28 ankommen, und gibt das Erfassungsergebnis über
eine Vergleichsergebnisausgangssignalleitung 36 aus. Wenn
sowohl die Ausleseanforderung als auch die Einschreibanfor
derung vorliegen und beide im Pufferspeicher stehen, sind
die Vergleichsergebnisse auf den Ergebnisausgangsleitungen
35 und 36 gültig. Das heißt, wenn sowohl die Ausleseanfor
derungsleitung 9, die Einschreibanforderungsleitung 29, die
Registerleitung 15 vom Pufferspeicher-Leseadressierarray,
die Registerleitung 25 vom Pufferspeicher-Schreibadressier
array und die Vergleichsergebnisausgangsleitungen 35 und 36
logischen Zustand "1" annehmen, nimmt auch die OSC-Erfas
sungsleitung 31, die das Ausgangssignal einer UND-Schaltung
34 leitet, den logischen Zustand "1" an.
Wenn, wie die Fig. 4C und 4D angeben, der Pufferspeicher aus
14 Spalten und 4 Zeilen besteht, ist die zur OSC-Erfassung
dienende Bitzahl 16, und der Hardwareumfang der Vergleichs
schaltungen 32 und 33 beträgt etwa die Hälfte desjenigen, der
für den Vergleich der realen Adresse über 31 Bits notwendig
wäre.
Die obige Beschreibung verdeutlicht, daß durch die Erfindung
die Erfassung des OSC-Ereignisses des Pufferspeichers ohne
Fehlerfassung möglich ist. Dies ist mit reduziertem Hard
wareumfang der Vergleichsschaltung im Vergleich mit dem für
die OSC-Erfassung durch Vergleich der realen Adresse
benötigten Hardwareaufwand ermöglicht.
Claims (5)
1. Vorrichtung zur Erfassung der Operandenkoinzidenz in
einer Pufferspeichersteuervorrichtung,
gekennzeichnet durch
einen Pufferspeicher (40) zu dem über Spalten und Zeilen zugegriffen wird;
ein Pufferspeicher-Leseadressierarray (14), das eine erste reale Adresse (13) empfängt, die Leseoperanden daten eines ersten Befehls darstellt, diese in ein erstes Paar aus einem Spaltensignal (15) und einem Zei lensignal (16) umsetzt und diese an den Pufferspeicher ausgibt;
ein Pufferspeicher-Schreibadressierarray (24), das eine zweite reale Adresse (23) empfängt, die Schreiboperan dendaten eines zweiten Befehls darstellt, diese in ein zweites Paar aus einem Spaltensignal (25) und einem Zei lensignal (26) umsetzt und diese an den Pufferspeicher ausgibt; und
einen Erfassungabschnitt (30), der mit dem Pufferspei cher-Leseadressierarray (14) und dem Pufferspeicher- Schreibadressierarray (24) verbunden ist, und das erste Spalten- und Zeilensignalpaar mit dem zweiten Spalten- und Zeilensignalpaar vergleicht, um ein Erfassungssignal (13) auszugeben.
einen Pufferspeicher (40) zu dem über Spalten und Zeilen zugegriffen wird;
ein Pufferspeicher-Leseadressierarray (14), das eine erste reale Adresse (13) empfängt, die Leseoperanden daten eines ersten Befehls darstellt, diese in ein erstes Paar aus einem Spaltensignal (15) und einem Zei lensignal (16) umsetzt und diese an den Pufferspeicher ausgibt;
ein Pufferspeicher-Schreibadressierarray (24), das eine zweite reale Adresse (23) empfängt, die Schreiboperan dendaten eines zweiten Befehls darstellt, diese in ein zweites Paar aus einem Spaltensignal (25) und einem Zei lensignal (26) umsetzt und diese an den Pufferspeicher ausgibt; und
einen Erfassungabschnitt (30), der mit dem Pufferspei cher-Leseadressierarray (14) und dem Pufferspeicher- Schreibadressierarray (24) verbunden ist, und das erste Spalten- und Zeilensignalpaar mit dem zweiten Spalten- und Zeilensignalpaar vergleicht, um ein Erfassungssignal (13) auszugeben.
2. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet,
daß der zweite Befehl ein dein ersten Befehl folgender
Befehl ist.
3. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet,
daß das erste Paar Spalten- und Zeilensignale die Start
adresse der Leseoperandendaten und das zwei Paar
Spalten- und Zeilensignale die Startadresse der Schreib
operandendaten darstellen.
4. Vorichtung nach Anspruch 3,
dadurch gekennzeichnet,
daß die Erfassungsschaltung aufweist:
eine erste Vergleichsschaltung (32) zum Vergleich des ersten Zeilensignals mit dem zweiten Zeilensignal;
eine zweite Vergleichsschaltung, die das erste und zweite Spaltensignal, ein die Länge der Leseoperandenda ten angebendes Signal und ein die Länge der Schreibope randendaten darstellendes Signal empfängt und die Lese operandendaten und die Schreiboperandendaten vergleicht, um zu erfassen, ob diese einander überlagert sind oder nicht; und
eine Logikschaltung (34), die mit der ersten und der zweiten Vergleichsschaltung verbunden ist, ein Auslese anforderungssignal (19) für die Leseoperandendaten und ein Einschreibanforderungssignal (29) für die Schreib operandendaten, Signale (17, 27), die angeben, ob die erste und die zweite reale Adresse ihre jeweiligen Adressierarrays treffen oder nicht und Vergleichsergen nisausgangssignale (35, 36) von der ersten und zweiten Vergleichsschaltung empfängt und diese einer logischen Verknüpfung unterwirft, um das Erfassungssignal auszu geben.
eine erste Vergleichsschaltung (32) zum Vergleich des ersten Zeilensignals mit dem zweiten Zeilensignal;
eine zweite Vergleichsschaltung, die das erste und zweite Spaltensignal, ein die Länge der Leseoperandenda ten angebendes Signal und ein die Länge der Schreibope randendaten darstellendes Signal empfängt und die Lese operandendaten und die Schreiboperandendaten vergleicht, um zu erfassen, ob diese einander überlagert sind oder nicht; und
eine Logikschaltung (34), die mit der ersten und der zweiten Vergleichsschaltung verbunden ist, ein Auslese anforderungssignal (19) für die Leseoperandendaten und ein Einschreibanforderungssignal (29) für die Schreib operandendaten, Signale (17, 27), die angeben, ob die erste und die zweite reale Adresse ihre jeweiligen Adressierarrays treffen oder nicht und Vergleichsergen nisausgangssignale (35, 36) von der ersten und zweiten Vergleichsschaltung empfängt und diese einer logischen Verknüpfung unterwirft, um das Erfassungssignal auszu geben.
5. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet,
daß der Inhalt des Pufferspeicher-Leseadressierarrays
und der Inhalt des Pufferspeicher-Schreibadressierarrays
miteinander in Koinzidenz sind.
Applications Claiming Priority (1)
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Family
ID=17011330
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US (1) | US5099416A (de) |
JP (1) | JPH0774994B2 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: G06F 9/38 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |