JPS6154541A - 命令先取り制御方式 - Google Patents
命令先取り制御方式Info
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- JPS6154541A JPS6154541A JP17599484A JP17599484A JPS6154541A JP S6154541 A JPS6154541 A JP S6154541A JP 17599484 A JP17599484 A JP 17599484A JP 17599484 A JP17599484 A JP 17599484A JP S6154541 A JPS6154541 A JP S6154541A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パイプライン方式の計算機における命令先取
り制御方式に関し、特にストア命令実行時に先取りして
ある命令列への反映を行うための効率的な制御方式に関
する。
り制御方式に関し、特にストア命令実行時に先取りして
ある命令列への反映を行うための効率的な制御方式に関
する。
−ａに高速の計算機では、命令フェッチ時のメモリアク
セスにより生じる実行の遅れを実質的に削減するため、
命令の先取り制御が行われている。
セスにより生じる実行の遅れを実質的に削減するため、
命令の先取り制御が行われている。
命令の先取りを行う場合には、各命令の時間的な順序性
を保証することが不可欠であり、たとえば現在の命令の
実行により後続のある命令の内容が変更されたとき、命
令バッファ内に先取りされている命令列中に変更前のも
のがあれば、その先取りされた命令の実行を禁止しなけ
ればならない。
を保証することが不可欠であり、たとえば現在の命令の
実行により後続のある命令の内容が変更されたとき、命
令バッファ内に先取りされている命令列中に変更前のも
のがあれば、その先取りされた命令の実行を禁止しなけ
ればならない。
計算機には、このような順序性の保証を行うためにいく
つかの機能が用意されており、その１つにＳ Ｔ ＫＳ
（Ｓｔｏｒｅ ｉｎ ｔｈｅ Ｉｎ５ｔｒｕｃＬｉｏ
ｎ Ｓｔｒｅａｍ）と呼ばれている機能がある。
つかの機能が用意されており、その１つにＳ Ｔ ＫＳ
（Ｓｔｏｒｅ ｉｎ ｔｈｅ Ｉｎ５ｔｒｕｃＬｉｏ
ｎ Ｓｔｒｅａｍ）と呼ばれている機能がある。
５ＴＩＳ４１能は、現在実行されている命令が。
すでに先取りされている命令列の格納領域へのストアで
ある場合を検出するもので、もしそのようなストアがあ
る場合、そのストアを反映するために、命令バッファに
先取りされている命令列を一旦全て放棄し、ストアの終
了後に再び後続の命令を先取りしなおす、すなわち再命
令先取り（Ｒｅ −１ｆｅｔｃｈ）を行うようにするも
のである。
ある場合を検出するもので、もしそのようなストアがあ
る場合、そのストアを反映するために、命令バッファに
先取りされている命令列を一旦全て放棄し、ストアの終
了後に再び後続の命令を先取りしなおす、すなわち再命
令先取り（Ｒｅ −１ｆｅｔｃｈ）を行うようにするも
のである。
第２図は、このようなストアの具体例を示したもので、
２１はメモリの命令格納領域の一部である。現在、０番
地から８番地までの命令が命令バッファに先取りされて
おり、そして０番地のストア命令“ＳＴ６番地”が実行
された状態にある。
２１はメモリの命令格納領域の一部である。現在、０番
地から８番地までの命令が命令バッファに先取りされて
おり、そして０番地のストア命令“ＳＴ６番地”が実行
された状態にある。
したがって６番地の内容が更新されたことにより。
命令バッファに先取りされている６番地の内容は無効と
なる。
なる。
第３図は、前述した５ＴＩＳ機能を実現する従来方式の
１例の構成を示したもので、２２は実行アドレス生成回
路ＥＡＧ、２３は命令バ・７フアとして機能するＬＢＳ
、２４は５ＴＩＳ検出回路。
１例の構成を示したもので、２２は実行アドレス生成回
路ＥＡＧ、２３は命令バ・７フアとして機能するＬＢＳ
、２４は５ＴＩＳ検出回路。
ＷＡＲは現在実行中のストア命令の作業アドレスすなわ
ち先頭のストアアドレス、ＩＡＲは命令先取り領域の先
頭アドレスを表している。
ち先頭のストアアドレス、ＩＡＲは命令先取り領域の先
頭アドレスを表している。
節単に説明すると、実行アドレス生成回路ＥＡＧ２２は
、先取りすべき命令のアドレス修飾計算を行い、命令先
取り領域の先頭アドレスＩＡＲを発生する。ＩＡＲは、
命令ハソファのＬＢＳ２３および５ＴＩＳ検出回路２４
へｊ共給される。
、先取りすべき命令のアドレス修飾計算を行い、命令先
取り領域の先頭アドレスＩＡＲを発生する。ＩＡＲは、
命令ハソファのＬＢＳ２３および５ＴＩＳ検出回路２４
へｊ共給される。
５ＴＩＳ検出回路２４は、ストアアドレスＷＡＲと命令
先取り領域の先頭アドレスＩＡＲとを比較して、ＷＡＲ
がＩＡＲで始まる命令先取り領域中に入るか否かを調べ
、先取り領域中に入る場合には５ＴＩＳ検出信号を出力
してその領域中の先取り命令列を無効化するようにして
いる。
先取り領域の先頭アドレスＩＡＲとを比較して、ＷＡＲ
がＩＡＲで始まる命令先取り領域中に入るか否かを調べ
、先取り領域中に入る場合には５ＴＩＳ検出信号を出力
してその領域中の先取り命令列を無効化するようにして
いる。
このとき、現在実行中の命令のアドレスを正確に算出す
ることは難しいので、命令ハソファの深さにある幅を持
たせた区間を５ＴＩＳ検出範囲としている。
ることは難しいので、命令ハソファの深さにある幅を持
たせた区間を５ＴＩＳ検出範囲としている。
第４図は、第３図に示した従来方式の構成によるストア
命令のパイプライン制御タイミングを示したもので、横
軸のり、Ａ、Ｔ、Ｂ、Ｅ、Ｗはそれぞれパイプラインの
以下に示す制御ステージを表している。
命令のパイプライン制御タイミングを示したもので、横
軸のり、Ａ、Ｔ、Ｂ、Ｅ、Ｗはそれぞれパイプラインの
以下に示す制御ステージを表している。
Ｄ： Ｄｅｃｏｄｅ （命令デコード）Ａ：
Ａｄｄｒｅｓｓ （実効アドレス生成）Ｔ
： Ｔｒａｎｓｌａｔｉｏｎ （アドレス変換）Ｂ
： Ｂｕｆｆｅｒ （バフ７ア検索）Ｅ ：
Ｅｘｅｃｕｔｉｏｎ （演算）Ｗ： Ｗｒｉｔ
ｅ （レジスタへの書き込み）図示のように、
Ｔステージで５ＴＩＳ検出が行われ１次のＢステージで
再先取りフラグ（Ｒｅ −１ｆｅｔｃｈ ｆｌａｇ）が
ＯＮに設定される。そして再先取り（Ｒｅ −ｉ ｆ
ｅ ｔｃｈ）の実行は、Ｗステージの後、すなわちスト
ア命令が終了した後で開始される。
Ａｄｄｒｅｓｓ （実効アドレス生成）Ｔ
： Ｔｒａｎｓｌａｔｉｏｎ （アドレス変換）Ｂ
： Ｂｕｆｆｅｒ （バフ７ア検索）Ｅ ：
Ｅｘｅｃｕｔｉｏｎ （演算）Ｗ： Ｗｒｉｔ
ｅ （レジスタへの書き込み）図示のように、
Ｔステージで５ＴＩＳ検出が行われ１次のＢステージで
再先取りフラグ（Ｒｅ −１ｆｅｔｃｈ ｆｌａｇ）が
ＯＮに設定される。そして再先取り（Ｒｅ −ｉ ｆ
ｅ ｔｃｈ）の実行は、Ｗステージの後、すなわちスト
ア命令が終了した後で開始される。
第３図および第４図で説明した従来方式の場合。
第５図に示す例のように、プログラムＡとプログラムＡ
より分岐されるプログラムＢがあり、プログラムＡの分
岐命令ＢＲＡＮＣＨの直後に作業領域があるような場合
には２図の上方（アドレスの低い方）から下方へ順に実
行して行くと、命令とともに作業領域の内容まで命令バ
ッファへ先取りされることが起こる。その結果、プログ
ラム中のストア命令ＳＴの実行により１図の矢印で示す
作業領域内へのストアが５ＴＩＳ検出にかかり、先取り
されているストア命令ＳＴの後続命令は無効にされ、再
先取り（Ｒｅ −ｉ ｆ ｅ ｔｃｈ）が必要となる。
より分岐されるプログラムＢがあり、プログラムＡの分
岐命令ＢＲＡＮＣＨの直後に作業領域があるような場合
には２図の上方（アドレスの低い方）から下方へ順に実
行して行くと、命令とともに作業領域の内容まで命令バ
ッファへ先取りされることが起こる。その結果、プログ
ラム中のストア命令ＳＴの実行により１図の矢印で示す
作業領域内へのストアが５ＴＩＳ検出にかかり、先取り
されているストア命令ＳＴの後続命令は無効にされ、再
先取り（Ｒｅ −ｉ ｆ ｅ ｔｃｈ）が必要となる。
しかし実際上は９作業領域が命令として実行されること
がないので、上記した再先取りは無駄となって、性能低
下の原因となる。
がないので、上記した再先取りは無駄となって、性能低
下の原因となる。
特に大型計算機では、命令バッファが深くなる傾向にあ
るため、従来方式では、今後５ＴＩＳ検出範囲が次第に
広くなって行くことが想定される。
るため、従来方式では、今後５ＴＩＳ検出範囲が次第に
広くなって行くことが想定される。
このような状況で、さらにプログラム中でストア命令が
連続して実行されるような場合には、そのたびに再先取
り（Ｒｅ −ｉ ｆ ｅ ｔｃｈ）が行われることによ
って著しく性能が低下することになる。なお。
連続して実行されるような場合には、そのたびに再先取
り（Ｒｅ −ｉ ｆ ｅ ｔｃｈ）が行われることによ
って著しく性能が低下することになる。なお。
第５図の例のように分岐命令ＢＲＡＮＣＨの後に作業領
域がある例は、実際のプログラムでしばしば見られると
ころである。
域がある例は、実際のプログラムでしばしば見られると
ころである。
本発明は、現在実行中の命令の先頭アドレスとストア命
令のオペランドアドレスすなわらストア命令のストア先
頭アドレスとを比較してその差を求め、以後順次実行さ
れる命令の長さの累和かその差を超えない限り５ＴＩＳ
検出を行わないことにより、５ＴＩＳ検出範囲を実質的
範囲に限定できるようにするものである。
令のオペランドアドレスすなわらストア命令のストア先
頭アドレスとを比較してその差を求め、以後順次実行さ
れる命令の長さの累和かその差を超えない限り５ＴＩＳ
検出を行わないことにより、５ＴＩＳ検出範囲を実質的
範囲に限定できるようにするものである。
本発明の構成は、それによりパイプライン方式により命
令を実行および制御するとともに命令の先取りを行う計
算機において、ストア命令のストア先頭アドレスと実行
命令の先頭アドレスとの差を計算する加算器と、該加算
器の出力を保持するカウンタとをそなえ、プログラム中
の二連の命令を順次実行してゆく際に、命令ごとにその
命令長を上記カウンタの内容から減算し、該減算結果の
値が負になったとき、現在先取りしてある命令列を無効
にして再先取りを行わせることを特徴としている。
令を実行および制御するとともに命令の先取りを行う計
算機において、ストア命令のストア先頭アドレスと実行
命令の先頭アドレスとの差を計算する加算器と、該加算
器の出力を保持するカウンタとをそなえ、プログラム中
の二連の命令を順次実行してゆく際に、命令ごとにその
命令長を上記カウンタの内容から減算し、該減算結果の
値が負になったとき、現在先取りしてある命令列を無効
にして再先取りを行わせることを特徴としている。
以下に２本発明の詳細を実施例にしたがって説明する。
第１図は２本発明の１実施例であるパイプラインの構成
図である。図において、１，２，３． はそれぞれ命
令先取り領域の先頭アドレスを格納するレジスタＩＡＲ
−０，ＩＡＲ−１，ＩＡＲ−２を示し、４は現在実行中
の命令が先頭アドレスＩＡＲから何半語目にあるかを半
語単位でカウントしているＮＳｒカウンタ、５はこのＮ
Ｓｒカウンタの値をＩＡＲに加算し、命令実行アドレス
を生成するＮＳＩ加算器、６および７はＮＳｒ加算器５
の加算結果の命令実行アドレスをＡステージおよびＴス
テージで保持するレジスタＡＩＡＲおよびＴＩＡＲであ
る。また８はディスプレイスメントレジスタＤＲ，９は
ヘースレジスタＢＲ，１０はインデックスレジスタＸＲ
，１１はオペランドの実行アドレスを計算するオペラン
ド実行アドレス生成回路０ＥＡＧ、１２および１３はそ
れぞれＴステージにおいてオペランド実行アドレスを保
持スるオペランドアドレスレジスタＴＯＡＲ，０ＥＡＲ
である。そして工４はＴＩＡＲ７とＴＯＡＲ１２の内容
の差をとる５ＴＩＳ加算器、１５は５ＴＩＳ検出回路を
示す。なお９図上部のり、Ａ。
図である。図において、１，２，３． はそれぞれ命
令先取り領域の先頭アドレスを格納するレジスタＩＡＲ
−０，ＩＡＲ−１，ＩＡＲ−２を示し、４は現在実行中
の命令が先頭アドレスＩＡＲから何半語目にあるかを半
語単位でカウントしているＮＳｒカウンタ、５はこのＮ
Ｓｒカウンタの値をＩＡＲに加算し、命令実行アドレス
を生成するＮＳＩ加算器、６および７はＮＳｒ加算器５
の加算結果の命令実行アドレスをＡステージおよびＴス
テージで保持するレジスタＡＩＡＲおよびＴＩＡＲであ
る。また８はディスプレイスメントレジスタＤＲ，９は
ヘースレジスタＢＲ，１０はインデックスレジスタＸＲ
，１１はオペランドの実行アドレスを計算するオペラン
ド実行アドレス生成回路０ＥＡＧ、１２および１３はそ
れぞれＴステージにおいてオペランド実行アドレスを保
持スるオペランドアドレスレジスタＴＯＡＲ，０ＥＡＲ
である。そして工４はＴＩＡＲ７とＴＯＡＲ１２の内容
の差をとる５ＴＩＳ加算器、１５は５ＴＩＳ検出回路を
示す。なお９図上部のり、Ａ。
Ｔ、Ｂ、Ｅ、Ｗは、第４図で説明したパイプラインの制
御ステージとの対応を示している。以下。
御ステージとの対応を示している。以下。
ストア命令実行時の動作について述べるＤステージにお
いて、ＩＡＲ−０ないしＩＡＲ−２の指定された１つと
カウンタＮ５ＩＣの各内容は、ＮＳＩ加算器で加算され
、結果の実行命令アドレス（先頭アドレス）はＡＩＡＲ
へ格納される。
いて、ＩＡＲ−０ないしＩＡＲ−２の指定された１つと
カウンタＮ５ＩＣの各内容は、ＮＳＩ加算器で加算され
、結果の実行命令アドレス（先頭アドレス）はＡＩＡＲ
へ格納される。
次のＡステージにおいて、ＡＩＡＲの実行命令アドレス
はＴ Ｉ Ａ Ｒへ転送される。他方、０ＥＡ（Ｊ：、
ＤＲ，ＢＲ，ＸＲの内容に基づいてオペランド実行アド
レス（先頭アドレス）を生成し、ＴＯＡＲおよび０ＥＡ
Ｒへそれぞれ格納する。
はＴ Ｉ Ａ Ｒへ転送される。他方、０ＥＡ（Ｊ：、
ＤＲ，ＢＲ，ＸＲの内容に基づいてオペランド実行アド
レス（先頭アドレス）を生成し、ＴＯＡＲおよび０ＥＡ
Ｒへそれぞれ格納する。
次のＴステージにおいて、５ＴＩＳ加算器１４ばＴＩＡ
Ｒの命令実行アドレスとＴＯＡＲのオペランド実行アド
レスとの差を゛とり、その差とＴＳＴ長（ストアする長
さ）または５ＴＩＫ（命令バッファの深さに関する目安
となる定数）とを５ＴＩＳ検出回路１５で比較し、５Ｔ
ＩＳ検出が行われた場合、再先取りフラグを設定する。
Ｒの命令実行アドレスとＴＯＡＲのオペランド実行アド
レスとの差を゛とり、その差とＴＳＴ長（ストアする長
さ）または５ＴＩＫ（命令バッファの深さに関する目安
となる定数）とを５ＴＩＳ検出回路１５で比較し、５Ｔ
ＩＳ検出が行われた場合、再先取りフラグを設定する。
５ＴｒＳ検出には１次の２つのタイプがある。
タイプＩ ：ＴＩＡＲ−ＴＯＡＲ＜ＴＳＴ長タイプＵ
： ＴＯＡＲ−ＴＩＡＲ＜ＳＴＩ Ｋタイプ■は、第６
図（ａ）に示すように、命令実行アドレス（ＴＩＡＲ）
がオペランド実行アドレス（ＴＯＡＲ）よりも大きいく
遠くにある）が。
： ＴＯＡＲ−ＴＩＡＲ＜ＳＴＩ Ｋタイプ■は、第６
図（ａ）に示すように、命令実行アドレス（ＴＩＡＲ）
がオペランド実行アドレス（ＴＯＡＲ）よりも大きいく
遠くにある）が。
オペランド実行アドレス（ＴＯＡＲ）を先頭にストアさ
れるオペランドの長さくＴＳＴ長）が命令実行アドレス
（ＴＩＡＲ）を越える範囲に亘っている場合であり、先
取りされている実行中の命令またはさらにその後続命令
が変更されているため。
れるオペランドの長さくＴＳＴ長）が命令実行アドレス
（ＴＩＡＲ）を越える範囲に亘っている場合であり、先
取りされている実行中の命令またはさらにその後続命令
が変更されているため。
５ＴＩＳ状態としてストア命令終了後に直ちに再先取り
（Ｒｅ−ｉｆｅｔｃｈ ）する。
（Ｒｅ−ｉｆｅｔｃｈ ）する。
タイプ■は、第６図（ｂ）に示すように、オペランド実
行アドレス（ＴＯＡＲ）が命令実行アドレス（ＴＩＡＲ
）よりも大きい（遠くにある）が。
行アドレス（ＴＯＡＲ）が命令実行アドレス（ＴＩＡＲ
）よりも大きい（遠くにある）が。
その差が命令バッファの深さに関連して定められるある
範囲５ＴＩＫよりも小さい場合であり、実行中の命令あ
るいは先取りされている後続命令が変更されている可能
性があるため、さらに命令実行ごとにその命令の語尾部
分がオペランド実行アドレス（ストアアドレス）にかか
るか否かをチェックし、かかった場合にはじめて５ＴＩ
Ｓ状態とするものである。
範囲５ＴＩＫよりも小さい場合であり、実行中の命令あ
るいは先取りされている後続命令が変更されている可能
性があるため、さらに命令実行ごとにその命令の語尾部
分がオペランド実行アドレス（ストアアドレス）にかか
るか否かをチェックし、かかった場合にはじめて５ＴＩ
Ｓ状態とするものである。
第７図は、第１図に示された実施例における５ＴＩＳ検
出回路の細部構成図である。図において。
出回路の細部構成図である。図において。
１イはオペランド実行アドレスと命令実行アドレスの差
（ＴＯＡＲ−Ｔ Ｉ ＡＲ）を求める５ＴＩＳ加算器、
１５は５ＴＩＳ検出回路、２５はタイプ■検出用の加算
器、２６はタイプ■検出用の加算器、２７は正検出器、
２８はＯＲ回路、２９は（ＴＯＡＲ−ＴＩＡＲ）から実
行された命令の長さＴＩＬＣを逐次減算するためのカウ
ンタ５ＴＩＣ。
（ＴＯＡＲ−Ｔ Ｉ ＡＲ）を求める５ＴＩＳ加算器、
１５は５ＴＩＳ検出回路、２５はタイプ■検出用の加算
器、２６はタイプ■検出用の加算器、２７は正検出器、
２８はＯＲ回路、２９は（ＴＯＡＲ−ＴＩＡＲ）から実
行された命令の長さＴＩＬＣを逐次減算するためのカウ
ンタ５ＴＩＣ。
３０はＳＴＭＣの有効／無効を表示するラッチ５ＴＩＣ
ＶＡＬＩＤ、３１は命令の長さＴＩＬＣ減算用のＩＬＣ
加算器、３２はセレクタ、３３は比較器、３４は負検出
器を表している。
ＶＡＬＩＤ、３１は命令の長さＴＩＬＣ減算用のＩＬＣ
加算器、３２はセレクタ、３３は比較器、３４は負検出
器を表している。
まずストア命令実行の際、５ＴＩＳ加算器１４はＴＯＡ
Ｒ＋ （−ＴＩＡＲ）の加算を行う。ここでＴＯＡＲ−
ＴＩＡＲ＜Ｏであれば、加算器２５でＴＳＴ長−（ＴＩ
ＡＲ−ＴＯＡＲ）が計算され。
Ｒ＋ （−ＴＩＡＲ）の加算を行う。ここでＴＯＡＲ−
ＴＩＡＲ＜Ｏであれば、加算器２５でＴＳＴ長−（ＴＩ
ＡＲ−ＴＯＡＲ）が計算され。
正検出器２７が。
ＴＳＴ長−（ＴＩＡＲ−ＴＯＡＲ）＞０を検出した場合
、前記したタイプＩの条件が成立するので、ＯＲ回路２
８を介して５ＴＩＳ検出信号を出力する。
、前記したタイプＩの条件が成立するので、ＯＲ回路２
８を介して５ＴＩＳ検出信号を出力する。
他方、ＴＯＡＲ−ＴＩＡＲ＞Ｏであれば、加算器２６で
（ＴＯＡＲ−ＴＩ’ＡＲ）−３ＴＩＫ
を計算する。ここで前記したタイプ■の条件（ＴＯＡＲ
−ＴＩＡＲ）−５ＴｒＫ＜０が成立すれば、さらにカウ
ンタ５ＴＩＣ，ＩＬＣ加算器、負検出器などにより５Ｔ
ＩＳ条件をチェックしてゆく。すなわち命令を実行する
ごとにその長さＴＩＬＣを（ＴＯＡＲ−Ｔ Ｉ ＡＲ）
から減算して行き、その値が負になったとき、すなわち
実行中の命令の語尾部分がストアアドレスのＴ。
−ＴＩＡＲ）−５ＴｒＫ＜０が成立すれば、さらにカウ
ンタ５ＴＩＣ，ＩＬＣ加算器、負検出器などにより５Ｔ
ＩＳ条件をチェックしてゆく。すなわち命令を実行する
ごとにその長さＴＩＬＣを（ＴＯＡＲ−Ｔ Ｉ ＡＲ）
から減算して行き、その値が負になったとき、すなわち
実行中の命令の語尾部分がストアアドレスのＴ。
ＡＲ以後と重なり、その実行中の命令または実行中の命
令とその後続命令とが、ストア命令によって書き替えら
れているものと判定し、５ＴＩＳ検出信号を出力する。
令とその後続命令とが、ストア命令によって書き替えら
れているものと判定し、５ＴＩＳ検出信号を出力する。
この条件は１例えばストア命令とそれに続いて実行され
る各命令の長さをＴＩＬ Ｃ，、Ｔ Ｔ Ｌ Ｃ，、−
−−−＝−Ｔ Ｉ Ｌ Ｃ，とし、後続命令はストア命
令でばないとしたとき、はじめて。
る各命令の長さをＴＩＬ Ｃ，、Ｔ Ｔ Ｌ Ｃ，、−
−−−＝−Ｔ Ｉ Ｌ Ｃ，とし、後続命令はストア命
令でばないとしたとき、はじめて。
（ＴＯＡＲ−ＴＩＡＲ）
（ＴＩ ＬＣｏ”ＴＩＬＣ１＋−＝＋ＴＩＬＣｒ）＜Ｑ
となるｒ番目の命令で５ＴＩＳ検出するもので。
となるｒ番目の命令で５ＴＩＳ検出するもので。
ｒ−１番目までの命令までは５ＴＩＳ検出とならないの
で再先取りを行わずに済まさせることができる。
で再先取りを行わずに済まさせることができる。
このため、カウンタ５ＴＩＣにはストア命令の実行時に
ＴＯＡＲ−ＴＩＡＲが設定され、以後後続命令が実行さ
れるたびにその命令長ＴＩＬＣをＩＬＣ加算器でカウン
タ５ＴＩＣの内容から減算し、減算結果を再びカウンタ
５ＴｒＧに格納する循環的な減算動作が行われる。セレ
クタ３２は。
ＴＯＡＲ−ＴＩＡＲが設定され、以後後続命令が実行さ
れるたびにその命令長ＴＩＬＣをＩＬＣ加算器でカウン
タ５ＴＩＣの内容から減算し、減算結果を再びカウンタ
５ＴｒＧに格納する循環的な減算動作が行われる。セレ
クタ３２は。
上記したカウンタ５ＴＩＣへの（ＴＯＡＲ−ＴＩＡＲ）
の設定とその後の実行命令長の減算動作とを切り替える
ために使用される。比較器３３は。
の設定とその後の実行命令長の減算動作とを切り替える
ために使用される。比較器３３は。
２回目以降のストア命令出現時にその（ＴＯＡＲ−Ｔ
Ｉ ＡＲ）値とカウンタ５ＴＩＣの現在値とを比較し、
（ＴＯＡＲ−ＴＩＡＲ）＜５ＴＩＣであれば、この
新しいストア命令の（ＴＯＡＲ−ＴＩＡＲ）値を５ＴＩ
Ｃに設定するよう、セレクタ３２を制御卸する。これは
、タイプｎ５ＴＩｓが検出 −゛されたストア命令
が２つ以上ある時５ＴＩＳ検出が最も５ＴＩＳになるの
が早いストアアドレスに対して行われる必要があるから
である。負検出器３４はｒＬｃ加算器３１からの減算結
果が負になったとき、ＯＲ回路２８から５ＴＩＳ検出信
号を出力する。
Ｉ ＡＲ）値とカウンタ５ＴＩＣの現在値とを比較し、
（ＴＯＡＲ−ＴＩＡＲ）＜５ＴＩＣであれば、この
新しいストア命令の（ＴＯＡＲ−ＴＩＡＲ）値を５ＴＩ
Ｃに設定するよう、セレクタ３２を制御卸する。これは
、タイプｎ５ＴＩｓが検出 −゛されたストア命令
が２つ以上ある時５ＴＩＳ検出が最も５ＴＩＳになるの
が早いストアアドレスに対して行われる必要があるから
である。負検出器３４はｒＬｃ加算器３１からの減算結
果が負になったとき、ＯＲ回路２８から５ＴＩＳ検出信
号を出力する。
第８図はタイプ■のストア命令検出時の制御フローを示
したものである。なお、 （ＴＯＡＲ−ＴＩＡＲ）＝
八とする。
したものである。なお、 （ＴＯＡＲ−ＴＩＡＲ）＝
八とする。
ストア命令実行時に、５ＴＩＣＶＡＬＩＤ＝０のときは
、初めてタイプ■となったときであるので、現命令のＡ
を求めＳＴ Ｉ Ｃ−Ａ、 ＳＴ Ｉ ＣＶＡＬ Ｉ
Ｄ←１に設定する。
、初めてタイプ■となったときであるので、現命令のＡ
を求めＳＴ Ｉ Ｃ−Ａ、 ＳＴ Ｉ ＣＶＡＬ Ｉ
Ｄ←１に設定する。
他方 ５ＴＩＣＶＡＬＩＤ＝１のときは、すでに先行ス
トア命令により５ＴＩＣに有効データが設定済みである
ので、５ＴＩＣと現命令のＡのどぢらが小さいかを調べ
、５ＴＩＣ−ＴＩＬＣ＜Ａであれば５ＴＩＣ←（ＳＴ
Ｉ Ｃ−Ｔ Ｉ ＬＣ）の減算を行い、５ＴＩＣ−ＴＩ
ＬＣ≧ＡであればこのＡで５ＴＩＣを更新する。すなわ
ぢ常により小さい５ＴＩＳ検出範囲を採用する。
トア命令により５ＴＩＣに有効データが設定済みである
ので、５ＴＩＣと現命令のＡのどぢらが小さいかを調べ
、５ＴＩＣ−ＴＩＬＣ＜Ａであれば５ＴＩＣ←（ＳＴ
Ｉ Ｃ−Ｔ Ｉ ＬＣ）の減算を行い、５ＴＩＣ−ＴＩ
ＬＣ≧ＡであればこのＡで５ＴＩＣを更新する。すなわ
ぢ常により小さい５ＴＩＳ検出範囲を採用する。
第９図は、第８図で検出するタイプ■のストア命令に続
く他の通常命令（非ストア命令）実行時の制御フローを
示したものである。
く他の通常命令（非ストア命令）実行時の制御フローを
示したものである。
まず５ＴＩＣＶＡＬＩＤ＝１の場合、５ＴｒＣより現在
実行している命令の長さＴ Ｉ Ｌ Ｃを減じ、結果値
を５ＴＩＣに代入する。この値が“０”以下である場合
、最後に５ＴＩＣにＴＯＡＲ−ＴｆＡＲを設定したスト
ア命令のストアアドレスが、現在実行している命令の中
に含まれるごとになるので、命令実行を中止して、その
実行していた命令から再先取りして命令実行をやり直す
。
実行している命令の長さＴ Ｉ Ｌ Ｃを減じ、結果値
を５ＴＩＣに代入する。この値が“０”以下である場合
、最後に５ＴＩＣにＴＯＡＲ−ＴｆＡＲを設定したスト
ア命令のストアアドレスが、現在実行している命令の中
に含まれるごとになるので、命令実行を中止して、その
実行していた命令から再先取りして命令実行をやり直す
。
他方、５ＴＩＣＶＡＬＩＤ＝０の場合には、タイプ■に
よる５ＴＩＳ検出は行われない。
よる５ＴＩＳ検出は行われない。
またＢＲＡＮＣＨ，ＬＰＳＷ、および割込みなどで実行
中の命令のアドレスが変わる命令では。
中の命令のアドレスが変わる命令では。
５ＴＩＣＶＡＬＩＤを“０”にリセットする。
その結果第５図の例で説明したような無駄な５ＴＩｓ検
出と再先取りが抑制される。
出と再先取りが抑制される。
第１０図は第７図に示した本発明実施例回路の有効性を
説明するためのプログラム例であり、第１１図はその実
行時のバイブラインにおける５ＴＩＳ検出動作を示した
ものである。第１１図中の要素１４，２９，３０．３１
は、それぞれ第７図における５ＴＩＳ加算器、カウンタ
５ＴＩＣ，ラッチ５ＴＩＣＶＡＬＩＤ、ＩＬＣ加算器を
表している。また第１０図および第１１図中の番号■乃
至■はプログラム中の順次の命令とバイブライン動作と
の対応を示している。なお簡単化のため。
説明するためのプログラム例であり、第１１図はその実
行時のバイブラインにおける５ＴＩＳ検出動作を示した
ものである。第１１図中の要素１４，２９，３０．３１
は、それぞれ第７図における５ＴＩＳ加算器、カウンタ
５ＴＩＣ，ラッチ５ＴＩＣＶＡＬＩＤ、ＩＬＣ加算器を
表している。また第１０図および第１１図中の番号■乃
至■はプログラム中の順次の命令とバイブライン動作と
の対応を示している。なお簡単化のため。
命令長ＴＩＬＣは全て２バイトとする。
■のストア命令５Ｔ１８は最初のストア命令てあり、５
ＴＩＳ加算器１４はＴＯＡＲ−ＴＩＡＲ＝１８−０＝１
８を計算する。これによりタイプ■に検出され、５ＴＩ
ＣＶＡＬＩＤをＯＮに設定するとともに５ＴＩＣ２９に
“１８″を設定する。
ＴＩＳ加算器１４はＴＯＡＲ−ＴＩＡＲ＝１８−０＝１
８を計算する。これによりタイプ■に検出され、５ＴＩ
ＣＶＡＬＩＤをＯＮに設定するとともに５ＴＩＣ２９に
“１８″を設定する。
■のストア命令５Ｔ２２では、５ＴＩＳ加算器の出力が
ＴＯＡＲ−ＴＩＡＲ＝２２−２＝２０であり、５ＴＩＣ
＝１８の方が小さいので、ＩＬＣ加算器３１の出力５Ｔ
ＩＣ−ＴＩ ＬＣ＝１８−２＝１６を５ＴＩＳ２９に代
入する。
ＴＯＡＲ−ＴＩＡＲ＝２２−２＝２０であり、５ＴＩＣ
＝１８の方が小さいので、ＩＬＣ加算器３１の出力５Ｔ
ＩＣ−ＴＩ ＬＣ＝１８−２＝１６を５ＴＩＳ２９に代
入する。
■の通常（非ストア）命令Ａでは、ＩＬＣ加算器３１の
加算結果ＳＴＩＣ−ＴＭＬＣ＝１６−２＝１４を５ＴＩ
Ｃ２９に代入する。
加算結果ＳＴＩＣ−ＴＭＬＣ＝１６−２＝１４を５ＴＩ
Ｃ２９に代入する。
■のストア命令５Ｔ１６では、５ＴＩＳ加算器１４はＴ
ＯＡＲ−ＴＩＡＲ＝１６−６＝１０を出力し、これは５
ＴＩＣ＝１４よりも小さいので。
ＯＡＲ−ＴＩＡＲ＝１６−６＝１０を出力し、これは５
ＴＩＣ＝１４よりも小さいので。
この値“１０”を選択し、ＳＴ［Ｓ２９に代入する。
■および■の通常命令Ｂ、Ｃでば、それぞれ■ＬＣ加算
器が５ＴＩＣから命令長２ずつ減算し。
器が５ＴＩＣから命令長２ずつ減算し。
ＳＴ Ｉ Ｃ＝ ６となる。
■の命令ＢＲＡＮＣＨでは、ＳＴ［ＣＶＡＬＩＤが０”
にリセットされ、タイプ■による５ＴＩＳ検出動作は一
旦終了する。
にリセットされ、タイプ■による５ＴＩＳ検出動作は一
旦終了する。
以上のように本発明によれば、実行命令が実際にストア
アドレスにかかるかどうかを調べて再先取りを開始する
ようにしているため、制御動作の無駄がなくなり、従来
方式にくらべて計算機の著しい性能向上を図ることがで
きる。
アドレスにかかるかどうかを調べて再先取りを開始する
ようにしているため、制御動作の無駄がなくなり、従来
方式にくらべて計算機の著しい性能向上を図ることがで
きる。
第１図は本発明の１実施例の構成図、第２図は再先取り
が必要なストア命令の説明図、第３図は従来の５ＴＩＳ
機能を実現した回路の１例を示す構成図、第４図は第３
図に示した従来例回路の動作を示すバイブラインの制御
タイミング図、第５図は５ＴＩＳ検出により不要な再先
取りが生じるプログラムの説明図、第６図は第１図に示
した実施例における５ＴＩＳ検出のタイプ１およびタイ
プ■の説明図、第７図は第１図に示した実施例における
５ＴＩＳ検出回路の細部構成図、第８図および第９図は
それぞれ第７図に示した５ＴＩＳ検出回路の動作を示す
制御フロー図、第１０図は実施例の動作を説明するため
のプログラム例の説明図、第１１図は第１０図に示すプ
ログラムの実行における５ＴＩＳ検出動作を示す説明図
である。 図中、５は命令実行アト゛レスを生成するＮＳＩ加算器
、７はレジスタＴＩＡＲ，１１はオペランド実行アドレ
ス生成回路０ＥＡＧ、１２はレジスタＴＯＡＲ，１４は
５ＴＩＳ加算器、１５は５ＴＩＳ検出回路、ＴＩＬＣは
実行命令の長さ、 ＴＳＴ長はストアされるオペランド
の長さを表す。
が必要なストア命令の説明図、第３図は従来の５ＴＩＳ
機能を実現した回路の１例を示す構成図、第４図は第３
図に示した従来例回路の動作を示すバイブラインの制御
タイミング図、第５図は５ＴＩＳ検出により不要な再先
取りが生じるプログラムの説明図、第６図は第１図に示
した実施例における５ＴＩＳ検出のタイプ１およびタイ
プ■の説明図、第７図は第１図に示した実施例における
５ＴＩＳ検出回路の細部構成図、第８図および第９図は
それぞれ第７図に示した５ＴＩＳ検出回路の動作を示す
制御フロー図、第１０図は実施例の動作を説明するため
のプログラム例の説明図、第１１図は第１０図に示すプ
ログラムの実行における５ＴＩＳ検出動作を示す説明図
である。 図中、５は命令実行アト゛レスを生成するＮＳＩ加算器
、７はレジスタＴＩＡＲ，１１はオペランド実行アドレ
ス生成回路０ＥＡＧ、１２はレジスタＴＯＡＲ，１４は
５ＴＩＳ加算器、１５は５ＴＩＳ検出回路、ＴＩＬＣは
実行命令の長さ、 ＴＳＴ長はストアされるオペランド
の長さを表す。
Claims (1)
- パイプライン方式により命令を実行および制御するとと
もに命令の先取りを行う計算機において、ストア命令の
ストア先頭アドレスと実行命令の先頭アドレスとの差を
計算する加算器と、該加算器の出力を保持するカウンタ
とをそなえ、プログラム中の一連の命令を順次実行して
ゆく際に、命令ごとにその命令長を上記カウンタの内容
から減算し、該減算結果の値が負になったとき、現在先
取りしてある命令列を無効にして再先取りを行わせるこ
とを特徴とする命令先取り制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17599484A JPS6154541A (ja) | 1984-08-24 | 1984-08-24 | 命令先取り制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17599484A JPS6154541A (ja) | 1984-08-24 | 1984-08-24 | 命令先取り制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154541A true JPS6154541A (ja) | 1986-03-18 |
| JPH0238965B2 JPH0238965B2 (ja) | 1990-09-03 |
Family
ID=16005845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17599484A Granted JPS6154541A (ja) | 1984-08-24 | 1984-08-24 | 命令先取り制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154541A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5749265A (en) * | 1993-04-12 | 1998-05-12 | Nsk, Ltd. | Ball screw device |
| JP2007192332A (ja) * | 2006-01-19 | 2007-08-02 | Nsk Ltd | ボールねじ |
| JP2007285351A (ja) * | 2006-04-13 | 2007-11-01 | Nsk Ltd | ボールねじ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482140A (en) * | 1977-12-14 | 1979-06-30 | Hitachi Ltd | Information processor |
| JPS57185545A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Information processor |
-
1984
- 1984-08-24 JP JP17599484A patent/JPS6154541A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482140A (en) * | 1977-12-14 | 1979-06-30 | Hitachi Ltd | Information processor |
| JPS57185545A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Information processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5749265A (en) * | 1993-04-12 | 1998-05-12 | Nsk, Ltd. | Ball screw device |
| JP2007192332A (ja) * | 2006-01-19 | 2007-08-02 | Nsk Ltd | ボールねじ |
| JP2007285351A (ja) * | 2006-04-13 | 2007-11-01 | Nsk Ltd | ボールねじ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0238965B2 (ja) | 1990-09-03 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |