JPH1139193A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH1139193A JPH1139193A JP9192584A JP19258497A JPH1139193A JP H1139193 A JPH1139193 A JP H1139193A JP 9192584 A JP9192584 A JP 9192584A JP 19258497 A JP19258497 A JP 19258497A JP H1139193 A JPH1139193 A JP H1139193A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- microprocessor
- branch instruction
- instruction
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 インターサーキットエミュレータを用いてマ
イクロプロセッサの履歴を把握する手法では、キャッシ
ュメモリがヒット中はアドレスが外部に出力されないた
め、エミュレーションを実行することができない。 【解決手段】 ＣＰＵ１とキャシュメモリ４を接続する
ＣＰＵ内部バス２に、分岐命令の種類を解読する分岐命
令デコーダ３と、解読された分岐命令の分岐アドレスを
ラッチする分岐アドレスラッチ６を接続する。また、前
記分岐命令の種類と分岐アドレスを一時的に蓄えるバッ
ファメモリ７と、この蓄えた情報を外部に出力するパラ
レルシリアル変換回路８とを備える。キャッシュメモリ
にヒットしたプログラムの実行中もプログラムの流れを
トレースでき、正確なエミュレーションが実行できる。
イクロプロセッサの履歴を把握する手法では、キャッシ
ュメモリがヒット中はアドレスが外部に出力されないた
め、エミュレーションを実行することができない。 【解決手段】 ＣＰＵ１とキャシュメモリ４を接続する
ＣＰＵ内部バス２に、分岐命令の種類を解読する分岐命
令デコーダ３と、解読された分岐命令の分岐アドレスを
ラッチする分岐アドレスラッチ６を接続する。また、前
記分岐命令の種類と分岐アドレスを一時的に蓄えるバッ
ファメモリ７と、この蓄えた情報を外部に出力するパラ
レルシリアル変換回路８とを備える。キャッシュメモリ
にヒットしたプログラムの実行中もプログラムの流れを
トレースでき、正確なエミュレーションが実行できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サにおけるディバグ回路に関するもので、特にキャシュ
メモリを内蔵したマイクロコンピュータがオンチップの
キャシュにヒットした場合でもプログラムの実行履歴を
トレースすることを可能にシタマイクロプロセッサに関
する。
サにおけるディバグ回路に関するもので、特にキャシュ
メモリを内蔵したマイクロコンピュータがオンチップの
キャシュにヒットした場合でもプログラムの実行履歴を
トレースすることを可能にシタマイクロプロセッサに関
する。
【０００２】
【従来の技術】マイクロプロセッサの技術の進歩は近年
著しく進み、特に半導体技術の微細化により高速化、大
規模化は目を見はるものがある。例えば、最近のＲＩＳ
Ｃマイクロコンピュータの動作周波数は２００ＭＨｚを
越えるものも多く提案されている。また、近年の高性能
マイクロプロセッサにはオン・チップでのキャシュメモ
リが内蔵されているものも多い。
著しく進み、特に半導体技術の微細化により高速化、大
規模化は目を見はるものがある。例えば、最近のＲＩＳ
Ｃマイクロコンピュータの動作周波数は２００ＭＨｚを
越えるものも多く提案されている。また、近年の高性能
マイクロプロセッサにはオン・チップでのキャシュメモ
リが内蔵されているものも多い。
【０００３】このような従来の高速化、大規模化が図ら
れたマイクロプロセッサでは、組込み用の応用システム
の開発段階ではインサーキットエミュレータ（以下、Ｉ
ＣＥという）を用いてマイクロプロセッサの実行履歴を
みながらディバグする手法がとられている。図５はその
一例を示すブロック図であり、詳細は省略するが、スー
パバイザ部２１、エミレーションメモリ２２、ブレーク
ポイント回路部２３、リアルタイムトレーサ部２４、タ
ーゲットシステム２５、エミュレータマイクロプロセッ
サ２６とで構成されている。また、２７はマイクロプロ
セッサ、２８はスーパバイザバス、２９はエミレーショ
ン／トレースバスである。
れたマイクロプロセッサでは、組込み用の応用システム
の開発段階ではインサーキットエミュレータ（以下、Ｉ
ＣＥという）を用いてマイクロプロセッサの実行履歴を
みながらディバグする手法がとられている。図５はその
一例を示すブロック図であり、詳細は省略するが、スー
パバイザ部２１、エミレーションメモリ２２、ブレーク
ポイント回路部２３、リアルタイムトレーサ部２４、タ
ーゲットシステム２５、エミュレータマイクロプロセッ
サ２６とで構成されている。また、２７はマイクロプロ
セッサ、２８はスーパバイザバス、２９はエミレーショ
ン／トレースバスである。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
たような高速化された動作周波数のマイクロプロセッサ
では、信号のディレイや回路の反射ノイズによる誤動作
が生じ易く、前記したＩＣＥを用いてのディバグが不可
能になってきた。また、キャッシュメモリを備えるマイ
クロプロセッサでは、キャシュメモリにヒット中はマイ
クロプロセッサの外部にアドレスが出力されないので、
プログラムがどのように動作しているか履歴をとること
ができず、ディパグが困難なものとなっている。また、
キャシュにヒットしなかった場合に、そのアドレスをト
レースメモリに書き込む場合は多くのアドレスをロジッ
クアナライザに接続する必要があるが、プロービングの
本数が多く、更にバス線に対する負荷の増大やインピー
ダンスの変化により反射等が出やすくなるため、ブロー
ビングが複雑となり、バスの特性が悪くなるという問題
もある。
たような高速化された動作周波数のマイクロプロセッサ
では、信号のディレイや回路の反射ノイズによる誤動作
が生じ易く、前記したＩＣＥを用いてのディバグが不可
能になってきた。また、キャッシュメモリを備えるマイ
クロプロセッサでは、キャシュメモリにヒット中はマイ
クロプロセッサの外部にアドレスが出力されないので、
プログラムがどのように動作しているか履歴をとること
ができず、ディパグが困難なものとなっている。また、
キャシュにヒットしなかった場合に、そのアドレスをト
レースメモリに書き込む場合は多くのアドレスをロジッ
クアナライザに接続する必要があるが、プロービングの
本数が多く、更にバス線に対する負荷の増大やインピー
ダンスの変化により反射等が出やすくなるため、ブロー
ビングが複雑となり、バスの特性が悪くなるという問題
もある。
【０００５】本発明の目的は、マイクロプロセッサがキ
ャシュヒット中であってもリアルタイムトレースを行な
うことができ、また、キャシュメモリにヒットしていな
い場合でも容易に外部バスのトレースが可能なマイクロ
プロセッサを提供することにある。また、本発明は、ア
ドレスバス等の端子数の多い信号線のロジックアナライ
ザへの接続を不要にしたマイクロプロセッサを提供する
ことにある。
ャシュヒット中であってもリアルタイムトレースを行な
うことができ、また、キャシュメモリにヒットしていな
い場合でも容易に外部バスのトレースが可能なマイクロ
プロセッサを提供することにある。また、本発明は、ア
ドレスバス等の端子数の多い信号線のロジックアナライ
ザへの接続を不要にしたマイクロプロセッサを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、メモリよりＣＰＵへ読み込む命令が分岐命令で
あることを検出し、この分岐命令の種類と分岐アドレス
を含む情報を外部に出力する機能を有することを特徴と
する。すなわち、キャシュメモリを有するマイクロプロ
セッサにおいて、分岐命令の種類を解読する手段と、解
読された分岐命令の分岐アドレスをラッチする手段と、
前記分岐命令の種類と分岐アドレスを一時的に蓄えるメ
モリと、この蓄えた情報を外部に出力する手段とを備え
る。また、前記情報を外部に出力する手段は、情報をク
ロック信号に同期してシリアル信号として出力するパラ
レルシリアル変換回路を含むことが好ましい。
ッサは、メモリよりＣＰＵへ読み込む命令が分岐命令で
あることを検出し、この分岐命令の種類と分岐アドレス
を含む情報を外部に出力する機能を有することを特徴と
する。すなわち、キャシュメモリを有するマイクロプロ
セッサにおいて、分岐命令の種類を解読する手段と、解
読された分岐命令の分岐アドレスをラッチする手段と、
前記分岐命令の種類と分岐アドレスを一時的に蓄えるメ
モリと、この蓄えた情報を外部に出力する手段とを備え
る。また、前記情報を外部に出力する手段は、情報をク
ロック信号に同期してシリアル信号として出力するパラ
レルシリアル変換回路を含むことが好ましい。
【０００７】本発明では、ＣＰＵが分岐命令を実行する
ことを検出し、マイクロプロセッサ外部に分岐命令と分
岐アドレスを出力してトレース可能とする。これによ
り、例えば、マイクロプロセッサ内部のキャッシュメモ
リとＣＰＵ間でアクセス処理されて外部からは見えない
命令が実行された場合でも、プログラムの実行順序が外
部でトレースすることが可能となる。
ことを検出し、マイクロプロセッサ外部に分岐命令と分
岐アドレスを出力してトレース可能とする。これによ
り、例えば、マイクロプロセッサ内部のキャッシュメモ
リとＣＰＵ間でアクセス処理されて外部からは見えない
命令が実行された場合でも、プログラムの実行順序が外
部でトレースすることが可能となる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１に本発明の構成を示す。
ＣＰＵコア１にはＣＰＵ内部バス２を介してキャシュメ
モリ４が接続され、さらに外部バスインターフェース５
が接続される。前記ＣＰＵ内部バス２には、ＣＰＵ１か
らの分岐命令とその種類を解読する分岐命令デコーダ３
と、分岐命令と判定された際にその分岐アドレスをラッ
チする分岐アドレスラッチ６とが接続されており、これ
らの分岐命令デコーダ３と分岐アドレスラッチ６には、
前記分岐命令の種類と分岐アドレスを一時的に蓄えるバ
ッファメモリ７が接続される。前記バッファメモリ７は
ＦＩＦＯ形成となっており、先に入力された情報から順
にパラレルシリアル変換回路８に渡され、順次外部に送
出される。また、前記した分岐命令の種類の一例を図２
に示す。この例では、ＰＣ相対分岐命令、レジスタ間接
命令による分岐、割込み命令／例外発生による分岐、条
件付分岐命令実行による分岐等を出力する。
図面を参照して説明する。図１に本発明の構成を示す。
ＣＰＵコア１にはＣＰＵ内部バス２を介してキャシュメ
モリ４が接続され、さらに外部バスインターフェース５
が接続される。前記ＣＰＵ内部バス２には、ＣＰＵ１か
らの分岐命令とその種類を解読する分岐命令デコーダ３
と、分岐命令と判定された際にその分岐アドレスをラッ
チする分岐アドレスラッチ６とが接続されており、これ
らの分岐命令デコーダ３と分岐アドレスラッチ６には、
前記分岐命令の種類と分岐アドレスを一時的に蓄えるバ
ッファメモリ７が接続される。前記バッファメモリ７は
ＦＩＦＯ形成となっており、先に入力された情報から順
にパラレルシリアル変換回路８に渡され、順次外部に送
出される。また、前記した分岐命令の種類の一例を図２
に示す。この例では、ＰＣ相対分岐命令、レジスタ間接
命令による分岐、割込み命令／例外発生による分岐、条
件付分岐命令実行による分岐等を出力する。
【０００９】この構成において、ＣＰＵコア１からマイ
クロコンピュータが実行する命令コードが出力される
と、これを命令デコーダ３がデコードして分岐命令であ
ること及びその分岐命令の種類を解読する。その上で、
分岐アドレスラッチ６は解読された分岐命令の分岐アド
レスをラッチし、一時的にバッファメモリ７に書き込
む。バッファメモリ７には前記分岐命令と分岐アドレス
が順次書き込まれ、容量が一杯になると、最初に書き込
まれたものから順にパラレルシリアル変換回路８に渡さ
れ、マイクロコンピュータのクロックに同期して外部に
送出される。そして、マイクロコンピュータの外部に設
けられたトレース用のメモリに記憶され、プログラムの
実行履歴として逆アセンブルやＣ言語のソース行と対応
をとることができる。
クロコンピュータが実行する命令コードが出力される
と、これを命令デコーダ３がデコードして分岐命令であ
ること及びその分岐命令の種類を解読する。その上で、
分岐アドレスラッチ６は解読された分岐命令の分岐アド
レスをラッチし、一時的にバッファメモリ７に書き込
む。バッファメモリ７には前記分岐命令と分岐アドレス
が順次書き込まれ、容量が一杯になると、最初に書き込
まれたものから順にパラレルシリアル変換回路８に渡さ
れ、マイクロコンピュータのクロックに同期して外部に
送出される。そして、マイクロコンピュータの外部に設
けられたトレース用のメモリに記憶され、プログラムの
実行履歴として逆アセンブルやＣ言語のソース行と対応
をとることができる。
【００１０】このように、本発明では、マイクロプロセ
ッサの実行状態を把握するのに、外部のアドレスバスを
トレースするのではなく、通常順次アップしてゆく実行
アドレスが変化されるとき、つまり、分岐命令の実行を
外部で捕らえることを可能としている。そのために、Ｃ
ＰＵが分岐命令を実行することを検出し、マイクロプロ
セッサ外部に分岐命令と分岐アドレスを出力してトレー
ス可能としている。これにより、例えば、マイクロプロ
セッサ内部のキャッシュメモリとＣＰＵ間でアクセス処
理されて外部からは見えない命令が実行された場合で
も、プログラムの実行順序が外部でトレースすることが
可能となる。
ッサの実行状態を把握するのに、外部のアドレスバスを
トレースするのではなく、通常順次アップしてゆく実行
アドレスが変化されるとき、つまり、分岐命令の実行を
外部で捕らえることを可能としている。そのために、Ｃ
ＰＵが分岐命令を実行することを検出し、マイクロプロ
セッサ外部に分岐命令と分岐アドレスを出力してトレー
ス可能としている。これにより、例えば、マイクロプロ
セッサ内部のキャッシュメモリとＣＰＵ間でアクセス処
理されて外部からは見えない命令が実行された場合で
も、プログラムの実行順序が外部でトレースすることが
可能となる。
【００１１】図３は、本発明を利用したデバッグコント
ロール部のブロック図である。マイクロコンピュータの
ディバグコントロールユニット部のブロック図である。
ＣＰＵコア１１からＰＣトレースバス１２を介してアド
レスが出力され、その中でトレース制御部１６にアドレ
スが入力される。同時に入力されるＰＣトレースバス１
２には、ＣＰＵコア部１１で既に分岐命令や分岐命令の
種類も同時に出力され、トレース制御部１６に入力され
る。トレース制御部１６にはトレースバッファメモリ１
３が含まれており、ＦＩＦＯ形成で構成される。
ロール部のブロック図である。マイクロコンピュータの
ディバグコントロールユニット部のブロック図である。
ＣＰＵコア１１からＰＣトレースバス１２を介してアド
レスが出力され、その中でトレース制御部１６にアドレ
スが入力される。同時に入力されるＰＣトレースバス１
２には、ＣＰＵコア部１１で既に分岐命令や分岐命令の
種類も同時に出力され、トレース制御部１６に入力され
る。トレース制御部１６にはトレースバッファメモリ１
３が含まれており、ＦＩＦＯ形成で構成される。
【００１２】また、トレース制御部１６にはパラレルシ
リアル変換回路が含まれており、変換後トレースデータ
出力端子１４（ＴＲＣＤＡＴＡ０〜３）より出力され
る。この出力は、ＣＰＣのクロックに同期した形でクロ
ック出力端１５（ＣＬＫＯＵＴ）と共に出力される。図
４はその出力のタイミング図である。ＴＲＣＤＡＴＡ０
〜３には分岐アドレスと分岐命令の種類が出力される。
このため、外部に出力される分岐アドレスはシリアル信
号として出力されることになり、分岐アドレス出力端子
の数を大幅に減らすことができ、プロービングの本数を
低減して構成が簡略化でき、かつバス線に対する負荷の
増大やインピーダンスの変化を抑制して特性を改善す
る。
リアル変換回路が含まれており、変換後トレースデータ
出力端子１４（ＴＲＣＤＡＴＡ０〜３）より出力され
る。この出力は、ＣＰＣのクロックに同期した形でクロ
ック出力端１５（ＣＬＫＯＵＴ）と共に出力される。図
４はその出力のタイミング図である。ＴＲＣＤＡＴＡ０
〜３には分岐アドレスと分岐命令の種類が出力される。
このため、外部に出力される分岐アドレスはシリアル信
号として出力されることになり、分岐アドレス出力端子
の数を大幅に減らすことができ、プロービングの本数を
低減して構成が簡略化でき、かつバス線に対する負荷の
増大やインピーダンスの変化を抑制して特性を改善す
る。
【００１３】
【発明の効果】以上説明したように本発明は、ＣＰＣか
らの分岐命令の種類と分岐アドレスをメモリに蓄え、こ
れを外部に出力可能に構成しているので、キャッシュメ
モリにヒットしたプログラムの実行中もプログラムの流
れをトレースでき、正確なエミュレーションが実行でき
る。また、分岐アドレスの出力手段にパラレルシリアル
変換回路を含むことにより、外部出力用の端子数を大幅
に低減でき、構成の簡略化やバス特性の向上が可能とな
る。
らの分岐命令の種類と分岐アドレスをメモリに蓄え、こ
れを外部に出力可能に構成しているので、キャッシュメ
モリにヒットしたプログラムの実行中もプログラムの流
れをトレースでき、正確なエミュレーションが実行でき
る。また、分岐アドレスの出力手段にパラレルシリアル
変換回路を含むことにより、外部出力用の端子数を大幅
に低減でき、構成の簡略化やバス特性の向上が可能とな
る。
【図１】本発明のマイクロプロセッサの一実施形態のブ
ロック図である。
ロック図である。
【図２】分岐命令の種類の一例を示す図である。
【図３】本発明にかかるディバクコントロール部のブロ
ック図である。
ック図である。
【図４】本発明におけるトレースデータの出力タイミン
グ図である。
グ図である。
【図５】従来のインサーキットエミレータのブロック図
である。
である。
１ ＣＰＵ ２ ＣＰＵ内部バス ３ 分岐命令デコーダ ４ キャッシュメモリ ５ 外部バスインターフェース ６ 分岐アドレスラッチ ７ バッファメモリ ８ パラレルシリアル変換回路
Claims (3)
- 【請求項１】 メモリよりＣＰＵへ読み込む命令が分岐
命令であることを検出し、この分岐命令の種類と分岐ア
ドレスを含む情報を外部に出力する機能を有するマイク
ロプロセッサ。 - 【請求項２】 キャシュメモリを有するマイクロプロセ
ッサにおいて、分岐命令の種類を解読する手段と、解読
された分岐命令の分岐アドレスをラッチする手段と、前
記分岐命令の種類と分岐アドレスを一時的に蓄えるメモ
リと、この蓄えた情報を外部に出力する手段とを備える
ことを特徴とするマイクロプロセッサ。 - 【請求項３】 前記情報を外部に出力する手段は、情報
をクロック信号に同期してシリアル信号として出力する
パラレルシリアル変換回路を含む請求項２に記載のマイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192584A JPH1139193A (ja) | 1997-07-17 | 1997-07-17 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192584A JPH1139193A (ja) | 1997-07-17 | 1997-07-17 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139193A true JPH1139193A (ja) | 1999-02-12 |
Family
ID=16293720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192584A Pending JPH1139193A (ja) | 1997-07-17 | 1997-07-17 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009031210A1 (ja) * | 2007-09-05 | 2009-03-12 | Fujitsu Limited | 情報処理装置、情報処理装置の制御方法および制御プログラム |
-
1997
- 1997-07-17 JP JP9192584A patent/JPH1139193A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009031210A1 (ja) * | 2007-09-05 | 2009-03-12 | Fujitsu Limited | 情報処理装置、情報処理装置の制御方法および制御プログラム |
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