CN102043609B - 一种浮点协处理器及相应的配置、控制方法 - Google Patents
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Abstract
一种浮点协处理器，所述处理器包括，配置寄存器及状态和结果寄存器，多操作运算控制电路以及Cordic迭代运算引擎，所述配置寄存器包括复数个操作使能寄存器，复数个操作码寄存器，操作数寄存器以及启动寄存器,所述操作使能寄存器用于对所述操作码寄存器进行使能；所述多操作运算控制电路根据所述操作使能寄存器的配置完成多个所述操作码寄存器所配置的操作。采用该方法后，可以通过多操作的配置进行等式和方程式的运算，减少等式和方程式的整体运算时间，并且通过层次化的运算控制模式进行多操作运算的控制。
Description
技术领域
本发明涉及一种浮点协处理器及相应的配置、控制方法，特别是支持Cordic算法的浮点协处理器。
背景技术
目前在无线通信信号处理中使用的浮点协处理器为了能够支持三角函数、算术运算、指数、平方根等多种函数的运算，普遍使用Cordic（Coordinate Rotation Digital Computer，标旋转数字计算方法）算法进行协处理器设计。通过软件对浮点协处理器进行配置和启动，包括配置协处理器的操作码、操作数以及启动信号等等。然后协处理器通过配置信息开始进行译码和使用Cordic运算单元进行迭代运算，当运算完成之后，Cordic运算单元将运算结果返回到相关的寄存器中以便软件读取运算结果和异常等信息。因为数据运算的需要，协处理器支持的运算种类繁多，包括正弦、余弦、加减乘除、指数、数据格式转换等各种类型，而每种类型的运算需要的时钟周期数和时间并不相同，从几个周期到几十个周期不等，比如加减法运算只需要6个周期就可以完成运算，而平方根运算需要60个周期左右。并且，通过对各种算法的运算方程式和方程组的分析可知，加减法这样的运算类型占到所有运算的60%左右的比例。
Cordic浮点协处理器作为SOC系统的一部分，用于软件在进行浮点等式或者方程式运算时进行硬件加速。图1为浮点协处理器软件操作流程。对于一个浮点操作，软件通过CPU和系统总线按顺序配置浮点协处理器的操作码寄存器、操作数寄存器以及启动寄存器。然后通过查询浮点协处理器的状态寄存器的完成标志位判断浮点运算是否完成，浮点协处理器运算完成之后，置位完成标志位，软件查询到之后进行异常的检测。如果运算过程中出现异常，软件通过操作和异常的种类进行相关处理，重新启动或者进行软件复位。否则CPU读取运算结果寄存器返回运算结果。
对于上述的浮点操作流程，对于一个浮点操作来说，操作运算时间包括CPU配置寄存器时间，Cordic运算时间以及异常及结果读取时间。对于目前普遍的软件操作来说，寄存器配置以及状态和运算结果的读取通常都通过CPU采用uncache的方式来进行，根据CPU流水线级数的不同一般需要8-12个总线时钟周期。显而易见，对于一个相对简单的操作来说，整体的运算时间大部分都是用于寄存器的配置以及运算状态和结果的读取。以加法为例，Cordic运算时间只需要6个周期，而寄存器配置以及状态和结果读取需要16-24个周期；对于使用Cordic迭代的运算，Cordic运算时间为20个周期，寄存器配置及状态和结果读取同样需要16-24个周期。也就是说，整个浮点运算的运算时间有50%左右在进行寄存器配置和读写。
发明内容
本发明的目的通过多操作的配置，减少Cordic浮点协处理器在进行等式或方程式运算时软件通过CPU配置和读写协处理器的次数，从而减少协处理器的总体运算时间，提高协处理器的运算性能。
本发明是这样实现的：一种浮点协处理器，所述处理器包括，配置寄存器及状态和结果寄存器，多操作运算控制电路以及Cordic迭代运算引擎，所述配置寄存器包括复数个操作使能寄存器，复数个操作码寄存器，操作数寄存器以及启动寄存器,所述操作使能寄存器用于对所述操作码寄存器进行使能；所述多操作运算控制电路根据所述操作使能寄存器的配置完成多个所述操作码寄存器所配置的操作。
更进一步，所述状态和结果寄存器包括运算状态寄存器、异常标识寄存器及结果寄存器。
更进一步，所述结果寄存器包括2个64位的寄存器组。
更进一步，所述复数个操作码寄存器及复数个操作使能寄存器为8个。
本发明还提供一种用于上述浮点协处理器的配置方法，所述方法包括，系统配置复数个操作使能寄存器；系统配置复数个操作码寄存器；系统配置操作数寄存器；配置启动寄存器并启动所述配置的复数个操作码寄存器中所对应的操作；系统检查操作是否完成；系统检查是否有异常操作；系统读取运算结果寄存器。
本发明还提供一种用于上述浮点协处理器的控制方法，所述控制方法包括，多操作控制阶段、单操作控制阶段以及Cordic迭代运算阶段；所述多操作控制阶段包括译码阶段和结束阶段，所述单操作控制阶段包括解析阶段及后期处理阶段；所述译码阶段将配置寄存器配置的多操作分解为单个操作并进入单操作控制阶段；所述解析阶段将所述单个操作进行分解控制，准备Cordic迭代控制阶段所需要的操作数并进入Cordic迭代运算阶段；所述Cordic迭代运算阶段进行一次Cordic迭代运算后进入所述后期处理阶段；所述后期处理阶段将Cordic的运算结果进行规范化处理后进入所述结束阶段；所述结束阶段将当前操作的运算结果写入到相应的目的寄存器中，并对操作出现的异常进行编码和保存，完成当前操作。
更进一步，所述结束阶段如果在协处理器中还有其他配置的操作没有完成，进入所述译码阶段开始进行下一个操作。
更进一步，所述后期处理阶段如果当前操作仍然需要进行Cordic迭代，进入Cordic迭代运算阶段进行下一次迭代。
采用该方法后，可以通过多操作的配置进行等式和方程式的运算，减少等式和方程式的整体运算时间，并且通过层次化的运算控制模式进行多操作运算的控制。
附图说明
图1为浮点协处理器软件操作流程；
图2为本发明的浮点协处理器电路结构图；
图3为操作码配置寄存器说明；
图4为多操作操作数和结果运算示意图；
图5为多操作软件操作流程；
图6为二种配置模式的运算时间比较；
图7为多操作配置模式层次化控制。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2为本发明的浮点协处理器电路结构图。如图2所示，为了支持多操作的配置，增加了一些配置寄存器以及状态和结果寄存器，左边是浮点协处理器的配置寄存器110，中间部分是多操作运算控制电路111以及Cordic迭代运算引擎113，右边是状态和结果寄存器112。
在配置寄存器110中，包括有操作使能寄存器101，操作码寄存器102，操作数寄存器103以及启动寄存器104。在本发明的浮点协处理器中，最多可支持同时配置8个操作，这样，处理器一共有8个操作码寄存器，6个操作数寄存器，1个启动寄存器,操作数寄存器标号依次为1-6。
在状态和结果寄存器112中，有标示运算完成的运算状态寄存器105，异常标识寄存器106以及结果寄存器107。其中结果寄存器107包括4个32位的寄存器组，可以用于返回二个64位的双精度浮点运算结果,结果寄存器标号为7和8，本发明中定义二个结果寄存器编号分别为寄存器7和寄存器8。
操作使能寄存器101用于对配置的操作进行使能，最多可以配置8个操作。在操作使能寄存器的低8位的每个bit位对应一个操作。如果相应的bit位置1，那么对应的操作0-7就会被使能。定义8个操作分别为OP0-OP7。本发明的浮点协处理器仅支持从OP0开始的连续操作，不支持非OP0开始以及非连续使能操作，有效配置如表1：
| CONF[7:0] | OP7 | OP6 | OP5 | OP4 | OP3 | OP2 | OP1 | OP0 |
| 00000001 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 00000011 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 00000111 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 |
| 00001111 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 |
| 00011111 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 |
| 00111111 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 |
| 01111111 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 11111111 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 其他 | / | / | / | / | / | / | / | / |
表1 CONF寄存器配置
操作码寄存器102中，包括四个寄存器，每个寄存器用于配置二个操作的操作码、操作数寄存器号以及结果寄存器号。每个操作最多有二个操作数，分别为操作数0和操作数1在浮点协处理器中，定义6个操作数寄存器号分别为1-6，2个结果寄存器号为7-8。一个操作的配置需要16位，分别进行操作码，操作数寄存器号和结果寄存器号的配置。操作码用于标识当前操作的函数运算类型，在本发明中，用4位寄存器标识操作码，例如0001表示加法，0011表示乘法，0111表示正切运算。对于每个操作的16位操作码配置图3所示，每个操作的操作码配置分为四部分，每个占用4位，从高位到低位按顺序一次为操作码、结果寄存器号、操作数0寄存器号和操作数1寄存器号。
操作数寄存器103包括6个源操作数的配置，因为浮点协处理器支持双精度浮点运算，每个双精度浮点操作数为64位。因此操作数寄存器需要12个32位的寄存器用于配置操作数，操作数寄存器编号依次为寄存器1-6。软件在配置过程中，根据配置的操作个数以及需要的操作数的数量对操作数寄存器进行配置。
在上述寄存器配置完成之后，1-6示 $7 + $8软件配置启动寄存器104开始进行浮点运算。基于本发明的浮点协处理器设计，可以通过多操作的配置模式将软件需要进行的等式或者方程式运算根据协处理器支持的运算类型进行操作分解，然后按照运算顺序全部配置到协处理器中。启动运算之后，协处理器按照配置的操作从OP0-OP7进行浮点运算，每次操作的结果返回到结果寄存器标识的寄存器中，后续操作可以直接使用之前已经完成的操作的运算结果作为操作数，而不需要软件重新进行配置。以下面的操作为例：
Y = (sin(A))2 + (cos(B))2
上述等式运算根据浮点协处理器支持的运算类型可以分解为：
1． 正弦运算SIN：sin(A)
2． 余弦运算COS：cos(B)
3． 乘法运算MUL：sin(A)* sin(A)
4． 乘法运算MUL：cos(B)* cos(B)
5． 加法运算ADD：(sin(A))2 + (cos(B))2
如上述操作分解，在本发明的浮点协处理器中可以配置如下：
操作使能寄存器101，需要使能5个操作，因此配置寄存器低8位为00011111。
操作码寄存器102需要配置5个操作的操作码、操作数寄存器号以及结果寄存器号。如表2中所示：
| 操作 | 运算 | 操作码 | 结果寄存器 | 操作数0 | 操作数1 |
| sin $5, $1 | $5 = sin($1) | SIN | 5 | 1 | 0 |
| cos $6, $2 | $6 = cos($2) | COS | 6 | 2 | 0 |
| mul $7,$5,$5 | $7 = $5*$5 | MUL | 7 | 5 | 5 |
| mul $8, $6, $6 | $8 = $6*$6 | MUL | 8 | 6 | 6 |
| add $8, $7, $8 | $8 = $7 + $8 | ADD | 8 | 7 | 8 |
表2 操作码寄存器配置
如表2所示，因为等式运算只有二个操作数，因此只需要将A和B的值分别配置到操作数寄存器1和2就可以完成操作数的配置。上述配置完成之后，CPU配置启动寄存器开始浮点运算，表中操作的操作数和结果运算示意图如图4所示，操作OP0为SIN运算，运算结果保存到寄存器5 201中，操作OP1为COS运算，运算结果保存到寄存器6 202中。然后进行乘法运算，OP0的运算结果作为OP2乘法运算的操作数进行运算，OP3的运算结果保存到寄存器7 203中。同样OP3的乘法运算用保存在202寄存器6中的OP1的运算结果作为操作数，乘法运算完成之后的运算结果保存到寄存器8 204中。最后进行加法运算OP4，将寄存器7 203和寄存器8 204中的值作为加法运算的操作数，运算完成之后返回运算结果到寄存器8 204。
运算完成之后，硬件电路拉高状态寄存器中的运算完成标志位，软件查询到运算完成之后开始读取异常寄存器和结果寄存器中的值，并进行相应的处理和运算结果返回。
多操作的软件配置操作如图5所示。跟图1中单操作的软件配置流程相比，多操作配置需要配置操作使能寄存器用于使能多个操作，操作码寄存器会有1-8个操作需要配置，操作数寄存器为1-6个，并且结果寄存器为1-2个，而单操作的协处理器设计不需要配置操作使能寄存器，并且操作码寄存器、操作数寄存器以及结果寄存器均为1个。
但是本发明中的多操作浮点协处理器在多个操作配置完成之后，硬件按顺序进行OP0-OP7的操作运算，包括每个操作的操作数、Cordic迭代运算以及运算结果保存。对于一个等式或者方程式来说，将分解的操作全部配置到本发明的协处理器之后，通过软件查询运算是否完成，当运算完成之后返回的结果即等式和方程式的最终运算结果。而单操作软件配置的协处理器设计每次软件配置流程只进行一个操作的运算，对于一个等式或者方程式来说，根据分解的操作的数量需要进行相同次数的软件配置和运算流程，也就是说需要重复进行图1中的操作流程才能得到最终的运算结果。在图6中，定义Tw为协处理器的寄存器配置时间，Tr为运算结果读取时间，Tc为每次运算所需要的平均时间，等式或方程式分解的操作数量为n。那么对于单操作配置模式来说，得到最终的运算结果需要重复进行n次图1中所示的软件操作流程，整体运算时间为n(Tw + Tc + Tr)。而在多操作软件配置模式中，只需要进行一次软件配置就可以得到最终的运算结果，整个操作的运算时间为Tw+n*Tc+Tr。
在硬件设计中，为了支持多操作配置模式，并且避免因为多操作的控制和调度而导致单次操作的运算时间增加，在本发明的设计中采用分层次的操作控制。在设计中将多操作控制以及单次操作运算的控制分为三个层次分别进行控制，分别为多操作数操作层、函数单操作层以及Cordic迭代运算层。如图7所示，在设计中，将整个运算过程分为6个阶段，分别为空闲阶段301，译码阶段302，解析阶段303，迭代运算阶段304，后期处理阶段305以及结束阶段306。
本发明中多操作的具体控制如下。
1．多操作控制层：对软件配置的所有操作进行控制和管理，使浮点协处理器能按照顺序正确的进行所有操作的运算。主要包括译码阶段301和结束阶段306；译码阶段301用于对操作码和操作使能寄存器中配置的操作进行控制，选择当前进行的操作并进行译码，并且通过操作码寄存器中的操作数寄存器号从源操作数中选择当前操作需要的操作数。同时对操作数进行特殊数和范围错误等异常的判断。结束阶段306主要将当前操作的运算结果写入到相应的目的寄存器中，并对操作出现的异常进行编码和保存，并完成当前操作。如果在协处理器中还有其他配置的操作没有完成，那么通过控制开始进行下一个操作，直到所有的操作运算完成。
2．单操作层：对于一个确定的操作，对操作的操作数、运算过程、迭代过程、结果返回进行控制。还包括某些操作的子操作分解和控制。单操作层的控制主要包括解析阶段303以及后期处理阶段305，当操作译码完成之后进入解析阶段303，对当前需要进行运算的操作进行解析，并且准备Cordic迭代运算所需要的操作数。后期处理阶段305主要用于对Cordic的运算结果进行规范化处理，同时对当前的操作进行控制，如果当前操作仍然需要进行Cordic迭代，那么通过控制开始下一轮Cordic迭代，否则完成本次操作。
3．迭代运算层：对于一次Cordic迭代运算，包括运算所需要的操作数、坐标系和操作模式以及控制，迭代运算控制层包括迭代运算阶段304。Cordic引擎在单独的Cordic迭代运算单元中进行，启动Cordic迭代之后，迭代运算控制层等待Cordic迭代运算完成以及运算的结果。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种浮点协处理器，其特征在于，所述处理器包括，配置寄存器及状态和结果寄存器，多操作运算控制电路以及Cordic迭代运算引擎，所述配置寄存器包括复数个操作使能寄存器，复数个操作码寄存器，操作数寄存器以及启动寄存器,所述操作使能寄存器用于对所述操作码寄存器进行使能；所述多操作运算控制电路根据所述操作使能寄存器的配置完成多个所述操作码寄存器所配置的操作；所述多操作运算控制电路分别用于控制处理器的操作控制阶段、单操作控制阶段；所述Cordic迭代运算引擎用于Cordic迭代运算阶段；所述多操作控制阶段包括译码阶段和结束阶段，所述单操作控制阶段包括解析阶段及后期处理阶段；所述译码阶段将配置寄存器配置的多操作分解为单个操作并进入单操作控制阶段；所述解析阶段将所述单个操作进行分解控制，准备Cordic迭代控制阶段所需要的操作数并进入Cordic迭代运算阶段；所述Cordic迭代运算阶段进行一次Cordic迭代运算后进入所述后期处理阶段；所述后期处理阶段将Cordic的运算结果进行规范化处理后进入所述结束阶段；所述结束阶段将当前操作的运算结果写入到相应的目的寄存器中，并对操作出现的异常进行编码和保存，完成当前操作。
2.如权利要求1所述的浮点协处理器，其特征在于，所述状态和结果寄存器包括运算状态寄存器、异常标识寄存器及结果寄存器。
3.如权利要求2所述的浮点协处理器，其特征在于，所述结果寄存器包括2个64位的寄存器组。
4.如权利要求3所述的浮点协处理器，其特征在于，所述复数个操作码寄存器及复数个操作使能寄存器为8个。
5.一种用于如权利要求1所述浮点协处理器的控制方法，其特征在于，所述控制方法包括，多操作控制阶段、单操作控制阶段以及Cordic迭代运算阶段；所述多操作控制阶段包括译码阶段和结束阶段，所述单操作控制阶段包括解析阶段及后期处理阶段；所述译码阶段将配置寄存器配置的多操作分解为单个操作并进入单操作控制阶段；所述解析阶段将所述单个操作进行分解控制，准备Cordic迭代控制阶段所需要的操作数并进入Cordic迭代运算阶段；所述Cordic迭代运算阶段进行一次Cordic迭代运算后进入所述后期处理阶段；所述后期处理阶段将Cordic的运算结果进行规范化处理后进入所述结束阶段；所述结束阶段将当前操作的运算结果写入到相应的目的寄存器中，并对操作出现的异常进行编码和保存，完成当前操作。
6.如权利要求5所述的浮点协处理器的控制方法，其特征在于，所述结束阶段如果在协处理器中还有其他配置的操作没有完成，进入所述译码阶段开始进行下一个操作。
7.如权利要求6所述的浮点协处理器的控制方法，其特征在于，所述后期处理阶段如果当前操作仍然需要进行Cordic迭代，进入Cordic迭代运算阶段进行下一次迭代。
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