JPS63262575A - デイジタル信号処理用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタル信号処理用集積回路内の使用メモリを切替え
て、テストモードと通常動作モードのいずれか一方のモ
ードを実行させるディジタル信号処理用集積回路におい
て、 ディジタル信号処理集積回路内の所定回路のリセットの
ために本来使用する外部入力リセット信号によりモード
の切替えを行なうと共に、外部入力リセット信号とマス
タクロックとに基づいてテストモードから通常動作モー
ドに切替わるに際して内部リセット信号を生成出力する
ことにより、通常動作モード実行中にノイズ等の擾乱に
よる外部入力リセット信号の短期間のレベル変動によっ
てテストモードに切替っても、外部入力リセット信号が
ちとのレベルに戻ることにより、通常動作モードに復帰
でき、暴走を未然に防止できるようにしたものである。

〔産業上の利用分野〕

本発明はディジタル信号処理用集積回路に係り、特にテ
ストモードを有するディジタル信号処理用の大規模集積
回路（Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ
Ｃｕ　ｉ　ｒｃｕ　ｉ　ｔ　：　ＬＳＩ）の動作モード
を切替えるモード切替回路を有するディジタル信号処理
用集積回路に関する。

ディジタル信号処理用ＬＳＴ（以下、ＤＳＰと記す）の
通常動作モードにおいては、例えばマスクＲＯＭ（リー
ド・オンリ・メｔす）に格納しであるプログラム（命令
）を命令デコーダによりデコードするのに対し、ＤＳＰ
の機能試験（良否検査）を行なう＠香は、外部から任意
のテスト用プログラムを入力してＤＳＰを動作させるた
め、ＤＳＰ内にはテスト用プログラム専用のメモリ（例
えばプログラムＲＡＭ　（ランダム・アクセス・メモリ
））が設けられ、テストモード時にはこのプログラムＲ
ＡＭから読み出したテスト用プログラム（命令）を命令
デコーダに供給する構成とされている。

このようなテストモードを有するＤＳＰにおいては、通
常動作モード時にはマスクＲＯＭからの命令を命令デコ
ーダに供給し、テストモード時にはプログラムＲＡＭか
らの命令を同じ命令デコーダに供給するような選択動作
をセレクタに行なわせるためのモード切替回路が必要と
なる。

〔従来の技術〕

テストモードを有するＤＳＰにおいて、通常動作モード
とテストモードとを切替えるには、モード切替信号専用
端子（ピン）をＤＳＰに設けて行なうことが考えられる
が、このようにすると【Ｃにおいて数に限りのある端子
のうち、それ以外の用途に使用できる端子数が減ること
になるので、従来は上記のモード切替信号専用端子は設
けず、ＤＳＰ内の所定の回路のリセットのために本来使
用する外部入力リセット信号と、外部入力フラグとを利
用してモード切替信号を生成するモード切替回路をＤＳ
Ｐに設けていた。

第５図はこの従来のＤＳＰ内のモード切替回路の−例の
回路図を示寸。図中、１はＤ型フリップフ臼ツブで、モ
ード切替回路を構成しており、そのデータ入力端子にＤ
ＳＰ外部よりフラグが入力され、またそのクロック端子
にＤＳＰ外部よりの外部入力リセット信号が供給される
。

テストモードを設定する場合は、まずＤＳＰ外部より第
６図（Ｂ）に示す一定期間ローレベルのリセット信号を
入力してそのローレベル期間、ＤＳＰ内の信号処理プロ
セッサをリセットし、そのリセット期間中に第６図（Ａ
）に示す如くハイレベルからローレベルとなるフラグが
ＤＳＰ外部より入力される。

上記のリセット信号はＤ型フリップ７０ツブ１のクロッ
ク端子に印加され、また上記のフラグはＤ型フリップフ
ロップ１のデータ入力端子に印加されるので、その百出
力端子からはリセット信号がハイレベルになった時点く
リセット解除時点）ｔａで、フラグ入力と逆相の信号を
サンプリングして得た、第６図（Ｃ）に示す如くハイレ
ベルとなるモード切替信号が取り出される。この第６図
（Ｃ）に示すモード切替信号によりセレクタがプログラ
ムＲＡＭの出力信号を命令デコーダへ選択出力するよう
に切替わり、ＤＳＰをテストモードとする。

これに対し、通常動作モードに設定する場合は、まずＤ
ＳＰ外部よりリセット信号を入力してそのローレベル期
間（第６図のｔｂがらｔＣの期間）、ＤＳＰ内の信号処
理プロセッサをリセットする。

一方、このリセット期間中、フラグ入力は第６図（Ａ）
に示す如くハイレベルに保持されているため、Ｄ型フリ
ップフロップ１のσ出力端子からはリセット信号がハイ
レベルになった時点（リセット解除時点）ｔＣで第６図
（Ｃ）に示す如くローレベルのモード切替信号が取り出
される。このローレベルのモード切替信号によりセレク
タがマスクＲＯＭの出力信号を命令デコーダへ選択出力
するように切替わり、ＤＳＰは通常動作モードになる。

〔発明が解決しようとする問題点〕

上記のモード切替回路はＤ型フリップフロップ１の出力
信号に基づいてテストモードと通常動作モードのいずれ
かに設定するようにしていたため、何らかの擾乱（雑音
等）で外部入力リセット信号がレベル変動することによ
ってＤ型フリップ７０ツブ１の出力信号が反転してしま
うことがあり、それによって今まで実行中のモードとは
異なるモードに入ってしまうことが従来あった。

この場合、例えばテストモード実行中に通常動作モード
に切替った場合は、テストモードは製品出荷前の限られ
た期間で行なわれるモードであり、しかも所要のテスト
結果が得られない場合は再度テストモードの設定をし直
してテストモードを実行するから影響はそれほどない。

これに対し、通常動作モードは一般使用者により行なわ
れるものであり、通常動作モード実行中に何らかの擾乱
によって外部入力リセット信号が第６図（Ｂ）に破線２
で示す如く立下がった後立上るようなレベル変動をする
とＤ型フリップフロップ１の出力モード切替信号が第６
図（Ｃ）に破線で示す如くハイレベルになり、これによ
りＤＳＰがテストモードになってもそれが使用者にはす
ぐに分らず、また無人の遠隔地に設置された通信機器に
使用されている場合は簡単に直しに行けないので、影響
が極めて大である。

しかも、Ｄ型フリップフロップ１の出力信号が上記の如
く一旦、ハイレベルとなってしまうと、通常動作モード
実行中はリセット信号入力は第６図（Ｂ）に示す如く、
擾乱が無くなるともとのハイレベルの定常状態に戻るか
ら、ＤＳＰをテストモードから再度通常動作モードへ自
動的に復帰できず、暴走してしまうという問題点があっ
た。

本発明は上記の点に鑑みて創作されたもので、外部リセ
ット信号のレベル変動による暴走を防止することができ
るディジタル信号処理用集積回路を提供することを目的
とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。図中、３はモ
ード切替回路で、外部より入力端子４を介して外部入力
リセット信号が供給されると共に、入力端子５を介して
マスタクロックが供給される。

モード切替回路３は外部入力リセット信号を通過させて
直接にセレクタ１４に供給すると共に、外部入力リセッ
ト信号の変化条件によって一定の時間巾で内部リセット
信号を生成出力する。

１２は通常動作モード時のプログラムが格納されている
第１のメモリ、１３はテスト用プログラムが格納される
第２のメモリである。また、１４はセレクタで、第１の
メモリ１２及び第２のメモリ１３から取り出された命令
のうち、モード切替回路３を通過した外部入力リセット
信号の論理値に応じていずれか一方の命令を命令デコー
ダ１５へ選択出力して通常動作モード又はテストモード
とする。

又、モード切替回路３は、外部入力リセット信号の論理
値が変化し、テストモードから通常動作モードに変った
時に、一定時間の内部リセット信号を生成し、第１のメ
モリ１２のアドレスの最初から読み出しを行うため、内
部リセット信号をメモリ回路へ出力する。

〔作用〕

ディジタル信号処理用集積回路（ＤＳＰ）の外部から入
力された外部入力リセット信号はセレクタ１４に供給さ
れ、それが第１の論理値のときは第１のメモリ１２から
の命令を命令デコーダ１５へ選択出力して通常動作モー
ドとし、外部入力リセット信号が第２の論理値のときは
テスト用プログラムを落納している第２のメモリ１３か
らの命令を命令デコーダ１５へ選択出力してテストモー
ドとする。

一方、モード切替回路３により上記の外部入力リセット
信号と共にＤＳＰの外部から入力されたマスタクロック
の前縁で外部入力リセット信号がサンプリングされ、外
部入力リセット信号が第２の論理値より第１の論理値へ
変化した時点からマスタクロックの前縁が予め設定した
数だけ入来するまでの期間、所定論理値とされた内部リ
セット信号が生成出力される、。

この内部リセット信号がメモリ回路に入力されると、そ
のメモリ回路の第１のメモリ１２の所定アドレスから順
次読み出しを行う。従−って、外部入力リセット信号の
論理値によって、モード切替えができる。

〔実施例〕

第２図は本発明回路の要部の一実施例の回路図を示す。

図中、モード切替回路３は、端子４よりの外部入力リセ
ット信号がデータ入力端子に印加され、端子５よりのマ
スタクロックがクロック端子に印加される第１のＤ型フ
リップフロップ６と、Ｄ型フリップフロップ６のＱ出力
信号がデータ入力端子に印加され、端子５よりのマスタ
クロックがクロック端子に印加される第２のＤ型フリッ
プ７０ツブ７と、外部入力リセット信号とＤ型フリップ
フロップ７のσ出力信号とが夫々供給されるＮＡＮＤ回
路８とよりなり、外部入力リセット信号を端子９を介し
てモード切替信号として出力し、ＮＡＮＤ回路８の出力
信号を端子１０を介して内部リセット信号として出力す
る。

第２図に示すモード切替回路３はディジタル信号処理用
集積回路内に設けられており、このモード切替回路３を
組込まれたディジタル信号処理用集積回路の一実施例の
構成図を第３図に示す。第３図中、第２図と同一構成部
分には同一符号を付しである。第３図において、前記第
１のメモリ１２の一例としてのマスクＲＯＭ２２には通
常動作モードに必要なプログラムが予め格納されており
、また前記第２のメモリ１３の一例としてのプログラム
ＲＡＭ２３にはテストモード時に外部よりテスト用プロ
グラムが格納される。メモリ回路のマスクＲＯＭ２２と
プログラムＲＡＭ２３はメモリアドレス制御回路２４に
より制御される。

このメモリアドレス制御回路２４は、モード切替回路３
より出力された外部入力信号により、論理値によりマス
クＲＯＭ２２かプログラムＲＡＭ２３のいずれかの所定
番地より読み出させる。

又、メモリアドレス制御回路２４は王−ド切替回路３よ
り出力された内部リセット信号により、マスクＲＯＭ２
２の所定番地より読み出しが実行される。

セレクタ１４はマスクＲＯＭ２２及びプログラムＲＡＭ
２３の各プログラムの中の命令のいずれか一方を、モー
ド切替回路３よりのモード切替回路３が出力する外部入
力リセット信号に応じて命令デコーダ１５へ選択出力す
る回路で、通常動作モード時はマスクＲＯＭ２２よりの
命令を選択出力し、テストモード時はプログラムＲＡＭ
２３よりの命令を選択出力する。セレクタ１４より選択
出力された命令は命令デコーダ１５により解読されて各
種の制御信号を発生させ、これにより算術論理ユニット
（ＡＬＵ＞１８などで命令の実行がなされる。

ＡＬＬ１１８はレジスタ１６．１７よりのデータを取り
込んで算術演算や論理演算を行ない、その演棹結果を例
えばアキュムレータ１９に蓄積し、更にこれより内部デ
ータバス２０へ送出させる。

内部データバス２０は内部ＲＡＭ２１．レジスタ１６及
び１７などと接続されている。

このような構成のディジタル信号処理用集積回路（ＤＳ
Ｐ＞において、モード切替回路３により外部入力リセッ
ト信号とマスタクロックとに基づいて生成され、端子１
０を介して取り出された内部リセット信号は、レジスタ
１６．１７、アキュムレータ１９やアドレスカウンタ（
図示せず）などに供給され、例えばそのローレベル期間
、これらをリセットする。

また、モード切替回路３をそのまま通過して端子９より
モード切替信号として出力される外部入力リセット信号
は、セレクタ１４に供給され、例えばそのハイレベル期
間（第１の論理値期間）はセレクタ１４よりマスクＲＯ
Ｍ２２の出力命令を選択出力させ、またそのローレベル
期間（第２の論理値期間）はセレクタ１４よりプログラ
ムＲＡＭ２３の出力命令を選択出力させる。これにより
、前記した如く、通常動作モード及びテストモードのう
ち、任意の一方のモードの実行が可能となる。

次に、このＤＳＰの通常動作モード実行中に、ハイレベ
ルである外部入力リセット信号が擾乱によって短期間で
はあるがローレベルとなった後、再ひもとのハイレベル
の定常状態に戻った場合の動作について第２図及び第４
図と共に説明する。

通常動作モード実行中は、第２図の端子４に入来する外
部入力リセット信号は前記した如くハイレベルであるが
、いま擾乱によって第４図（Ｂ）にＴで示す期間ローレ
ベルとなった後、擾乱がなくなることにより再ひもとの
ハイレベルに復帰したものとする。Ｄ型フリップフロッ
プ６はこの第４図（Ｂ）に示す外部入力リセット信号す
を、端子５よりそのクロック端子に入力される第４図（
Ａ）に示す如き一定繰り返し周波数のマスタクロックａ
の立上り時点でサンプリングして得た、第４図（Ｃ）に
示す如き信号ＣをそのＱ出力端子より出力してＤ型フリ
ップフロップ７のデータ入力端子に印加する。この信号
Ｃはマスタクロックａに位相同期し、かつ、上記レベル
変動期間゛［と略同−の期間ローレベルとなるパルスで
ある。

Ｄ型フリップフロップ７はこの信号Ｃを上記マスタクロ
ックａの立上り時点でサンプリングして得た信号と逆相
の関係にある、第４図（Ｄ）に示す如き信号ｄを生成し
て、そのひ出力端子よりＮＡＮＤ回路８の一方の入力端
子に印加し、ここで外部入力リセット信号ａと否定論理
積をとる。

これにより、ＮＡＮＤ回路８からは第４図（Ｅ）に示す
如く、外部入カリセット信８　ｂがローレベルからハイ
レベルへ変化した時点ｔ１からマスタクロックａの前縁
（ここでは立上りエツジ）が２つ（この数はＮＡＮＤ回
路８０入力側のＤ型フリップフロップの数によって決ま
る一定数である）入来した時点ｔ２までの期間のみロー
レベルとされたパルスｅが取り出され、このパルスｅは
内部リセット信号として端子１０を介して出力される。

従って、以上の説明かられかるように、外部入力リセッ
ト信号すが擾乱によって短期間Ｔの間口−レベルとなっ
た場合は、この期間Ｔはセレクタ１４がプログラムＲＡ
Ｍ２３よりの命令を選択出力するように切替わってしま
うが、これは短期間で暴走するに到らず、しかも外部入
カリセット信号すがちとのハイレベルの状態に復帰した
直後に出力される内部リセット信号ｅによりＤＳＰ内部
の所定の回路をリセットした後、セレクタ１４がマスク
ＲＯＭ２２より取り出された命令を選択出力する通常動
作モードに復帰することができる。

〔発明の効果〕

上述の如く、本発明によれば、モード切替信号となる外
部入力リセット信号と外部入力マスタクロックとから、
テストモードより通常動作モードへ移行する際にＤＳＰ
内部回路をリセットする内部リセット信号を生成するよ
うにしているので、従来にくらべて集積回路の端子数を
増加させることなく、テストモードと通常動作モードの
モード切替えが任意にでき、また外部入力リセット信号
の論理値によってモード切替えを行なうようにしたので
、外部入力リセット信号がノイズ等の擾乱によって論理
値が変化しても、もとの論理値の定常状態に極めて短期
間で戻るのが通常であるから、通常動作モード実行中に
テストモードに切替り、そのテストモードから抜は出せ
なくなるという誤動作を防止でき、よって通常動作モー
ド実行中にテスト用プログラムの実行を行なってしまう
という暴走を実質的になくすことができる等の特長を有
するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の要部の一実施例の回路図、第３図は本
発明になるディジタル信号処理用集積回路の一実施例の
構成図、 第４図は第２図の動作説明用タイムチャート、第５図は
従来のモード切替回路の一例の回路図、第６図は第５図
の動作説明用信号波形図である。 図において、 ３はモード切替回路、 ４は外部入力リセット信号入力端子、 ５はマスタクロック入力端子、 ６．７はＤ型フリップ７０ツブ、 ８はＮＡＮＤ回路、 ９はモード切替信号出力端子、 １０は内部リセット信号出力端子、 １２は第１のメモリ、 １３は第２のメモリ、 ２２はマスクＲＯＭ（リード・オンリ・メモリ）２３は
プログラムＲＡＭ　（ランダム・アクセス・メモリ）、 ２４は、メモリアドレス制御回路である。

Claims (1)

1. 【特許請求の範囲】 外部信号に基づいて内部回路がリセットされ、かつ、セ
   レクタ（１４）が切替制御されて通常動作モード時には
   第１のメモリ（１２）からの命令を命令デコーダ（１５
   ）へ選択出力し、テストモード時にはテスト用プログラ
   ムを格納している第２のメモリ（１３）からの命令を該
   命令デコーダ（１５）へ選択出力する構成とされたディ
   ジタル信号処理用集積回路において、 前記外部信号として外部入力リセット信号とマスタクロ
   ックとが供給され、該外部入力リセット信号を前記セレ
   クタ（１４）へ直接にモード切換信号として供給してそ
   の論理値により該セレクタ（１４）を切替制御し、該外
   部入力信号の論理値が該テストモードから該通常動作モ
   ードの値に切り替った際に、前記第１のメモリ（１２）
   を最初から読み出しを行うための内部リセット信号を所
   定時間出力するモード切替回路（３）を備えたことを特
   徴とするディジタル信号処理用集積回路。