JP4630422B2 - Ｉｃカード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ（集積回路）カード、特に接触型と非接触型の２つのインタフェースを有するＩＣカードに関するものである。
【０００２】
【従来の技術】
図２は、従来のＩＣカードの一例を示す構成図である。
このＩＣカードは、接触型と非接触型の２つのインタフェースを有するデュアルインタフェースＩＣカードと呼ばれるもので、カード入出力装置に電気的に接続するための端子１，２，３と、電磁結合によって非接触でデータの送受信を行うためのコイル４を有している。
【０００３】
端子１，２は、それぞれリセット信号ＲＳＴ、及びクロック信号ＣＬＫを入力し、端子３は送受信データＳＩＯを入出力するものである。端子１〜３は、中央処理装置（以下、「ＣＰＵ」という）１０のリセット端子ＲＳ、クロック端子ＣＫ、及び直列入力端子ＳＩに、それぞれ接続されている。また、ＣＰＵ１０の直列出力端子ＳＯは、３ステートバッファ１１を介して端子３に接続され、入出力制御端子ＳＣが、この３ステートバッファ１１の制御端子に接続されている。端子３は、更に割込制御部２０の入力側に接続され、この割込制御部２０の出力側がＣＰＵ１０の割込入力端子ＩＲに接続されている。割込入力端子ＩＲは、データ受信開始時の割込を受付けるための端子である。
【０００４】
ＣＰＵ１０は、アドレス信号ＡＤを出力するアドレス端子ＡＤ、データ信号ＤＴの入出力をするデータ端子ＤＴ、読出制御信号ＲＤを出力する制御端子Ｃ１、書込制御信号ＷＲを出力する制御端子Ｃ２等を有している。ＣＰＵ１０のアドレス端子ＡＤ、データ端子ＤＴ、及び制御端子Ｃ１，Ｃ２等は、システムバス１２を介して読出し専用メモリ（以下、「ＲＯＭ」という）３０、随時読み書き可能メモリ（以下、「ＲＡＭ」という）４０、電気的に消去及び書込可能な不揮発性メモリ（以下、「ＥＥＰＲＯＭ」という）５０、及び非同期データ送受信回路（以下、「ＵＡＲＴ」という）６０等に接続されている。
【０００５】
ＵＡＲＴ６０は、ＣＰＵ１０との間で転送される並列データと、送受信される直列データとの変換を行うもので、直列データ側が非接触インタフェース部（以下、「非接触ＩＦ」という）７０を介してコイル４に接続されている。
このようなＩＣカードでは、カード入出力装置との間で、接触型のデータ送受信と非接触型のデータ送受信が可能になっている。
【０００６】
接触型のデータ送受信の場合には、ＩＣカードの端子１〜３が、カード入出力装置側の接触子に接続され、比較的低速度のデータ転送が行われる。データ送信の場合には、ＣＰＵ１０の直列出力端子ＳＯから、プログラム制御によって送信データが１ビットずつ送信信号Ｓ２として出力され、３ステートバッファ１１を介して端子３から送受信データＳＩＯとして送信される。
【０００７】
また、データの送受信が行われていない時、ＣＰＵ１０は割込待ちや低消費電力モードに設定される。そして、データが受信されると、端子３で受信した送受信データＳＩＯが、受信信号Ｓ１としてＣＰＵ１０の直列入力端子ＳＩと割込制御部２０に与えられる。割込制御部２０では、受信信号Ｓ１の立下がりが検出され、ＣＰＵ１０の割込入力端子ＩＲに割込信号が出力される。これにより、ＣＰＵ１０は動作モードに移り、データ受信用のプログラムが起動され、プログラム制御によって直列入力端子ＳＩに与えられた受信信号Ｓ１が１ビットずつ逐次読取られ、データ受信が行われる。
【０００８】
一方、非接触型のデータ送受信では、ＩＣカードのコイル４がカード入出力装置側のコイルと電磁的に結合され、比較的高速度のデータ転送が行われる。データ送信の場合には、ＣＰＵ１０のデータ端子ＤＴから、システムバス１２を介してＵＡＲＴ６０へ、１バイト単位で送信データが与えられる。ＵＡＲＴ６０では、ＣＰＵ１０から与えられた送信データが直列の送信信号Ｓ５に変換され、非接触ＩＦ７０へ出力される。非接触ＩＦ７０では、送信信号Ｓ５に基づいてコイル４が駆動される。また、データ受信の場合には、コイル４で受信した信号が非接触ＩＦ７０で論理的な受信信号Ｓ４に変換されてＵＡＲＴ６０に与えられる。ＵＡＲＴ６０において、受信信号Ｓ４は１バイトの受信データに組立てられ、システムバス１２を介してＣＰＵ１０のデータ端子ＤＴへ転送される。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＩＣカードでは、次のような課題があった。
即ち、ＵＡＲＴ６０による非接触型のデータ送受信では、ＣＰＵ１０に対する割込処理の制御ができない。このため、ＣＰＵ１０を割込待ちや低消費電力モードに設定することができず、負荷が大きくなると共に、低消費電力化が困難であった。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、非接触型のデータ転送においても、割込処理や低消費電力モードの制御が可能なＩＣカードを提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備えている。
前記直列並列変換手段は、前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に前記受信用の直列データの第１の入力情報を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力するものである。
前記割込制御手段は、前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの第２の入力情報、または前記第１の入力情報に基づき、割込信号を出力するものである。
前記処理制御手段は、前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力するものである。
【００１３】
第２の発明は、直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備えている。
前記直列並列変換手段は、前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に受信完了信号を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力するものである。
前記割込制御手段は、前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの入力情報、または前記受信完了信号に基づき、割込信号を出力するものである。
前記処理制御手段は、前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力するものである。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＩＣカードの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＩＣカードは、図２のＩＣカードと同様に、接触型と非接触型の２つのインタフェースを有するデュアルインタフェースＩＣカードであり、カード入出力装置に電気的に接続するための端子１，２，３と、電磁結合によって非接触でデータの送受信を行うためのコイル４を有している。
【００１８】
端子１，２は、それぞれリセット信号ＲＳＴ、及びクロック信号ＣＬＫを入力し、端子３は送受信データＳＩＯを入出力するものである。端子１〜３は、処理制御手段（例えば、ＣＰＵ）１０のリセット端子ＲＳ、クロック端子ＣＫ、及び直列入力端子ＳＩに、それぞれ接続されている。また、ＣＰＵ１０の直列出力端子ＳＯは、３ステートバッファ１１を介して端子３に接続され、入出力制御端子ＳＣが、この３ステートバッファ１１の制御端子に接続されている。端子３は、更に割込制御手段（例えば、割込制御部）２０の入力側に接続されている。
【００１９】
割込制御部２０は、データの受信を検出してＣＰＵ１０に割込をかけ、このＣＰＵ１０を待機時の低消費電力モードから動作モードに切替えるものである。割込制御部２０の出力側は、ＣＰＵ１０の割込入力端子ＩＲに接続されている。
ＣＰＵ１０は、アドレス信号ＡＤを出力するアドレス端子ＡＤ、データ信号ＤＴの入出力をするデータ端子ＤＴ、読出制御信号ＲＤを出力する制御端子Ｃ１、書込制御信号ＷＲを出力する制御端子Ｃ２等を有している。ＣＰＵ１０のアドレス端子ＡＤ、データ端子ＤＴ、及び制御端子Ｃ１，Ｃ２等は、システムバス１２を介してＲＯＭ３０、ＲＡＭ４０、ＥＥＰＲＯＭ５０、及び直列並列変換手段（例えば、ＵＡＲＴ）６０Ａ等に接続されている。
【００２０】
ＲＯＭ３０は制御用のプログラムを格納したものであり、ＲＡＭ４０は処理途中のデータ等を一時的に格納するものであり、ＥＥＰＲＯＭ５０は処理結果のデータ等を保存するものである。ＵＡＲＴ６０Ａは、ＣＰＵ１０との間で転送される並列データと、送受信される直列データとの変換を行うもので、直列データ側が非接触ＩＦ７０を介してコイル４に接続されると共に、出力信号Ｓ６と端子３の入力信号Ｓ１が割込制御部２０の入力側にワイヤード・オア接続されている。
また、非接触ＩＦ７０は、コイル４で受信した信号を論理処理レベルの受信信号Ｓ４に変換すると共に、送信信号Ｓ５をコイル４から送信データとして送信する信号に変換するものである。
【００２１】
図３は、図１中のＵＡＲＴ６０Ａの構成図である。
ＵＡＲＴ６０Ａはレジスタ部６１を有しており、このレジスタ部６１がシステムバス１２を介してＣＰＵ１０に接続され、アドレス信号ＡＤ、読出制御信号ＲＤ、及び書込制御信号ＷＲ等が与えられると共に、データ信号ＤＴを入出力をするようになっている。レジスタ部６１には、送信するデータを１バイト単位で保持する送信レジスタ６１ａ、受信したデータを１バイト単位で保持する受信レジスタ６１ｂ、このＵＡＲＴ６０Ａが送信状態か受信状態かを表示する送受フラグ６１ｃ、及び動作状態か非動作状態かを表示する動作フラグ６１ｄ等のレジスタが設けられている。
【００２２】
レジスタ部６１は、ＵＡＲＴ６０Ａ全体を制御する制御部６２Ａに接続されている。制御部６２Ａには、直列データ送受信用の送受信クロック信号を発生する送受信クロック発生部６３と、直列データと並列データの変換を行うためのシフトレジスタ６４が接続されている。
【００２３】
シフトレジスタ６４の直列入力端子には、非接触ＩＦ７０から受信信号Ｓ４が与えられるようになっている。また、シフトレジスタ６４の並列入出力端子はレジスタ部６１に接続され、送信レジスタ６１ａ及び受信レジスタ６１ｂとの間で、並列に送受信データの転送が行われるようになっている。更に、シフトレジスタ６４の直列出力端子は、２入力の論理和ゲート（以下、「ＯＲ」という）６５の第１の入力側に接続されている。ＯＲ６５の第２の入力側には、制御部６２Ａから、送受フラグ６１ｃの状態に対応した送受信号Ｓ７が与えられるようになっている。また、ＯＲ６５の出力側から非接触ＩＦ７０に対する送信信号Ｓ５が出力されるようになっている。
【００２４】
更に、非接触ＩＦ７０から出力される受信信号Ｓ４は、３ステートバッファ６６を介して第１の入力情報である信号Ｓ６として割込制御部２０の入力側に接続されると共に、受信開始の起動信号として制御部６２Ａに与えられるようになっている。また、３ステートバッファ６６の制御端子には、制御部６２Ａから動作フラグ６１ｄの状態に対応した動作信号Ｓ８が与えられるようになっている。
【００２５】
次に、図１及び図３の動作を、（１）接触型のデータ送受信、及び（２）非接触型のデータ送受信に分けて説明する。
（１） 接触型のデータ送受信
接触型のデータ送受信では、比較的低速度のデータ転送が行われる。
まず、ＩＣカードの端子１〜３が、カード入出力装置側の接触子に接続される。ＣＰＵ１０は、端子３から入力された第２の入力情報である受信信号Ｓ１に基づき、システムバス１２を介してＵＡＲＴ６０Ａに対し、動作フラグ６１ｄを非動作状態（例えば、“０”）にセットさせる指令を出力する。これにより、ＵＡＲＴ６０Ａの動作は停止すると共に、このＵＡＲＴ６０Ａの制御部６２Ａから出力される動作信号Ｓ８が“０”となり、３ステートバッファ６６はオフ状態になる。
【００２６】
データ送信の場合には、受信信号Ｓ１に基づき、ＣＰＵ１０によってそのデータ送信が識別され、ＣＰＵ１０の入出力制御端子ＳＣから“１”の制御信号Ｓ３が出力される。また、ＣＰＵ１０の直列出力端子ＳＯから、プログラム制御によって送信データが１ビットずつ送信信号Ｓ２として出力され、３ステートバッファ１１を介して端子３から送受信データＳＩＯとして送信される。
【００２７】
一方、データ受信の場合には、受信信号Ｓ１に基づき、ＣＰＵ１０によってそのデータ受信が識別され、ＣＰＵ１０の入出力制御端子ＳＣから“０”の制御信号Ｓ３が出力され、ＣＰＵ１０が低消費電力モードになる。そして、端子３で受信した送受信データＳＩＯが、受信信号Ｓ１としてＣＰＵ１０の直列入力端子ＳＩと割込制御部２０に与えられる。割込制御部２０では、受信信号Ｓ１の立下がりが検出され、ＣＰＵ１０の割込入力端子ＩＲに割込信号が出力される。これにより、ＣＰＵ１０は、低消費電力モードから動作モードに移行し、データ受信用のプログラムが起動され、プログラム制御によって直列入力端子ＳＩに与えられた受信信号Ｓ１が１ビットずつ逐次読取られ、データ受信が行われる。
【００２８】
（２） 非接触型のデータ送受信
非接触型のデータ送受信では、比較的高速度のデータ転送が行われる。
まず、ＩＣカードのコイル４が、カード入出力装置側のコイルと電磁的に結合される。コイル４で受信された信号は、非接触ＩＦ７０により受信信号Ｓ４に変換され、この受信信号Ｓ４により制御部６２Ａが起動され、非接触型のデータ送信またはデータ受信であることが、システムバス１２を介してＣＰＵ１０へ通知される。そして、ＣＰＵ１０の入出力制御端子ＳＣから“０”の制御信号Ｓ３が出力され、３ステートバッファ１１はオフ状態となる。更に、ＣＰＵ１０からシステムバス１２を介して、ＵＡＲＴ６０Ａに対して動作フラグ６１ｄを動作状態（例えば、“１”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａは動作可能な状態になると共に、このＵＡＲＴ６０Ａの制御部６２Ａから出力される動作信号Ｓ８が“１”となり、３ステートバッファ６６はオン状態になる。
【００２９】
データ送信の場合には、ＣＰＵ１０からシステムバス１２を介して、ＵＡＲＴ６０Ａに対して送受フラグ６１ｃを送信状態（例えば、“１”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａが送信状態に設定され、このＵＡＲＴ６０Ａの制御部６２Ａから出力される送受信号Ｓ７が“０”となり、シフトレジスタ６４の直列出力端子の出力信号がＯＲ６５から送信信号Ｓ５として非接触ＩＦ７０に与えられる。
【００３０】
次に、ＣＰＵ１０のデータ端子ＤＴから、システムバス１２を介してＵＡＲＴ６０Ａへ、１バイト単位で送信データが与えられる。ＵＡＲＴ６０Ａでは、ＣＰＵ１０から与えられた送信データがレジスタ部６１の送信レジスタ６１ａに格納される。更に制御部６２Ａの制御に基づいて、送信レジスタ６１ａに格納された送信データはシフトレジスタ６４へ並列に転送される。シフトレジスタ６４に転送された送信データは、制御部６２Ａから与えられる並列／直列変換処理の指令に基づいて直列のデータに変換され、ＯＲ６５を介して送信信号Ｓ５として非接触ＩＦ７０へ出力される。非接触ＩＦ７０では、送信信号Ｓ５に基づいてコイル４が駆動される。
【００３１】
一方、データ受信の場合には、ＣＰＵ１０からシステムバスを介して、ＵＡＲＴ６０Ａに対して送受フラグ６１ｃを受信状態（例えば、“０”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａが受信状態に設定され、このＵＡＲＴ６０Ａの制御部６２Ａから出力される送受信号Ｓ７が“１”となり、送信信号Ｓ５は“１”となる。これにより、コイル４からの出力は停止し、ＣＰＵ１０が受信データ待ち状態になって低消費電力モードになる。受信待ち状態では、非接触ＩＦ７０から“１”の受信信号Ｓ４が出力される。
【００３２】
データが受信されると、受信した最初のデータの開始によって受信信号Ｓ４が“０”となる。受信信号Ｓ４は制御部６２Ａに与えられ、この制御部６２Ａからシフトレジスタ６４に対して直列／並列変換処理の指令が出される。シフトレジスタ６４で並列に変換された受信データは、レジスタ部６１内の受信レジスタ６１ｂに格納される。更に、受信信号Ｓ４の立下がりは、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、受信完了を待って受信レジスタ６１ｂ内の受信データの読出しが行われる。読出された受信データは、ＲＡＭ４０等に格納される。
【００３３】
以上のように、この第１の実施形態のＩＣカードは、非接触型のデータ受信時に、動作フラグ６１ｄの内容と、非接触型で受信した受信信号Ｓ４に基づいて割込用の信号Ｓ６を生成して割込制御部２０に出力するＵＡＲＴ６０Ａを有している。これにより、非接触型のデータ受信時にも、ＣＰＵ１０において割込処理と低消費電力モードの設定を行うことが可能になる。
【００３４】
また、接触型のデータ送受信に使用するＣＰＵ１０や割込制御部２０の回路構成は従来通りであるので、ＩＣ等の部品の大部分をそのまま使用することが可能になり、コストの低減と開発期間の短縮ができる。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＵＡＲＴの構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
このＵＡＲＴ６０Ｂは、図１中のＵＡＲＴ６０Ａに代えて設けられるものである。ＵＡＲＴ６０Ｂでは、図３のＵＡＲＴ６０Ａ中の制御部６２Ａに代えて、機能が追加された制御部６２Ｂを設けている。即ち、制御部６２Ｂは、受信信号Ｓ４により起動され、非接触型のデータ送信またはデータ受信であることを、システムバス１２を介してＣＰＵ１０へ通知し、受信時において、レジスタ部６１の受信レジスタ６１ｂに受信データが格納された時点で、受信完了信号Ｓ９を出力する機能が追加されている。そして、この受信完了信号Ｓ９が、受信信号Ｓ４に代えて３ステートバッファ６６の入力側に与えられるようになっている。その他の構成は、図３と同様である。
【００３６】
このようなＵＡＲＴ６０Ｂでは、非接触型のデータ受信時に、受信レジスタ６１ｂに受信データが格納された時点で、制御部６２Ｂから受信完了信号Ｓ９が出力される。受信完了信号Ｓ９は、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、レジスタ６１ｂ内の受信データの読出しが行われる。読出された受信データは、ＲＡＭ４０等に格納される。なお、非接触型のデータ送信、及び接触型のデータ送受信の動作は、図１の第１の実施形態と同様である。
【００３７】
以上のように、この第２の実施形態のＵＡＲＴ６０Ｂは、非接触型のデータ受信時に、受信レジスタ６１ｂに受信データが格納された時点で受信完了信号Ｓ９を出力する制御部６２Ｂを有している。これにより、第１の実施形態の利点に加えて、ＣＰＵ１０は受信完了信号Ｓ９が出力されるまで低消費電力モードを維持できるので、更に低消費電力モードの時間を長くすることができ、しかもＣＰＵ１０における受信データの読出しタイミングの制御等を簡素化することができるという利点がある。
【００３８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＵＡＲＴの構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
このＵＡＲＴ６０Ｃは、図１中のＵＡＲＴ６０Ａに代えて設けられるものである。ＵＡＲＴ６０Ｃでは、図４のＵＡＲＴ６０Ｂ中の制御部６２Ｂに代えて、機能が追加された制御部６２Ｃを設けている。即ち、制御部６２Ｃは、受信信号Ｓ４により起動され、非接触型のデータ送信またはデータ受信であることを、システムバス１２を介してＣＰＵ１０へ通知し、送信時において、送信レジスタ６１ａ内の送信データの送信が完了した時点で、送信完了信号Ｓ１０を出力する機能が追加されている。更に、受信完了信号Ｓ９と送信完了信号Ｓ１０は、２入力の論理積ゲート（以下、「ＡＮＤ」という）６７を介して３ステートバッファ６６の入力側に与えられるようになっている。その他の構成は、図４と同様である。
【００３９】
非接触型のデータ送信時において、ＣＰＵ１０は送信データをＵＡＲＴ６０Ｃ内の送信レジスタ６１ａに格納して低消費電力モードに移行する。制御部６２Ｃは、送信レジスタ６１ａ内の送信データをシフトレジスタ６４により並列データに変換させて出力させる。送信レジスタ６１ａ内のデータの送信が完了した時点で、制御部６２Ｃから送信完了信号Ｓ１０が出力される。送信完了信号Ｓ１０は、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、次の送信データの出力または受信モードへの切替え等の処理が行われる。なお、非接触型のデータ受信、及び接触型のデータ送受信の動作は、第２の実施形態と
同様である。
【００４０】
以上のように、この第３の実施形態のＵＡＲＴ６０Ｃは、非接触型のデータ送信時に、送信レジスタ６１ａの送信データの送信が完了した時点で送信完了信号Ｓ１０を出力する制御部６２Ｃを有している。これにより、第２の実施形態の利点に加えて、非接触型のデータ送信時に所定の期間、低消費電力モードにできるので、更に低消費電力モードの時間を長くすることができるという利点がある。
【００４１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 信号極性や論理回路は上記説明に限定されず、逆極性や逆論理を組合わせて構成することができる。
（ｂ） 図１のコイル４は送受兼用となっているが、送信と受信のコイルを分けても良い。
（ｃ） 図１のＩＣカードは、ＣＰＵ１０で接触型のデータ送受信を行い、ＵＡＲＴ６０Ａで非接触型のデータ送受信を行うように構成しているが、接触型及び非接触型の送受信をＵＡＲＴ６０Ａで行うようにしても良い。
【００４２】
図６は、その他の実施形態を示すＩＣカードの構成図である。
図６のＩＣカードは、図１のＩＣカードの端子３を、３ステートバッファ８１及びＡＮＤ８２を介してＵＡＲＴ６０Ａに接続するように変更したものである。ＵＡＲＴ６０Ａは、ＡＮＤ８２に入力される端子３からの受信信号と、そのＡＮＤ８２に入力される非接触ＩＦ７０からの受信信号Ｓ４とに基づき、接触型または非接触型のデータ送受信であることを、システムバス１２を介してＣＰＵ１０へ通知する。これにより、接触型のデータ送受信時に、ＣＰＵ１０が制御信号Ｓ３を“１”にすることにより、ＵＡＲＴ６０Ａの送信信号Ｓ５が３ステートバッファ８１を介して端子３から送受信データＳＩＯとして送信される。また、制御信号Ｓ３を“０”にすることにより、端子３の送受信データＳＩＯが、ＡＮＤ８２を介してＵＡＲＴ６０Ａに、受信信号として与えられる。これにより、ＣＰＵ１０のプログラム制御による１ビット単位の直列転送の必要がなくなるので、ＣＰＵ１０の負荷が軽減される。
【００４３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、非接触型インタフェースで受信した直列データの第１の入力情報、または、接触型インタフェースで受信した直列データの第２の入力情報に基づき、割込信号を出力する割込制御手段を備えている。これにより、接触型のみならず非接触型のデータ転送においても、割込処理が可能になり、低消費電力モード等の制御ができる。
【００４４】
第２の発明によれば、非接触型インタフェースで受信した直列データを並列に変換した時点で受信完了信号を出力する直列並列変換手段を備えている。そのため、割込制御手段が、接触型インタフェースで受信した直列データの入力情報、または、受信完了信号に基づき、割込信号を処理制御手段へ出力するので、処理制御手段において割込処理を開始することが可能になる。従って、処理制御手段の負荷が軽減され、低消費電力モードの時間を長くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＩＣカードの構成図である。
【図２】従来のＩＣカードの一例を示す構成図である。
【図３】図１中のＵＡＲＴ６０Ａの構成図である。
【図４】本発明の第２の実施形態を示すＵＡＲＴの構成図である。
【図５】本発明の第３の実施形態を示すＵＡＲＴの構成図である。
【図６】その他の実施形態を示すＩＣカードの構成図である。
【符号の説明】
１，２，３ 端子
４ コイル
１０ ＣＰＵ（中央処理装置）
２０ 割込制御部
６０Ａ，６０Ｂ，６０Ｃ ＵＡＲＴ（非同期データ送受信回路）
６１ レジスタ部
６２Ａ，６２Ｂ，６２Ｃ 制御部
６４ シフトレジスタ
７０ 非接触ＩＦ（非接触インタフェース）
【発明の属する技術分野】
本発明は、ＩＣ（集積回路）カード、特に接触型と非接触型の２つのインタフェースを有するＩＣカードに関するものである。
【０００２】
【従来の技術】
図２は、従来のＩＣカードの一例を示す構成図である。
このＩＣカードは、接触型と非接触型の２つのインタフェースを有するデュアルインタフェースＩＣカードと呼ばれるもので、カード入出力装置に電気的に接続するための端子１，２，３と、電磁結合によって非接触でデータの送受信を行うためのコイル４を有している。
【０００３】
端子１，２は、それぞれリセット信号ＲＳＴ、及びクロック信号ＣＬＫを入力し、端子３は送受信データＳＩＯを入出力するものである。端子１〜３は、中央処理装置（以下、「ＣＰＵ」という）１０のリセット端子ＲＳ、クロック端子ＣＫ、及び直列入力端子ＳＩに、それぞれ接続されている。また、ＣＰＵ１０の直列出力端子ＳＯは、３ステートバッファ１１を介して端子３に接続され、入出力制御端子ＳＣが、この３ステートバッファ１１の制御端子に接続されている。端子３は、更に割込制御部２０の入力側に接続され、この割込制御部２０の出力側がＣＰＵ１０の割込入力端子ＩＲに接続されている。割込入力端子ＩＲは、データ受信開始時の割込を受付けるための端子である。
【０００４】
ＣＰＵ１０は、アドレス信号ＡＤを出力するアドレス端子ＡＤ、データ信号ＤＴの入出力をするデータ端子ＤＴ、読出制御信号ＲＤを出力する制御端子Ｃ１、書込制御信号ＷＲを出力する制御端子Ｃ２等を有している。ＣＰＵ１０のアドレス端子ＡＤ、データ端子ＤＴ、及び制御端子Ｃ１，Ｃ２等は、システムバス１２を介して読出し専用メモリ（以下、「ＲＯＭ」という）３０、随時読み書き可能メモリ（以下、「ＲＡＭ」という）４０、電気的に消去及び書込可能な不揮発性メモリ（以下、「ＥＥＰＲＯＭ」という）５０、及び非同期データ送受信回路（以下、「ＵＡＲＴ」という）６０等に接続されている。
【０００５】
ＵＡＲＴ６０は、ＣＰＵ１０との間で転送される並列データと、送受信される直列データとの変換を行うもので、直列データ側が非接触インタフェース部（以下、「非接触ＩＦ」という）７０を介してコイル４に接続されている。
このようなＩＣカードでは、カード入出力装置との間で、接触型のデータ送受信と非接触型のデータ送受信が可能になっている。
【０００６】
接触型のデータ送受信の場合には、ＩＣカードの端子１〜３が、カード入出力装置側の接触子に接続され、比較的低速度のデータ転送が行われる。データ送信の場合には、ＣＰＵ１０の直列出力端子ＳＯから、プログラム制御によって送信データが１ビットずつ送信信号Ｓ２として出力され、３ステートバッファ１１を介して端子３から送受信データＳＩＯとして送信される。
【０００７】
また、データの送受信が行われていない時、ＣＰＵ１０は割込待ちや低消費電力モードに設定される。そして、データが受信されると、端子３で受信した送受信データＳＩＯが、受信信号Ｓ１としてＣＰＵ１０の直列入力端子ＳＩと割込制御部２０に与えられる。割込制御部２０では、受信信号Ｓ１の立下がりが検出され、ＣＰＵ１０の割込入力端子ＩＲに割込信号が出力される。これにより、ＣＰＵ１０は動作モードに移り、データ受信用のプログラムが起動され、プログラム制御によって直列入力端子ＳＩに与えられた受信信号Ｓ１が１ビットずつ逐次読取られ、データ受信が行われる。
【０００８】
一方、非接触型のデータ送受信では、ＩＣカードのコイル４がカード入出力装置側のコイルと電磁的に結合され、比較的高速度のデータ転送が行われる。データ送信の場合には、ＣＰＵ１０のデータ端子ＤＴから、システムバス１２を介してＵＡＲＴ６０へ、１バイト単位で送信データが与えられる。ＵＡＲＴ６０では、ＣＰＵ１０から与えられた送信データが直列の送信信号Ｓ５に変換され、非接触ＩＦ７０へ出力される。非接触ＩＦ７０では、送信信号Ｓ５に基づいてコイル４が駆動される。また、データ受信の場合には、コイル４で受信した信号が非接触ＩＦ７０で論理的な受信信号Ｓ４に変換されてＵＡＲＴ６０に与えられる。ＵＡＲＴ６０において、受信信号Ｓ４は１バイトの受信データに組立てられ、システムバス１２を介してＣＰＵ１０のデータ端子ＤＴへ転送される。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＩＣカードでは、次のような課題があった。
即ち、ＵＡＲＴ６０による非接触型のデータ送受信では、ＣＰＵ１０に対する割込処理の制御ができない。このため、ＣＰＵ１０を割込待ちや低消費電力モードに設定することができず、負荷が大きくなると共に、低消費電力化が困難であった。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、非接触型のデータ転送においても、割込処理や低消費電力モードの制御が可能なＩＣカードを提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備えている。
前記直列並列変換手段は、前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に前記受信用の直列データの第１の入力情報を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力するものである。
前記割込制御手段は、前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの第２の入力情報、または前記第１の入力情報に基づき、割込信号を出力するものである。
前記処理制御手段は、前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力するものである。
【００１３】
第２の発明は、直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備えている。
前記直列並列変換手段は、前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に受信完了信号を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力するものである。
前記割込制御手段は、前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの入力情報、または前記受信完了信号に基づき、割込信号を出力するものである。
前記処理制御手段は、前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力するものである。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＩＣカードの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＩＣカードは、図２のＩＣカードと同様に、接触型と非接触型の２つのインタフェースを有するデュアルインタフェースＩＣカードであり、カード入出力装置に電気的に接続するための端子１，２，３と、電磁結合によって非接触でデータの送受信を行うためのコイル４を有している。
【００１８】
端子１，２は、それぞれリセット信号ＲＳＴ、及びクロック信号ＣＬＫを入力し、端子３は送受信データＳＩＯを入出力するものである。端子１〜３は、処理制御手段（例えば、ＣＰＵ）１０のリセット端子ＲＳ、クロック端子ＣＫ、及び直列入力端子ＳＩに、それぞれ接続されている。また、ＣＰＵ１０の直列出力端子ＳＯは、３ステートバッファ１１を介して端子３に接続され、入出力制御端子ＳＣが、この３ステートバッファ１１の制御端子に接続されている。端子３は、更に割込制御手段（例えば、割込制御部）２０の入力側に接続されている。
【００１９】
割込制御部２０は、データの受信を検出してＣＰＵ１０に割込をかけ、このＣＰＵ１０を待機時の低消費電力モードから動作モードに切替えるものである。割込制御部２０の出力側は、ＣＰＵ１０の割込入力端子ＩＲに接続されている。
ＣＰＵ１０は、アドレス信号ＡＤを出力するアドレス端子ＡＤ、データ信号ＤＴの入出力をするデータ端子ＤＴ、読出制御信号ＲＤを出力する制御端子Ｃ１、書込制御信号ＷＲを出力する制御端子Ｃ２等を有している。ＣＰＵ１０のアドレス端子ＡＤ、データ端子ＤＴ、及び制御端子Ｃ１，Ｃ２等は、システムバス１２を介してＲＯＭ３０、ＲＡＭ４０、ＥＥＰＲＯＭ５０、及び直列並列変換手段（例えば、ＵＡＲＴ）６０Ａ等に接続されている。
【００２０】
ＲＯＭ３０は制御用のプログラムを格納したものであり、ＲＡＭ４０は処理途中のデータ等を一時的に格納するものであり、ＥＥＰＲＯＭ５０は処理結果のデータ等を保存するものである。ＵＡＲＴ６０Ａは、ＣＰＵ１０との間で転送される並列データと、送受信される直列データとの変換を行うもので、直列データ側が非接触ＩＦ７０を介してコイル４に接続されると共に、出力信号Ｓ６と端子３の入力信号Ｓ１が割込制御部２０の入力側にワイヤード・オア接続されている。
また、非接触ＩＦ７０は、コイル４で受信した信号を論理処理レベルの受信信号Ｓ４に変換すると共に、送信信号Ｓ５をコイル４から送信データとして送信する信号に変換するものである。
【００２１】
図３は、図１中のＵＡＲＴ６０Ａの構成図である。
ＵＡＲＴ６０Ａはレジスタ部６１を有しており、このレジスタ部６１がシステムバス１２を介してＣＰＵ１０に接続され、アドレス信号ＡＤ、読出制御信号ＲＤ、及び書込制御信号ＷＲ等が与えられると共に、データ信号ＤＴを入出力をするようになっている。レジスタ部６１には、送信するデータを１バイト単位で保持する送信レジスタ６１ａ、受信したデータを１バイト単位で保持する受信レジスタ６１ｂ、このＵＡＲＴ６０Ａが送信状態か受信状態かを表示する送受フラグ６１ｃ、及び動作状態か非動作状態かを表示する動作フラグ６１ｄ等のレジスタが設けられている。
【００２２】
レジスタ部６１は、ＵＡＲＴ６０Ａ全体を制御する制御部６２Ａに接続されている。制御部６２Ａには、直列データ送受信用の送受信クロック信号を発生する送受信クロック発生部６３と、直列データと並列データの変換を行うためのシフトレジスタ６４が接続されている。
【００２３】
シフトレジスタ６４の直列入力端子には、非接触ＩＦ７０から受信信号Ｓ４が与えられるようになっている。また、シフトレジスタ６４の並列入出力端子はレジスタ部６１に接続され、送信レジスタ６１ａ及び受信レジスタ６１ｂとの間で、並列に送受信データの転送が行われるようになっている。更に、シフトレジスタ６４の直列出力端子は、２入力の論理和ゲート（以下、「ＯＲ」という）６５の第１の入力側に接続されている。ＯＲ６５の第２の入力側には、制御部６２Ａから、送受フラグ６１ｃの状態に対応した送受信号Ｓ７が与えられるようになっている。また、ＯＲ６５の出力側から非接触ＩＦ７０に対する送信信号Ｓ５が出力されるようになっている。
【００２４】
更に、非接触ＩＦ７０から出力される受信信号Ｓ４は、３ステートバッファ６６を介して第１の入力情報である信号Ｓ６として割込制御部２０の入力側に接続されると共に、受信開始の起動信号として制御部６２Ａに与えられるようになっている。また、３ステートバッファ６６の制御端子には、制御部６２Ａから動作フラグ６１ｄの状態に対応した動作信号Ｓ８が与えられるようになっている。
【００２５】
次に、図１及び図３の動作を、（１）接触型のデータ送受信、及び（２）非接触型のデータ送受信に分けて説明する。
（１） 接触型のデータ送受信
接触型のデータ送受信では、比較的低速度のデータ転送が行われる。
まず、ＩＣカードの端子１〜３が、カード入出力装置側の接触子に接続される。ＣＰＵ１０は、端子３から入力された第２の入力情報である受信信号Ｓ１に基づき、システムバス１２を介してＵＡＲＴ６０Ａに対し、動作フラグ６１ｄを非動作状態（例えば、“０”）にセットさせる指令を出力する。これにより、ＵＡＲＴ６０Ａの動作は停止すると共に、このＵＡＲＴ６０Ａの制御部６２Ａから出力される動作信号Ｓ８が“０”となり、３ステートバッファ６６はオフ状態になる。
【００２６】
データ送信の場合には、受信信号Ｓ１に基づき、ＣＰＵ１０によってそのデータ送信が識別され、ＣＰＵ１０の入出力制御端子ＳＣから“１”の制御信号Ｓ３が出力される。また、ＣＰＵ１０の直列出力端子ＳＯから、プログラム制御によって送信データが１ビットずつ送信信号Ｓ２として出力され、３ステートバッファ１１を介して端子３から送受信データＳＩＯとして送信される。
【００２７】
一方、データ受信の場合には、受信信号Ｓ１に基づき、ＣＰＵ１０によってそのデータ受信が識別され、ＣＰＵ１０の入出力制御端子ＳＣから“０”の制御信号Ｓ３が出力され、ＣＰＵ１０が低消費電力モードになる。そして、端子３で受信した送受信データＳＩＯが、受信信号Ｓ１としてＣＰＵ１０の直列入力端子ＳＩと割込制御部２０に与えられる。割込制御部２０では、受信信号Ｓ１の立下がりが検出され、ＣＰＵ１０の割込入力端子ＩＲに割込信号が出力される。これにより、ＣＰＵ１０は、低消費電力モードから動作モードに移行し、データ受信用のプログラムが起動され、プログラム制御によって直列入力端子ＳＩに与えられた受信信号Ｓ１が１ビットずつ逐次読取られ、データ受信が行われる。
【００２８】
（２） 非接触型のデータ送受信
非接触型のデータ送受信では、比較的高速度のデータ転送が行われる。
まず、ＩＣカードのコイル４が、カード入出力装置側のコイルと電磁的に結合される。コイル４で受信された信号は、非接触ＩＦ７０により受信信号Ｓ４に変換され、この受信信号Ｓ４により制御部６２Ａが起動され、非接触型のデータ送信またはデータ受信であることが、システムバス１２を介してＣＰＵ１０へ通知される。そして、ＣＰＵ１０の入出力制御端子ＳＣから“０”の制御信号Ｓ３が出力され、３ステートバッファ１１はオフ状態となる。更に、ＣＰＵ１０からシステムバス１２を介して、ＵＡＲＴ６０Ａに対して動作フラグ６１ｄを動作状態（例えば、“１”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａは動作可能な状態になると共に、このＵＡＲＴ６０Ａの制御部６２Ａから出力される動作信号Ｓ８が“１”となり、３ステートバッファ６６はオン状態になる。
【００２９】
データ送信の場合には、ＣＰＵ１０からシステムバス１２を介して、ＵＡＲＴ６０Ａに対して送受フラグ６１ｃを送信状態（例えば、“１”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａが送信状態に設定され、このＵＡＲＴ６０Ａの制御部６２Ａから出力される送受信号Ｓ７が“０”となり、シフトレジスタ６４の直列出力端子の出力信号がＯＲ６５から送信信号Ｓ５として非接触ＩＦ７０に与えられる。
【００３０】
次に、ＣＰＵ１０のデータ端子ＤＴから、システムバス１２を介してＵＡＲＴ６０Ａへ、１バイト単位で送信データが与えられる。ＵＡＲＴ６０Ａでは、ＣＰＵ１０から与えられた送信データがレジスタ部６１の送信レジスタ６１ａに格納される。更に制御部６２Ａの制御に基づいて、送信レジスタ６１ａに格納された送信データはシフトレジスタ６４へ並列に転送される。シフトレジスタ６４に転送された送信データは、制御部６２Ａから与えられる並列／直列変換処理の指令に基づいて直列のデータに変換され、ＯＲ６５を介して送信信号Ｓ５として非接触ＩＦ７０へ出力される。非接触ＩＦ７０では、送信信号Ｓ５に基づいてコイル４が駆動される。
【００３１】
一方、データ受信の場合には、ＣＰＵ１０からシステムバスを介して、ＵＡＲＴ６０Ａに対して送受フラグ６１ｃを受信状態（例えば、“０”）にセットさせる指令が出力される。これにより、ＵＡＲＴ６０Ａが受信状態に設定され、このＵＡＲＴ６０Ａの制御部６２Ａから出力される送受信号Ｓ７が“１”となり、送信信号Ｓ５は“１”となる。これにより、コイル４からの出力は停止し、ＣＰＵ１０が受信データ待ち状態になって低消費電力モードになる。受信待ち状態では、非接触ＩＦ７０から“１”の受信信号Ｓ４が出力される。
【００３２】
データが受信されると、受信した最初のデータの開始によって受信信号Ｓ４が“０”となる。受信信号Ｓ４は制御部６２Ａに与えられ、この制御部６２Ａからシフトレジスタ６４に対して直列／並列変換処理の指令が出される。シフトレジスタ６４で並列に変換された受信データは、レジスタ部６１内の受信レジスタ６１ｂに格納される。更に、受信信号Ｓ４の立下がりは、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、受信完了を待って受信レジスタ６１ｂ内の受信データの読出しが行われる。読出された受信データは、ＲＡＭ４０等に格納される。
【００３３】
以上のように、この第１の実施形態のＩＣカードは、非接触型のデータ受信時に、動作フラグ６１ｄの内容と、非接触型で受信した受信信号Ｓ４に基づいて割込用の信号Ｓ６を生成して割込制御部２０に出力するＵＡＲＴ６０Ａを有している。これにより、非接触型のデータ受信時にも、ＣＰＵ１０において割込処理と低消費電力モードの設定を行うことが可能になる。
【００３４】
また、接触型のデータ送受信に使用するＣＰＵ１０や割込制御部２０の回路構成は従来通りであるので、ＩＣ等の部品の大部分をそのまま使用することが可能になり、コストの低減と開発期間の短縮ができる。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＵＡＲＴの構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
このＵＡＲＴ６０Ｂは、図１中のＵＡＲＴ６０Ａに代えて設けられるものである。ＵＡＲＴ６０Ｂでは、図３のＵＡＲＴ６０Ａ中の制御部６２Ａに代えて、機能が追加された制御部６２Ｂを設けている。即ち、制御部６２Ｂは、受信信号Ｓ４により起動され、非接触型のデータ送信またはデータ受信であることを、システムバス１２を介してＣＰＵ１０へ通知し、受信時において、レジスタ部６１の受信レジスタ６１ｂに受信データが格納された時点で、受信完了信号Ｓ９を出力する機能が追加されている。そして、この受信完了信号Ｓ９が、受信信号Ｓ４に代えて３ステートバッファ６６の入力側に与えられるようになっている。その他の構成は、図３と同様である。
【００３６】
このようなＵＡＲＴ６０Ｂでは、非接触型のデータ受信時に、受信レジスタ６１ｂに受信データが格納された時点で、制御部６２Ｂから受信完了信号Ｓ９が出力される。受信完了信号Ｓ９は、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、レジスタ６１ｂ内の受信データの読出しが行われる。読出された受信データは、ＲＡＭ４０等に格納される。なお、非接触型のデータ送信、及び接触型のデータ送受信の動作は、図１の第１の実施形態と同様である。
【００３７】
以上のように、この第２の実施形態のＵＡＲＴ６０Ｂは、非接触型のデータ受信時に、受信レジスタ６１ｂに受信データが格納された時点で受信完了信号Ｓ９を出力する制御部６２Ｂを有している。これにより、第１の実施形態の利点に加えて、ＣＰＵ１０は受信完了信号Ｓ９が出力されるまで低消費電力モードを維持できるので、更に低消費電力モードの時間を長くすることができ、しかもＣＰＵ１０における受信データの読出しタイミングの制御等を簡素化することができるという利点がある。
【００３８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＵＡＲＴの構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
このＵＡＲＴ６０Ｃは、図１中のＵＡＲＴ６０Ａに代えて設けられるものである。ＵＡＲＴ６０Ｃでは、図４のＵＡＲＴ６０Ｂ中の制御部６２Ｂに代えて、機能が追加された制御部６２Ｃを設けている。即ち、制御部６２Ｃは、受信信号Ｓ４により起動され、非接触型のデータ送信またはデータ受信であることを、システムバス１２を介してＣＰＵ１０へ通知し、送信時において、送信レジスタ６１ａ内の送信データの送信が完了した時点で、送信完了信号Ｓ１０を出力する機能が追加されている。更に、受信完了信号Ｓ９と送信完了信号Ｓ１０は、２入力の論理積ゲート（以下、「ＡＮＤ」という）６７を介して３ステートバッファ６６の入力側に与えられるようになっている。その他の構成は、図４と同様である。
【００３９】
非接触型のデータ送信時において、ＣＰＵ１０は送信データをＵＡＲＴ６０Ｃ内の送信レジスタ６１ａに格納して低消費電力モードに移行する。制御部６２Ｃは、送信レジスタ６１ａ内の送信データをシフトレジスタ６４により並列データに変換させて出力させる。送信レジスタ６１ａ内のデータの送信が完了した時点で、制御部６２Ｃから送信完了信号Ｓ１０が出力される。送信完了信号Ｓ１０は、３ステートバッファ６６を介して信号Ｓ６として割込制御部２０に与えられる。これにより、割込制御部２０からＣＰＵ１０に対して割込信号が出力される。ＣＰＵ１０では、低消費電力モードから動作モードに移行し、次の送信データの出力または受信モードへの切替え等の処理が行われる。なお、非接触型のデータ受信、及び接触型のデータ送受信の動作は、第２の実施形態と
同様である。
【００４０】
以上のように、この第３の実施形態のＵＡＲＴ６０Ｃは、非接触型のデータ送信時に、送信レジスタ６１ａの送信データの送信が完了した時点で送信完了信号Ｓ１０を出力する制御部６２Ｃを有している。これにより、第２の実施形態の利点に加えて、非接触型のデータ送信時に所定の期間、低消費電力モードにできるので、更に低消費電力モードの時間を長くすることができるという利点がある。
【００４１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 信号極性や論理回路は上記説明に限定されず、逆極性や逆論理を組合わせて構成することができる。
（ｂ） 図１のコイル４は送受兼用となっているが、送信と受信のコイルを分けても良い。
（ｃ） 図１のＩＣカードは、ＣＰＵ１０で接触型のデータ送受信を行い、ＵＡＲＴ６０Ａで非接触型のデータ送受信を行うように構成しているが、接触型及び非接触型の送受信をＵＡＲＴ６０Ａで行うようにしても良い。
【００４２】
図６は、その他の実施形態を示すＩＣカードの構成図である。
図６のＩＣカードは、図１のＩＣカードの端子３を、３ステートバッファ８１及びＡＮＤ８２を介してＵＡＲＴ６０Ａに接続するように変更したものである。ＵＡＲＴ６０Ａは、ＡＮＤ８２に入力される端子３からの受信信号と、そのＡＮＤ８２に入力される非接触ＩＦ７０からの受信信号Ｓ４とに基づき、接触型または非接触型のデータ送受信であることを、システムバス１２を介してＣＰＵ１０へ通知する。これにより、接触型のデータ送受信時に、ＣＰＵ１０が制御信号Ｓ３を“１”にすることにより、ＵＡＲＴ６０Ａの送信信号Ｓ５が３ステートバッファ８１を介して端子３から送受信データＳＩＯとして送信される。また、制御信号Ｓ３を“０”にすることにより、端子３の送受信データＳＩＯが、ＡＮＤ８２を介してＵＡＲＴ６０Ａに、受信信号として与えられる。これにより、ＣＰＵ１０のプログラム制御による１ビット単位の直列転送の必要がなくなるので、ＣＰＵ１０の負荷が軽減される。
【００４３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、非接触型インタフェースで受信した直列データの第１の入力情報、または、接触型インタフェースで受信した直列データの第２の入力情報に基づき、割込信号を出力する割込制御手段を備えている。これにより、接触型のみならず非接触型のデータ転送においても、割込処理が可能になり、低消費電力モード等の制御ができる。
【００４４】
第２の発明によれば、非接触型インタフェースで受信した直列データを並列に変換した時点で受信完了信号を出力する直列並列変換手段を備えている。そのため、割込制御手段が、接触型インタフェースで受信した直列データの入力情報、または、受信完了信号に基づき、割込信号を処理制御手段へ出力するので、処理制御手段において割込処理を開始することが可能になる。従って、処理制御手段の負荷が軽減され、低消費電力モードの時間を長くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＩＣカードの構成図である。
【図２】従来のＩＣカードの一例を示す構成図である。
【図３】図１中のＵＡＲＴ６０Ａの構成図である。
【図４】本発明の第２の実施形態を示すＵＡＲＴの構成図である。
【図５】本発明の第３の実施形態を示すＵＡＲＴの構成図である。
【図６】その他の実施形態を示すＩＣカードの構成図である。
【符号の説明】
１，２，３ 端子
４ コイル
１０ ＣＰＵ（中央処理装置）
２０ 割込制御部
６０Ａ，６０Ｂ，６０Ｃ ＵＡＲＴ（非同期データ送受信回路）
６１ レジスタ部
６２Ａ，６２Ｂ，６２Ｃ 制御部
６４ シフトレジスタ
７０ 非接触ＩＦ（非接触インタフェース）
Claims (2)
- 直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、
送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備え、
前記直列並列変換手段は、
前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、
前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に前記受信用の直列データの第１の入力情報を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力し、
前記割込制御手段は、
前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの第２の入力情報、または前記第１の入力情報に基づき、割込信号を出力し、
前記処理制御手段は、
前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、
接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力することを特徴とするＩＣカード。 - 直列データ入出力用の端子を介して直列データの送受信を行う接触型インタフェース、及び電磁結合によって非接触で前記直列データの送受信を行う非接触型インタフェースを有するＩＣカードにおいて、
送信データを格納する送信レジスタ、受信データを格納する受信レジスタ、送信／受信の状態を表示する送受フラグ、及び動作／非動作の状態を表示する動作フラグを有する直列並列変換手段と、割込制御手段と、低消費電力モード及び動作モードを有する処理制御手段とを備え、
前記直列並列変換手段は、
前記動作フラグが動作状態にセットされると、非接触型のデータ送受信が可能な状態になり、且つ、
前記送受フラグが受信状態にセットされた受信動作時には、前記非接触型インタフェースで受信した受信用の前記直列データを受信用の並列データに変換して前記受信レジスタに格納すると共に受信完了信号を出力し、前記送受フラグが送信状態にセットされた送信動作時には、前記処理制御手段から与えられる送信用の並列データを前記送信レジスタに格納し、格納された前記送信用の並列データを送信用の直列データに変換して前記非接触型インタフェースに出力し、
前記割込制御手段は、
前記端子を介して前記接触型インタフェースで受信した受信用の前記直列データの入力情報、または前記受信完了信号に基づき、割込信号を出力し、
前記処理制御手段は、
前記非接触型のデータ送受信の場合、前記動作フラグを動作状態にセットし、且つ、前記非接触型のデータ受信の場合には、前記送受フラグを受信状態にセットし、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、受信完了した前記受信レジスタの読出し処理を行い、前記非接触型のデータ送信の場合には、前記送受フラグを送信状態にセットした後、前記送信用の並列データを前記送信レジスタに与え、
接触型のデータ送受信の場合、前記動作フラグを非動作状態にセットし、且つ、前記接触型のデータ受信の場合には、前記割込信号が与えられると前記低消費電力モードから前記動作モードに移行して、前記接触型インタフェースで受信した前記受信用の直列データに対する受信処理を行い、前記接触型のデータ送信の場合には、送信用の前記直列データを前記接触型インタフェースを介して前記端子に出力することを特徴とするＩＣカード。
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Citations (4)
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108539A (ja) * | 1991-10-17 | 1993-04-30 | Hitachi Ltd | データ処理装置 |
| JPH08202469A (ja) * | 1995-01-30 | 1996-08-09 | Fujitsu Ltd | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット |
| JP2001504963A (ja) * | 1996-11-21 | 2001-04-10 | アトメル・リサーチ | 複数の非接触データ・キャリアと通信する方法および非接触データ・キャリア |
| JPH11272823A (ja) * | 1998-03-24 | 1999-10-08 | Toshiba Corp | 接触式及び非接触式インターフェイスを有する複合ｉｃカード |
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