JP2010049356A - パラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体 - Google Patents

Abstract

【課題】本発明は、信号線の数を削減しつつ、高度な信号伝達を行うパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体に関する。
【解決手段】パラレル−シリアル変換装置１は、クロック端子ＣＬＫに入力されるクロックＣＬＫに基づいてデータ入力端子ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号をシリアル信号に変換するシフトレジスタ２の出力とデータ入力端子ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号のＯＲ処理を行うＯＲ回路３の出力のいずれかを、３Ｓバッファ４、５及びＤＦＦ６によって選択して割り込み／データ端子ＩＲＱ／ＤＡＴに出力する。
【選択図】 図１

Description

本発明は、パラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体に関し、詳細には、信号線の数を削減しつつ、高度な信号伝達を行うパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体に関する。

各種機器、例えば、プリンタ装置、複合装置、ファクシミリ装置、スキャナ装置等の画像処理装置においては、複数の信号を少ない信号線でＣＰＵ（Central Processing Unit ）等の出力先に出力するために、パラレル−シリアル変換装置が用いられている。

例えば、近年の省エネルギーの要望から待機状態で所定の待ち時間が経過すると、消費電力の削減を行う省エネルギーモードに移行し、所定の復帰要因に基づいて電圧の供給を再開して通常動作可能な状態に復帰する場合の復帰要因として、センサ等の検出信号をＣＰＵへの割り込み信号として用いて省エネルギー復帰トリガの１つとしているが、この複数のセンサ等の検出信号を省エネルギー復帰トリガとなる割り込み信号としてＣＰＵに入力する場合、信号線を少なくするために、パラレル−シリアル変換装置として、ワイヤードＯＲ回路を用い、信号線をワイヤードＯＲ接続して、該ワイヤードＯＲの出力をＣＰＵの割り込み端子に接続することが行われている（特許文献１参照）。

ところが、割り込み信号の復帰要因を特定するためには、それぞれ検出信号の状態を検出することが必要であり、検出信号の本数分の汎用入出力ポートが必要となる。

そして、センサの本数分の汎用入出力ポートが必要な場合に、ＣＰＵの汎用入出力ポートが足りないと、従来、トランシーバＩＣ等を介してＣＰＵのローカルバス経由でセンサ等の状態を検出することで、ＣＰＵの汎用入出力ポートの不足を補う方法等が用いられている。

ところが、各センサの信号をＣＰＵ側まで接続するのにハーネスが用いられるが、ハーネスの本数が増えるだけでなく、割り込み信号としての検出が必要なため、別途、割り込み端子にワイヤードＯＲの出力信号を接続する必要があり、配線の数が多く、部品点数が多くなるという問題があった。

そして、従来、キー操作入力を示すロード信号に基づいて各操作キーの操作状態を同時並行的に検出したパラレルデータを、パラレルシリアル変換手段でクロック信号に基づいてシリアルデータに変換して制御回路基板に転送し、制御回路基板で該シリアルデータをパラレル変換することで、転送における信号線の数を減らした技術が提案されている（特許文献２参照）。

特開２００２−３５４１６６号公報 特開２００３−１７７８５９号公報

しかしながら、上記特許文献２記載の従来技術にあっては、単にパラレルの検出信号をシリアル信号に変換して転送するのみであるため、複数の信号のうち、変化した信号を特定するためには、すなわち、上述のように、検出信号に基づいて割り込み等を行う場合、割り込み信号の復帰要因を特定するためには、それぞれ検出信号の状態を検出することが必要であり、検出信号の本数分の汎用入出力ポートが必要となる。したがって、少なくとも、割り込み信号用の接続が別に必要となり、さらなる信号線の削減を行うためには、改良の必要があった。

そこで、本発明は、１本の信号線で信号値と割り込み信号とを使い分けて、信号線の数をより一層削減しつつ、高度な信号の伝達を行うパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体を提供することを目的としている。

本発明は、上記目的を達成するために、信号入力端子に入力される複数のパラレル信号をシリアル信号に変換するパラレル−シリアル変換手段の出力と該信号入力端子に入力される複数のパラレル信号の論理和を求める論理和手段の出力のいずれかを、選択手段によって制御信号入力端子に入力される制御信号に基づいて選択して信号出力端子に出力することを特徴としている。

また、本発明は、上記目的を達成するために、パラレル−シリアル変換装置とＣＰＵが２本の信号線で接続され、ＣＰＵが、該信号線の１本を使用して制御信号を該パラレル−シリアル変換装置に出力し、該信号線の他の１本を使用して該パラレル−シリアル変換装置から入力される信号に対して割り込み信号の検出と信号値の検出とを選択的に実行し、該パラレル−シリアル変換装置が、制御信号入力端子に入力される制御信号に基づいて信号入力端子に入力される複数のパラレル信号をシリアル信号に変換するパラレル−シリアル変換手段の出力と該信号入力端子に入力される複数のパラレル信号の論理和を求める論理和手段の出力のいずれかを、選択手段によって制御信号に基づいて選択して信号出力端子に出力し、該選択手段が、初期状態で、該論理和手段からの出力信号を選択して割り込み信号として該信号出力端子から該ＣＰＵに出力し、該ＣＰＵが、初期状態で、該パラレル−シリアル変換装置の該信号出力端子からの信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を所定タイミングで順次該パラレル信号の数だけ出力して、該制御信号を出力する毎に、該パラレル−シリアル変換装置から該選択手段によって選択されて入力される信号の信号値を検出し、該パラレル−シリアル変換装置が、初期状態で該ＣＰＵから該制御信号が入力されると、該選択手段に該論理和手段の出力から該パラレル−シリアル変換手段の出力に切り替えて選択させることを特徴としている。

さらに、前記ＣＰＵは、２つの汎用入出力端子と割り込み入力端子を備え、１つの該汎用入出力端子が前記パラレル−シリアル変換装置の前記制御信号入力端子に１本の信号線で接続されて前記制御信号を出力し、他の該汎用入出力端子と該割り込み入力端子が１本の信号線に共通接続されて該パラレル−シリアル変換装置の前記信号出力端子に接続され、初期状態で、該共通接続されている信号線から入力される信号を該割り込み入力端子で割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を該１つの汎用入出力端子から所定タイミング毎に前記パラレル信号の数だけ出力し、該パラレル−シリアル変換装置の該信号出力端子に共通接続されている他の該汎用入出力端子に入力される信号の信号値を検出することを特徴としてもよい。

また、前記ＣＰＵは、２つの汎用入出力端子を備え、１つの該汎用入出力端子が前記パラレル−シリアル変換装置の前記制御信号入力端子に１本の信号線で接続されて前記制御信号を該汎用入出力端子から出力し、他の該汎用入出力端子が１本の信号線で該パラレル−シリアル変換装置の前記信号出力端子に接続され、初期状態で、他の該汎用入出力端子に入力される信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を所定タイミング毎に前記パラレル信号の数だけ出力し、他の該汎用入出力端子に入力される信号の信号値を検出してもよい。

本発明によれば、１本の信号線で信号値と割り込み信号とを使い分けて、信号線の数をより一層削減することができるとともに、高度な信号の伝達を行うことができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。

図１〜図５は、本発明のパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体の一実施例を示す図であり、図１は、本発明のパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体の一実施例を適用したパラレル−シリアル変換装置１の要部回路構成図である。

図１において、パラレル−シリアル変換装置１は、シフトレジスタ２、ＯＲ回路３、２個の３Ｓ（スリーステート）バッファ４、５及びＤＦＦ（Ｄ−フリップフロップ）６を備えているとともに、クロック（制御信号）ＣＬＫの入力されるクロック端子（制御信号入力端子）ＣＬＫ、センサ等からパラレル信号の入力される８個の信号入力端子ＳＮＳａ〜ＳＮＳｈ及び割り込み信号ＩＲＱ（Interrupt ReQuest）とシリアル信号ＤＡＴの出力される割り込み／データ端子（信号出力端子）ＩＲＱ／ＤＡＴ等を備えている。

パラレル−シリアル変換装置１は、信号入力端子ＳＮＳａ〜ＳＮＳｈがシフトレジスタ２の信号入力端子ＩＮａ〜ＩＮｈに接続されているとともに、ＯＲ回路３の入力に接続されている。

シフトレジスタ（パラレル−シリアル変換手段）２は、信号入力端子ＩＮａ〜ＩＮｈの他に、クロック端子ＣＬＫに接続されてクロックＣＬＫの入力されるクロック端子ＣＬＫ、信号出力端子ＯＵＴ及びキャリー信号を出力するキャリー端子ＣＡＲＲＹを備えており、「１」のクロックＣＬＫが入力されると、その立ち上がりで、信号入力端子ＩＮａ〜ＩＮｈに入力されるパラレル信号を順次切り替えてシリアル信号ＤＡＴとして、信号出力端子ＯＵＴから３Ｓバッファ５に出力する。シフトレジスタ２は、信号入力端子ＩＮａ〜ＩＮｈの数だけクロックＣＬＫが入力されると、キャリー端子ＣＡＲＲＹからキャリー信号をＤＦＦ６のクリア端子ＣＬＲに出力するという動作を、クロックＣＬＫが入力される毎に繰り返し実行する。

ＯＲ回路（論理和手段）３は、信号入力端子ＳＮＳａ〜ＳＮＳｈからパラレル信号が入力され、これらのパラレル信号のＯＲ処理を行って、ＯＲ処理結果をその出力端子から３Ｓバッファ４に出力する。このＯＲ回路３は、入力されるパラレル信号の論理和を出力するが、本実施例では、負論理としており、いずれかのパラレル信号がゼロになると、３Ｓバッファ４への出力をゼロにするという論理回路としては、論理積処理を実行する。

ＤＦＦ６は、Ｄタイプフリップフロップであり、データ入力端子Ｄ、出力端子Ｑ、出力端子／Ｑ、クロック入力端子ＣＬＫ及びクリア端子ＣＬＲを備えていて、そのデータ入力端子Ｄには、所定の電圧（論理「１」に対応する電圧）が入力されている。ＤＦＦ６は、初期状態では、出力Ｑの論理が「０」、出力／Ｑの論理が「１」であり、最初のクロックＣＬＫが入力されると、出力Ｑを論理「１」に、出力／Ｑを論理「０」にする。ＤＦＦ６は、クリア信号ＣＬＲを初期状態復帰信号として、初期状態に戻る。

そして、ＤＦＦ６は、その出力端子Ｑが、３Ｓバッファ５の制御端子に接続されており、その出力端子／Ｑが、３Ｓバッファ４の制御端子に接続されている。したがって、３Ｓバッファ４と３Ｓバッファ５とは、その制御端子に、異なる論理が入力、すなわち、一方の３Ｓバッファ４または３Ｓバッファ５の制御端子に論理「１」が入力されると、他方の３Ｓバッファ５または３Ｓバッファ４の制御端子に論理「０」が入力され、３Ｓバッファ４と３Ｓバッファ５の一方がスルー状態であると、他方がハイインピーダンス状態となる。

３Ｓバッファ４と３Ｓバッファ５は、その出力端子が共通接続されて、割り込み／データ端子ＩＲＱ／ＤＡＴに接続され、３Ｓバッファ４の入力端子には、ＯＲ回路３の出力である割り込み信号ＩＲＱが入力されて、３Ｓバッファ５の入力端子には、シフトレジスタ２のデータ出力ＤＡＴが入力される。

そして、３Ｓバッファ４は、その制御端子にＤＦＦ６の出力端子／Ｑから論理「１」の信号が入力されると、スルー状態となって、ＯＲ回路３の割り込み信号ＩＲＱをそのままパラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴに出力し、ＤＦＦ６の出力端子／Ｑから論理「０」の信号が入力されると、ハイインピーダンス状態となって、ＯＲ回路３から割り込み／データ端子ＩＲＱ／ＤＡＴへの割り込み信号ＩＲＱの出力を遮断する制御を行う。

また、３Ｓバッファ５は、その制御端子にＤＦＦ６のＱ端子から論理「１」の信号が入力されると、スルー状態となって、シフトレジスタ２の信号出力端子ＯＵＴの出力をそのままパラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴに出力し、ＤＦＦ６の出力端子Ｑから論理「０」の信号が入力されると、ハイインピーダンス状態となって、シフトレジスタ２の信号出力端子ＯＵＴの出力が割り込み／データ端子ＩＲＱ／ＤＡＴへ出力されるのを遮断する制御を行う。

そして、パラレル−シリアル変換装置１は、図２に示すように、機器、例えば、複合装置、複写装置、プリンタ装置、スキャナ装置等の画像処理装置の制御部１０にパラレル−シリアル変換装置として適用され、制御部１０は、パラレル−シリアル変換装置１、ＣＰＵ１１、ＲＯＭ（Read Only Memory）１２及びＲＡＭ（Random Access Memory）１３等を備えている。

ＲＯＭ１２は、機器の制御に必要なプログラムや本発明のパラレル−シリアル変換制御方法を実行するパラレル−シリアル変換制御プログラム及びこれらのプログラムを実行するのに必要なシステムデータ等を記憶し、ＲＡＭ１３は、ＣＰＵ１１のワークメモリとして利用されて、プログラム上必要な変数等を一時格納する。なお、ＲＯＭ１２及びＲＡＭ１３は、ＣＰＵ１１に組み込まれていてもよい。また、パラレル−シリアル変換制御プログラムは、ＲＯＭ１２からＤＲＡＭ（Dynamic Random Access Memory）等に展開して実行するようにしてもよく、さらに、ＲＯＭ１２以外の書き替え可能な不揮発性メモリ等に格納されていてもよい。また、パラレル−シリアル変換制御プログラムは、パラレル−シリアル変換装置１内に不揮発性記憶メモリを設けて、該不揮発性記憶メモリに格納され、パラレル−シリアル変換装置１の利用を行うＣＰＵ１１等が利用可能な状態に外部のＤＲＡＭ等に展開してもよい。

すなわち、ＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Video Disk）、ＳＤ（Secure Digital）カード、ＭＯ（Magneto-Optical Disc）等のコンピュータが読み取り可能な記録媒体に記録されている本発明のパラレル−シリアル変換制御方法を実行するパラレル−シリアル変換制御プログラムを読み込んでＲＯＭ１２等に導入することで、後述する複数のパラレル信号のシリアル変換した伝送と割り込み信号ＩＲＱの伝送を切り替えて行うパラレル−シリアル変換制御方法を実行するパラレル−シリアル変換装置として構築されている。このパラレル−シリアル変換制御プログラムは、アセンブラ、Ｃ、Ｃ＋＋、Ｃ＃、Ｊａｖａ（登録商標）等のレガシープログラミング言語やオブジェクト指向ブログラミング言語等で記述されたコンピュータ実行可能なプログラムであり、上記記録媒体に格納して頒布することができる。

ＣＰＵ１１は、ロム１２内のプログラムに基づいてＲＡＭ１３をワークメモリとして利用して、制御部１０の制御及び機器全体の制御を行い、機器としての処理及び後述するパラレル−シリアル変換制御処理を実行する。また、ＣＰＵ１１は、汎用入出力端子ＧＰＩＯ（General Purpose I/O）ａ、ＧＰＩＯｂを備えており、汎用入出力端子ＧＰＩＯａ、ＧＰＩＯｂは、プログラムによって端子の論理値（論理「１」または論理「０」）の設定や端子への入力状態の検出（論理「１」または論理「０」）を行うことができる端子である。

また、ＣＰＵ１１は、パラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴに対して、汎用入出力端子ＧＰＩＯｂと共通接続されている割り込み入力端子ＩＲＱを備えており、割り込み入力端子ＩＲＱに対して外部から割り込みがかけられることで、実行中のプログラムから異なるイベントに移行する。本実施例の制御部１０は、この割り込み信号ＩＲＱを、省エネルギーモードからの復帰信号として利用する。すなわち、ＣＰＵ１１は、機器の待機状態が所定の待機時間経過すると、主要各部への電圧の供給を停止または低減するとともに、ＣＰＵ１１自体への電圧供給を低減する省エネルギーモードに移行するが、この省エネルギーモードからの復帰のトリガ信号（復帰信号）として、割り込み入力端子ＩＲＱへの割り込み信号ＩＲＱを用いており、この割り込み信号ＩＲＱがパラレル−シリアル変換装置１から入力される。そして、後述するように、パラレル−シリアル変換装置１から割り込み信号ＩＲＱが入力されると、汎用入出力端子ＧＰＩＯａからクロックをパラレル−シリアル変換装置１のクロック端子ＣＬＫに出力し、パラレル−シリアル変換装置１のＤＦＦ６の出力を切り替えて、３Ｓバッファ４をハイインピーダンス状態、３Ｓバッファ５をスルー状態として、シフトレジスタ２の信号出力端子ＯＵＴからのシリアル信号ＤＡＴを３Ｓバッファ５を介して割り込み／データ端子ＩＲＱ／ＤＡＴからＣＰＵ１１の汎用入出力端子ＧＰＩＯｂに入力させる。このとき、パラレル−シリアル変換装置１のシフトレジスタ２は、信号入力端子ＳＮＳａ〜ＳＮＳｈに入力されるパラレル信号をクロックＣＬＫが入力される毎に順次シリアル信号に変換して信号出力端子ＯＵＴから出力する。

そして、パラレル−シリアル変換装置１の信号入力端子ＳＮＳａ〜ＳＮＳｈには、機器の各部に設けられ復帰信号として利用する各種センサＳａ〜Ｓｈの検出信号が入力され、センサＳａ〜Ｓｈとしては、例えば、機器が画像形成装置の場合、給紙トレイ等が引き出されたことを検知する扉センサ、スキャナのＡＤＦ（Auto Document Feeder）に原稿がセットされているか否かを検知する原稿有無センサ、特定のキーのキー入力等が用いられる。

次に、本実施例の作用を説明する。本実施例のパラレル−シリアル変換装置１は、復帰信号としての各種センサＳａ〜Ｓｈの検出信号の変化を割り込み信号ＩＲＱとしてＣＰＵ１１に出力するとともに、センサＳａ〜Ｓｈの検出信号のうちどのセンサＳａ〜Ｓｈの検出信号が変化したかが判断できるように、各センサＳａ〜Ｓｈの検出信号をＣＰＵ１１に順次シリアル信号ＤＡＴとして出力するパラレル−シリアル変換制御処理を実行する。

すなわち、パラレル−シリアル変換装置１は、初期状態において、ＤＦＦ６が、出力Ｑの論理「０」、出力／Ｑの論理「１」であり、ＤＦＦ６の出力／Ｑがその制御端子に入力されている３Ｓバッファ４がスルー状態、ＤＦＦ６の出力Ｑがその制御端子に入力されている３Ｓバッファ５がハイインピーダンス状態となっている。パラレル−シリアル変換装置１は、この状態で、信号入力端子ＳＮＳａ〜ＳＮＳｈに入力されている各センサＳａ〜Ｓｈの検出信号のうち少なくとも１つが変化（本実施例では、論理「１」から論理「０」へ変化）すると、ＯＲ回路３から論理「０」を３Ｓバッファ４の制御端子に出力するとともに、割り込み／データ端子ＩＲＱ／ＤＡＴを介してＣＰＵ１１の割り込み入力端子ＩＲＱに出力する。例えば、図３に示すように、パラレル−シリアル変換装置１は、データ入力端子ＳＮＳｇに入力されているセンサＳｇの検出信号が「１」から「０」に変化すると、割り込み／データ信号ＩＲＱ／ＤＡＴとして、割り込み信号ＩＲＱを割り込み／データ端子ＩＲＱ／ＤＡＴからＣＰＵ１１の割り込み入力端子ＩＲＱに出力する。

ＣＰＵ１１は、図４に示すように、割り込み信号ＩＲＱが入力されると（ステップＳ１０１）、割り込みハンドラを用いて、実行中のプログラムから割り込みイベントに遷移するための処理を実行して（ステップＳ１０２）、以降の割り込み信号ＩＲＱによる割り込みを受け付けないように割り込みをマスクする（ステップＳ１０３）。

ＣＰＵ１１は、割り込みをマスクすると、パラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴからＣＰＵ１１の汎用入出力端子ＧＰＩＯｂに入力される割り込み／データ信号ＩＲＱ／ＤＡＴをデータ信号（信号値検出用の信号）として検出し、まず、センサＳａ〜Ｓｈの検出信号のうちどのセンサＳａ〜Ｓｈの検出信号が変化したかをクロックＣＬＫに基づいて判断するために、カウンタ値ｎを「１」（ｎ＝１）にセットする（ステップＳ１０４）。

ＣＰＵ１１は、パラレル−シリアル変換装置１にクロックＣＬＫを出力するために、汎用入出力端子ＧＰＩＯａの論理値を「１」にセットする（ステップＳ１０５）。

ＣＰＵ１１の汎用入出力端子ＧＰＩＯａの論理値が「１」になると、パラレル−シリアル変換装置１は、そのクロック端子ＣＬＫに「１」のクロックＣＬＫが入力され、ＤＦＦ６の出力Ｑと出力／Ｑの論理値が、初期値の出力Ｑ＝「０」と出力／Ｑ＝「１」から、出力Ｑ＝「１」と出力／Ｑ＝「０」に切り替わる。

パラレル−シリアル変換装置１は、ＤＦＦ６の出力Ｑの論理が「１」、出力／Ｑの論理が「０」となると、ＯＲ回路３の出力に接続されている３Ｓバッファ４がハイインピーダンス状態、シフトレジスタ２の出力端子ＯＵＴの接続されている３Ｓバッファ５がスルー状態となる。次に、ＣＰＵ１１は、汎用入出力端子ＧＰＩＯａを論理値「０」に切り替え（ステップＳ１０６）、このとき、汎用入出力端子ＧＰＩＯｂに入力される状態（値）を、ｎ番目（いま、上述のように、［ｎ＝１」にセットされている。）の検出信号として取得（検出）する（ステップＳ１０７）。

すなわち、図３に示すように、パラレル−シリアル変換装置１は、クロック端子ＣＬＫのクロックＣＬＫが一旦「１」に切り替わってから「０」に切り替わると、この論理値「０」のタイミングで、パラレル−シリアル変換装置１は、この状態で、信号入力端子ＳＮＳａ〜ＳＮＳｈに入力されている各センサＳａ〜Ｓｈの検出信号を割り込み／データ端子ＩＲＱ／ＤＡＴからＣＰＵ１１の汎用入出力端子ＧＰＩＯｂに出力する。パラレル−シリアル変換装置１は、クロック端子ＣＬＫに入力されるクロックＣＬＫ毎にデータ入力端子ＳＮＳａ〜ＳＮＳｈをシフトレジスタ２で順次シフトさせて、図３に示すｔａ、ｔｂ、・・・、ｔｇ、ｔｈのタイミングで、信号入力端子ＳＮＳａ〜ＳＮＳｈに入力されているセンサＳａ〜Ｓｈからの検出信号を切り替え、ｎ番目の切り替えに対応する検出信号を３Ｓバッファ５及び割り込み／データ端子ＩＲＱ／ＤＡＴからＣＰＵ１１の汎用入出力端子ＧＰＩＯｂに出力する。ＣＰＵ１１は、このクロックＣＬＫが「０」のタイミングで、汎用入出力端子ＧＰＩＯｂに入力される値を検出信号の信号値として検出する。

ＣＰＵ１１は、次に、カウンタ値ｎを「１」だけインクリメントして、カウンタ値が「９」（ｎ＝９）であるかチェック、すなわち、センサＳａ〜Ｓｈの数だけ検出信号の検出を行ったかチェックし（ステップＳ１０９）、ｎ＝９でないときには、ステップＳ１０５に戻って、該次のセンサＳａ〜Ｓｈの検出信号について、上記同様に検出を行う（ステップＳ１０５〜Ｓ１０９）。

そして、上記処理を順次実行することで、ＣＰＵ１１は、例えば、図３に示したように、センサＳｇの検出信号、すなわち、データ入力端子ＳＮＳｇに入力されている検出信号が「０」に変化しているときには、その検出信号の変化（論理値「０」への変化）を、７回目の汎用入出力端子ＧＰＩＯａを論理値「１」にした後の論理値「０」のタイミングｔｇで検出することができる。

その後、上記処理を継続して行って、ステップＳ１０９で、ｎ＝９になると、ＣＰＵ１１は、パラレル−シリアル変換装置１のＤＦＦ６を初期状態に戻すために、汎用入出力端子ＧＰＩＯａの論理値を「１」にした後（ステップＳ１１０）、再度、汎用入出力端子ＧＰＩＯａの論理値を「０」にし（ステップＳ１１１）、汎用入出力端子ＧＰＩＯｂが割り込み／データ信号ＩＲＱ／ＤＡＴの状態が論理値「０」であるか、「１」であるかチェックして、割り込み／データ信号ＩＲＱ／ＤＡＴが論理値「１」になるのを確認する（ステップＳ１１２）。

パラレル−シリアル変換装置１は、図３に示すように、９個目の論理値「１」のクロックＣＬＫが入力されると、９個目の論理値「１」のクロックＣＬＫによって、シフトレジスタ２のキャリー端子ＣＡＲＲＹから論理値「０」のキャリー信号をＤＦＦ６のクリア端子ＣＬＲに出力し、ＤＦＦ６を初期状態に戻す。

ＣＰＵ１１は、割り込み／データ信号ＩＲＱ／ＤＡＴが論理値「１」になって、パラレル−シリアル変換装置１が初期状態になったことを確認すると、割り込みマスクを解除して、パラレル−シリアル変換装置１からの次の割り込み信号ＩＲＱの検出が可能な状態として、処理を終了する（ステップＳ１１３）。

また、図３の期間Ｔｈは、パラレル−シリアル変換装置１は、ＯＲ回路３側の出力が３Ｓバッファ４、５で選択されて有効となっているので、センサＳＮＳｇが論理「０」であるため、割り込み／データ信号ＩＲＱ／ＤＡＴも論理「０」となっている。

このように、本実施例のパラレル−シリアル変換装置１は、クロック端子（制御信号入力端子）ＣＬＫに入力されるクロック（制御信号）ＣＬＫに基づいてデータ入力端子（信号入力端子）ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号をシリアル信号に変換するシフトレジスタ（パラレル−シリアル変換手段）２の出力と信号入力端子ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号のＯＲ（論理和）を求めるＯＲ回路（論理和手段）３の出力のいずれかを、選択手段としての３Ｓバッファ４、５及びＤＦＦ６によってクロックＣＬＫに基づいて選択して割り込み／データ端子（信号出力端子）ＩＲＱ／ＤＡＴに出力する。

したがって、同じ信号線で信号の信号値と割り込み信号ＩＲＱとを使い分けて出力することができ、信号線の数をより一層削減することができるとともに、高度な信号の伝達を行うことができる。

また、本実施例の制御部（パラレル−シリアル変換システム）１０は、パラレル−シリアル変換装置１とＣＰＵ１１が２本の信号線で接続されていて、ＣＰＵ１１が、該信号線の１本を使用してクロック（制御信号）ＣＬＫをパラレル−シリアル変換装置１に出力し、信号線の他の１本を使用してパラレル−シリアル変換装置１から入力される割り込み／データ信号ＩＲＱ／ＤＡＴに対して割り込み信号ＩＲＱの検出と信号値ＤＡＴの検出とを選択的に実行して、パラレル−シリアル変換装置１が、クロック端子（制御信号入力端子）ＣＬＫに入力されるクロックＣＬＫに基づいてデータ入力端子（信号入力端子）ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号をシリアル信号に変換するシフトレジスタ（パラレル−シリアル変換手段）２の出力と信号入力端子ＳＮＳａ〜ＳＮＳｈに入力される複数のパラレル信号のＯＲ（論理和）を求めるＯＲ回路（論理和手段）の出力のいずれかを、選択手段としての３Ｓバッファ４、５及びＤＦＦ６によってクロックＣＬＫに基づいて選択して割り込み／データ端子（信号出力端子）ＩＲＱ／ＤＡＴからＣＰＵ１１に出力する。そして、ＣＰＵ１１が、初期状態で、パラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴからの割り込み／データ信号ＩＲＱ／ＤＡＴを割り込み信号ＩＲＱとして検出し、割り込み信号ＩＲＱを検出すると、クロックＣＬＫを所定タイミングで順次パラレル信号の数だけ出力して、クロックＣＬＫを出力する毎に、パラレル−シリアル変換装置１から入力される割り込み／データ信号ＩＲＱ／ＤＡＴの信号値ＤＡＴを検出する。パラレル−シリアル変換装置１は、初期状態でＣＰＵ１１からクロックＣＬＫが入力されると、選択手段である３Ｓバッファ４、５及びＤＦＦ６にＯＲ回路３の出力からシフトレジスタ２の出力に切り替えて選択させている。

したがって、同じ信号線で信号値ＤＡＴと割り込み信号ＩＲＱとを使い分けてパラレル−シリアル変換装置１からＣＰＵ１１に出力することができ、信号線の数をより一層削減することができるとともに、高度な信号の伝達を行うことができる。

また、ＣＰＵ１１は、２つの汎用入出力端子ＧＰＩＯａ、ＧＰＩＯｂと割り込み入力端子ＩＲＱを備え、１つの汎用入出力端子ＧＰＩＯａがパラレル−シリアル変換装置１の制御信号入力端子に１本の信号線で接続されてクロック（制御信号）ＣＬＫを出力する。市湯１１は、他の汎用入出力端子ＧＰＩＯｂと割り込み入力端子ＩＲＱが１本の信号線に共通接続されてパラレル−シリアル変換装置１の割り込み／データ端子（信号出力端子）ＩＲＱ／ＤＡＴに接続され、初期状態で、共通接続されている信号線から入力される信号を割り込み入力端子ＩＲＱで割り込み信号ＩＲＱとして検出する。ＣＰＵ１１は、割り込み信号ＩＲＱを検出すると、クロックＣＬＫを汎用入出力端子ＧＰＩＯａから所定タイミング毎にパラレル信号の数だけ出力し、パラレル−シリアル変換装置１の割り込み／データ端子ＩＲＱ／ＤＡＴに共通接続されている汎用入出力端子ＧＰＩＯｂに入力される割り込み／データ信号ＩＲＱ／ＤＡＴの信号値ＤＡＴを検出している。

したがって、２本の信号線でパラレル−シリアル変換装置１とＣＰＵ１１を接続して、同じ信号線で信号値ＤＡＴと割り込み信号ＩＲＱとを使い分けることができ、信号線の数をより一層削減することができるとともに、高度な信号の伝達を行うことができる。

上記説明では、図２に示したように、画像処理装置等の機器の制御部１０にパラレル−シリアル変換装置１が組み込まれている場合について説明したが、パラレル−シリアル変換装置１は、機器の制御部１０に組み込まれる場合に限るものではなく、割り込み信号ＩＲＱと複数のパラレル信号を切り替えて信号伝送する種々の場合に適用することができ、例えば、図５に示すように、機器、例えば、画像処理装置の操作表示部２０に適用してもよい。

図５の場合、上記パラレル−シリアル変換装置１と同様のパラレル−シリアル変換装置１が、操作表示部２０のＳＯＣ（System On a Chip）２１に組み込まれており、ＳＯＣ２１は、ＣＰＵの機能に操作表示部専用の機能を含むんでいる集積回路であって、図１及び図２のパラレル−シリアル変換装置１と同様の構成を含んでいる。ＳＯＣ２１は、その端子として、図１及び図２のパラレル−シリアル変換装置１と同様の信号入力端子ＳＮＳａ〜ＳＮＳｈ、クロック端子ＣＬＫ、割り込み／データ端子ＩＲＱ／ＤＡＴ等を備えているとともに、ＵＳＢ端子を備えており、ＵＳＢＨＯＳＴ機能を内蔵して、信号入力端子ＳＮＳａ〜ＳＮＳｈには、それぞれセンサＳａ〜Ｓｈの検出信号が入力されている。

操作表示部２０は、ＳＯＣ２１に、操作表示部２０の機能処理を実行するためのプログラムが格納されているＲＯＭ２２とワークメモリとしてのＲＡＭ２３が接続されているとともに、各種操作を行う操作キー２４、各種情報を表示するＬＣＤ（Liquid Crystal Display）２５及び機器の各種状態を点灯・点滅等によって表示するＬＥＤ（Light Emitting Diode）２６が接続されている。

操作表示部２０には、機器の制御部３０と接続されており、制御部３０は、図２の制御部１０と同様に、ＣＰＵ１１にＲＯＭ１２及びＲＡＭ１３が接続されているとともに、ＵＳＢＨＯＳＴ３１が接続されている。操作表示部２０は、図２の場合と同様に、ＳＯＣ２１のクロック端子ＣＬＫとＣＰＵ１１の汎用入出力端子ＧＰＩＯａ、ＳＯＣ２１の割り込み／データ端子ＩＲＱ／ＤＡＴとＣＰＵ１１の汎用入出力端子ＧＰＩＯｂ及び割り込み入力端子ＩＲＱが瀬接続されているとともに、ＳＯＣ２１のＵＳＢ端子と制御部３０のＵＳＢＨＯＳＴ３１が接続されている。

図５の操作表示部２０と制御部３０が適用されている機器は、上記複合装置等の機器と同様に省エネルギーモードを備えており、制御部３０は、ＳＯＣ２１からの割り込み信号ＩＲＱを、省エネルギーモードからの復帰信号として利用する。すなわち、操作表示部２０と制御部３０とは、省エネルギーモード以外の通常動作時には、ＵＳＢＨＯＳＴ３１とＳＯＣ２１の内蔵ＵＳＢＨＯＳＴとの間のＵＳＢ通信によって信号の授受を行う。

そして、省エネルギーモードに移行すると、上記同様に、ＳＯＣ２１と制御部３０のＣＰＵ１１との間で、パラレル−シリアル変換制御処理を実行して、２本の信号線のみによって、割り込み信号ＩＲＱと複数の信号のシリアル通信を行う。

このようにすると、省エネルギーモードを備えた操作表示部２０のキー操作信号と割り込み信号ＩＲＱを適切に検出することができる。

なお、上記説明では、ＣＰＵ１１が、２つの汎用入出力端子ＧＰＩＯａ、ＧＰＩＯｂと割り込み入力端子ＩＲＱを備えている場合について説明したが、２つの汎用入出力端子ＧＰＩＯａ、ＧＰＩＯｂのみを備え、パラレル−シリアル変換装置１からの割り込み／データ信号ＩＲＱ／ＤＡＴの入力される側の汎用入出力端子ＧＰＩＯｂが、割り込み入力端子を兼用するものであってもよい。

このようにすると、信号線の配線をより一層簡略化することができ、コストを削減することができる。

以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、複数のパラレル信号における信号変化による割り込み信号と該複数のパラレル信号をシリアル信号に変換して伝送するパラレル−シリアル変換装置、パラレル−シリアル変換システム、パラレル−シリアル変換制御方法、パラレル−シリアル変換制御プログラム及び記録媒体に利用することができる。

本発明の一実施例を適用したパラレル−シリアル変換装置の要部回路構成図。 図１のパラレル−シリアル変換装置を適用した機器の制御部のブロック構成図。 図２のパラレル−シリアル変換装置の各端子に入力される信号のタイミングチャート。 パラレル−シリアル変換制御処理を示すフローチャート。 図１のパラレル−シリアル変換装置を適用した操作表示部と制御部のブロック構成図。

符号の説明

１ パラレル−シリアル変換装置
２ シフトレジスタ
３ ＯＲ回路
４、５ ３Ｓバッファ
６ ＤＦＦ
ＣＬＫ クロック端子
ＳＮＳａ〜ＳＮＳｈ 信号入力端子
ＩＲＱ 割り込み信号
ＩＲＱ／ＤＡＴ 割り込み／データ端子
ＯＵＴ 信号出力端子
ＣＡＲＲＹ キャリー端子
ＩＮａ〜ＩＮｈ 信号入力端子
ＤＡＴ シリアル信号
１０ 制御部
１１ ＣＰＵ
１２ ＲＯＭ
１３ ＲＡＭ
ＧＰＩＯａ、ＧＰＩＯｂ 汎用入出力端子
ＩＲＱ 割り込み入力端子
２０ 操作表示部
２１ ＳＯＣ
２２ ＲＯＭ
２３ ＲＡＭ
２４ 操作キー
２５ ＬＣＤ
２６ ＬＥＤ
３０ 制御部
３１ ＵＳＢＨＯＳＴ

Claims (9)

1. 複数のパラレル信号の入力される信号入力端子と、制御信号の入力される制御信号入力端子と、信号を出力する信号出力端子と、該信号入力端子に入力される複数のパラレル信号の論理和を求めて出力する論理和手段と、該制御信号入力端子に入力される該制御信号に基づいて該信号入力端子に入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換手段と、該制御信号に基づいて該論理和手段の出力と該パラレル−シリアル変換手段の出力のいずれかを選択して該信号出力端子に出力する選択手段と、を備えていることを特徴とするパラレル−シリアル変換装置。
2. パラレル−シリアル変換装置とＣＰＵが２本の信号線で接続されているパラレル−シリアル変換システムであって、前記ＣＰＵが、前記信号線の１本を使用して制御信号を該パラレル−シリアル変換装置に出力し、該信号線の他の１本を使用して該パラレル−シリアル変換装置から入力される信号に対して割り込み信号の検出と信号値の検出とを選択的に実行し、該パラレル−シリアル変換装置が、複数のパラレル信号の入力される信号入力端子と、該信号線の１本が接続され該ＣＰＵから該制御信号の入力される制御信号入力端子と、該信号線の他の１本が接続され該ＣＰＵに信号を出力する信号出力端子と、該信号入力端子に入力される複数のパラレル信号の論理和を求めて出力する論理和手段と、該制御信号入力端子に入力される該制御信号に基づいて該信号入力端子に入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換手段と、該制御信号に基づいて該論理和手段の出力と該パラレル−シリアル変換手段の出力のいずれかを選択して該信号出力端子から該信号線を使用して該ＣＰＵに出力する選択手段と、を備え、該選択手段が、初期状態で、該論理和手段からの出力信号を選択して割り込み信号として該信号出力端子から該ＣＰＵに出力し、該ＣＰＵは、初期状態で、該パラレル−シリアル変換装置の該信号出力端子からの信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を所定タイミングで順次該パラレル信号の数だけ出力して、該制御信号を出力する毎に、該パラレル−シリアル変換装置から該選択手段によって選択されて入力される信号の信号値を検出し、該パラレル−シリアル変換装置が、初期状態で該ＣＰＵから該制御信号が入力されると、該選択手段に該論理和手段の出力から該パラレル−シリアル変換手段の出力に切り替えて選択させることを特徴とするパラレル−シリアル変換システム。
3. 前記ＣＰＵは、２つの汎用入出力端子と割り込み入力端子を備え、１つの該汎用入出力端子が前記パラレル−シリアル変換装置の前記制御信号入力端子に１本の信号線で接続されて前記制御信号を出力し、他の該汎用入出力端子と該割り込み入力端子が１本の信号線に共通接続されて該パラレル−シリアル変換装置の前記信号出力端子に接続され、初期状態で、該共通接続されている信号線から入力される信号を該割り込み入力端子で割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を該１つの汎用入出力端子から所定タイミング毎に前記パラレル信号の数だけ出力し、該パラレル−シリアル変換装置の該信号出力端子に共通接続されている他の該汎用入出力端子に入力される信号の信号値を検出することを特徴とする請求項２記載のパラレル−シリアル変換システム。
4. 前記ＣＰＵは、２つの汎用入出力端子を備え、１つの該汎用入出力端子が前記パラレル−シリアル変換装置の前記制御信号入力端子に１本の信号線で接続されて前記制御信号を該汎用入出力端子から出力し、他の該汎用入出力端子が１本の信号線で該パラレル−シリアル変換装置の前記信号出力端子に接続され、初期状態で、他の該汎用入出力端子に入力される信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号を所定タイミング毎に前記パラレル信号の数だけ出力し、他の該汎用入出力端子に入力される信号の信号値を検出することを特徴とする請求項２記載のパラレル−シリアル変換システム。
5. 入力される複数のパラレル信号をシリアル変換してシリアル信号として出力するパラレル−シリアル変換制御方法において、複数のパラレル信号を入力する信号入力処理ステップと、入力される複数のパラレル信号の論理和を求めて出力する論理和処理ステップと、入力される制御信号に基づいて入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換処理ステップと、該制御信号に基づいて該論理和処理ステップと該パラレル−シリアル変換処理ステップのいずれかの処理出力を選択して出力する選択処理ステップと、を有していることを特徴とするパラレル−シリアル変換制御方法。
6. パラレル−シリアル変換装置とＣＰＵが２本の信号線で接続されているパラレル−シリアル変換システムのパラレル−シリアル変換制御方法であって、前記ＣＰＵの処理ステップとして、該信号線の１本を使用して制御信号を該パラレル−シリアル変換装置に出力する制御信号出力処理ステップと、該信号線の他の１本を使用して該パラレル−シリアル変換装置から入力される信号に対して割り込み信号の検出と信号値の検出とを選択的に実行する信号検出処理ステップと、を有し、該パラレル−シリアル変換装置の処理ステップとして、複数のパラレル信号を入力する信号入力処理ステップと、該信号入力処理ステップで入力される複数のパラレル信号の論理和を求めて出力する論理和処理ステップと、該ＣＰＵから入力される該制御信号に基づいて該信号入力処理ステップで入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換処理ステップと、該制御信号に基づいて該論理和処理ステップと該パラレル−シリアル変換処理ステップのいずれかの処理出力を選択して該信号線を使用して該ＣＰＵに出力する選択処理ステップと、を有し、該選択処理ステップにおいて、初期状態で、該論理和処理ステップの出力信号を選択して割り込み信号として出力し、該ＣＰＵの信号検出処理ステップにおいて、初期状態で、該パラレル−シリアル変換装置から該選択処理ステップで出力される信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号出力処理ステップで、該制御信号を所定タイミングで順次該パラレル信号の数だけ出力し、該制御信号を出力する毎に、該信号検出処理ステップにおいて、該パラレル−シリアル変換装置から該選択処理ステップで出力される信号の信号値を検出し、該パラレル−シリアル変換装置の該選択処理ステップにおいて、初期状態で該ＣＰＵから該制御信号が入力されると、該論理和処理ステップの出力から該パラレル−シリアル変換処理ステップの出力に切り替えて選択して該ＣＰＵに出力することを特徴とするパラレル−シリアル変換制御方法。
7. 入力される複数のパラレル信号をシリアル変換してシリアル信号として出力するパラレル−シリアル変換制御プログラムにおいて、コンピュータに、複数のパラレル信号を入力する信号入力処理と、入力される複数のパラレル信号の論理和を求めて出力する論理和処理と、入力される制御信号に基づいて入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換処理と、該制御信号に基づいて該論理和処理と該パラレル−シリアル変換処理のいずれかの処理出力を選択して出力する選択処理と、を実行させることを特徴とするパラレル−シリアル変換制御プログラム。
8. パラレル−シリアル変換装置とＣＰＵが２本の信号線で接続されているパラレル−シリアル変換システムのパラレル−シリアル変換制御プログラムであって、コンピュータに、前記ＣＰＵの処理として、該信号線の１本を使用して制御信号を該パラレル−シリアル変換装置に出力する制御信号出力処理と、該信号線の他の１本を使用して該パラレル−シリアル変換装置から入力される信号に対して割り込み信号の検出と信号値の検出とを選択的に実行する信号検出処理と、を実行させ、該パラレル−シリアル変換装置の処理として、複数のパラレル信号を入力する信号入力処理と、該信号入力処理で入力される複数のパラレル信号の論理和を求めて出力する論理和処理と、該ＣＰＵから入力される該制御信号に基づいて該信号入力処理で入力される複数のパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換処理と、該制御信号に基づいて該論理和処理と該パラレル−シリアル変換処理のいずれかの処理出力を選択して該信号線を使用して該ＣＰＵに出力する選択処理と、を実行させ、該選択処理において、初期状態で、該論理和処理の出力信号を選択して割り込み信号として該ＣＰＵに出力し、該ＣＰＵの該信号検出処理において、初期状態で、該パラレル−シリアル変換装置から該選択処理で出力される信号を割り込み信号として検出し、該割り込み信号を検出すると、該制御信号出力処理で、該制御信号を所定タイミングで順次該パラレル信号の数だけ出力して、該制御信号を出力する毎に、該信号検出処理において、該パラレル−シリアル変換装置から該選択処理で出力される信号の信号値を検出し、該パラレル−シリアル変換装置の該選択処理において、初期状態で該ＣＰＵから該制御信号が入力されると、該論理和処理の出力から該パラレル−シリアル変換処理の出力に切り替えて選択して該ＣＰＵに出力することを特徴とするパラレル−シリアル変換制御プログラム。
9. 請求項７または請求項８記載のパラレル−シリアル変換制御プログラムを記録したことを特徴とするコンピュータが読み取り可能な記録媒体。

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