JPH09284250A - 信号多重装置 - Google Patents
信号多重装置Info
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- JPH09284250A JPH09284250A JP11326996A JP11326996A JPH09284250A JP H09284250 A JPH09284250 A JP H09284250A JP 11326996 A JP11326996 A JP 11326996A JP 11326996 A JP11326996 A JP 11326996A JP H09284250 A JPH09284250 A JP H09284250A
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Abstract
ル長に影響されることなく、正しく多重化された信号を
得ることができるようにする。 【解決手段】 クロック信号発生器25から出力された
クロック信号C0 をカウンタ26で分周して得られる分
周信号Caと、各パタン発生器11 〜14 からデータ信
号D1 〜D4 とともに入力されるクロック信号C1 ′〜
C4 ′との位相をそれぞれ位相比較回路311 〜314
によって比較しその位相差が予め設定された範囲内にあ
るか否かを各判定回路321 〜324 によって判定し、
範囲内にないときには、各リセット信号発生回路331
〜334 からのリセット信号でカウンタ301 〜304
をリセットして、各パタン発生器11 〜14 に対するク
ロック信号C1 〜C4 の位相をそれぞれ可変制御する。
Description
器から出力されるデータ信号を多重化して出力する信号
多重装置において、各パタン発生器個々の遅延時間やケ
ーブルによる遅延時間のばらつきによる影響を防止する
技術に関する。
系列のデータ信号を多重化して出力するために従来から
信号多重装置が用いられている。
ら出力されるデータ信号D1 〜D4を多重化する従来の
信号多重装置10の構成を示している。
生器11から図6の(a)に示すように出力される周波
数fのクロック信号C0 を4進のカウンタ12に入力し
て、図6の(b)に示すように1→2→3→4と変移す
るカウンタ12の計数出力によって、4対1のマルチプ
レクサ回路13の切り替えを行なうとともに、クロック
信号C0 を4分周した分周信号Caをクロック出力端子
14へ出力し、このクロック出力端子14にケーブル2
で接続されている各パタン発生器11 〜14 に分周信号
Caを与えて、各パタン発生器11 〜14 から分周信号
Caと等しいビットレートのデータ信号D1 〜D4 をほ
ぼ同期出力させる。
データ信号は、ケーブル31 〜34を介して信号多重装
置10のデータ入力端子151 〜154 に入力される。
データ入力端子151 〜154 に入力されたデータ信号
は、それぞれ固定遅延回路161 〜164 を介してマル
チプレクサ回路13に入力される。
レクサ回路13が選択する系列のデータが少なくともク
ロック信号C0 の周期Tの間変化しないように、各デー
タ信号を遅延させてマルチプレクサ回路13に与える。
(c)のようにデータ入力端子151 に入力されるデー
タ信号D1 の位相がカウンタ12の計数出力「1」より
も僅かに進むようにし、固定遅延回路162 、16
3 は、図6の(d)、(e)のようにデータ入力端子1
52 、153 に入力されるデータ信号D2 、D3 の位相
がカウンタ12の計数出力「1」とほぼ同位相となるよ
うにし、また、固定遅延回路164 は、図6の(f)の
ようにデータ入力端子154 に入力されるデータ信号D
4 の位相がカウンタ12の計数出力「1」よりも僅かに
遅れるようにして、カウンタ12の各計数出力に対応す
るデータ信号に位相余裕を与え、図6の(g)に示すよ
うにマルチプレクサ回路13で各データの多重化が正し
く行なわれるようにしている。
装置では、各パタン発生器11 〜14 内部の遅延時間に
バラツキがあると、マルチプレクサ回路13でデータの
多重が正しく行なえない。特に、型の異なるパタン発生
器を混用する場合には、そのばらつきが非常に大きくな
り、例えば図6の(c)に破線で示すように、マルチプ
レクサ回路13がデータ信号を選択している間にそのデ
ータ信号のビットの変化が発生してしまう。
路13に入力されるデータ信号が、図6に示したように
カウンタ12の計数出力(マルチプレクサ回路13の切
り替わり)に対して位相的に余裕のある状態で入力され
るように、各パターン発生器毎に遅延時間を厳密に測定
し、その遅延時間に応じた長さのケーブル31 〜34を
精度高く作成して使用していた。
たように各パタン発生器毎に遅延時間を測定してケーブ
ルを作成することは非常に煩雑であり、また、ケーブル
を間違えて使用したり、紛失したケーブルの代わりに適
当な長さのケーブルを使用したりすると、多重化が正し
く行なえなくなるので、ケーブル自体の管理を厳重に行
なわなければならないという問題がある。
器個々の遅延特性の違いやケーブル長に影響されること
なく、正しく多重化された信号を得ることができる信号
多重装置を提供することを目的としている。
に、本発明の信号多重装置は、外部から入力されるクロ
ック信号と等しい周波数のクロック信号および該クロッ
ク信号に同期したデータ信号を出力するように構成され
た複数(n)のパタン発生器(11 〜1n )に接続さ
れ、該各パタン発生器から出力される複数系列のデータ
信号(D1 〜Dn )を多重化して出力する信号多重装置
において、所定周波数のクロック信号(C0 )を出力す
るクロック信号発生器(25)と、前記各パタン発生器
から入力される複数系列のデータ信号を前記クロック発
生器から出力されるクロック信号に同期して系列順に出
力するマルチプレクサ回路(27)と、前記クロック信
号発生器から出力されるクロック信号を分周する分周器
(26)と、前記各パタン発生器から入力されるクロッ
ク信号(C1 ′〜Cn ′)と前記分周器から出力される
分周信号(Ca)との位相差をそれぞれ検出する複数の
位相比較回路(311 〜31n )と、前記分周器から出
力される分周信号と同一周波数でその位相の可変が可能
なクロック信号(C1 〜Cn )を前記各パタン発生器へ
それぞれ出力する複数のクロック移相回路(301 〜3
0n )と、前記各位相比較回路によって検出される位相
差が予め設定された範囲内に入るように前記各クロック
移相回路の移相量をそれぞれ可変する複数の制御回路
(321 〜32n 、331 〜33n )とを備えている。
実施形態を説明する。図1は、一実施形態の信号多重装
置20の構成を示すブロック図である。
タ信号の系列数nが4の場合、即ち、4台のパタン発生
器11 〜14 から出力されるデータ信号D1 〜D4 を多
重化して出力するためのものであり、各パタン発生器1
1 〜14 に任意長のケーブル51 〜54 を介してクロッ
ク信号をそれぞれ与えるためクロック出力端子211〜
214 と、各パタン発生器11 〜14 からのクロック信
号を任意長のケーブル61 〜64 を介してそれぞれ受け
るためのクロック入力端子221 〜224 と、各パタン
発生器11 〜14 からのデータ信号を任意長のケーブル
71 〜74 を介してそれぞれ受けるためのデータ入力端
子231 〜234 と、多重化した信号を出力するための
多重信号出力端子24とを有している。
1 、ケーブル62 とケーブル72 、ケーブル63 とケー
ブル73 、ケーブル64 とケーブル74 はそれぞれ同一
長であるとし、各パタン発生器11 〜14 は、それぞれ
データD1 (1)〜D1 (M)、データD2 (1)〜D
2 (M)、データD3 (1)〜D3 (M)、データD4
(1)〜D4 (M)を、入力されるクロック信号の周波
数と等しいビットレートでそれぞれデータの順に出力す
る。
(例えば2488MHz)のクロック信号C0 を出力す
る。
成する4進のカウンタであり、クロック信号C0 を受け
てその計数値を4対1のマルチプレクサ回路27に出力
するとともに、クロック信号C0 を4分周した分周信号
Caを出力する。
の計数値が「1」のときにはデータ入力端子231 から
入力されるデータ信号D1 を多重信号出力端子24へ出
力し、計数値が「2」のときにはデータ入力端子232
から入力されるデータ信号D2 を多重信号出力端子24
へ出力し、計数値が「3」のときにはデータ入力端子2
33 から入力されるデータ信号D3 を多重信号出力端子
24へ出力し、計数値が「4」のときにはデータ入力端
子234 から入力されるデータ信号D4 を多重信号出力
端子24へ出力する。
施形態のクロック移相回路を形成するものであり、前記
カウンタ26と同型の4進のカウンタで構成され、クロ
ック信号C0 をそれぞれ4分周した分周信号C1 〜C4
を、各パタン発生器11 〜14 に対するクロック信号と
して各クロック出力端子211 〜214 へ出力する。各
カウンタ301 〜304 は、後述する各リセット信号発
生回路331 〜331からのリセット信号を受けている
間その計数出力をゼロ(全ビットローレベル)にし、リ
セットが解除されるとクロック信号C0 の計数をそれぞ
れ開始する。
えば、位相比較器と位相比較器の出力の直流成分を抽出
するフィルタ回路等によって構成され、各クロック入力
端子221 〜224 から入力されるクロック信号C1 ′
〜C4 ′と分周信号Caとをそれぞれ位相比較し、その
位相差に応じた位相差信号を判定回路321 〜324へ
それぞれ出力する。
セット信号発生回路331 〜334とともにこの実施形
態の制御回路を構成するものであり、位相比較回路31
1 〜314 からの位相差信号を予め設定された基準範囲
とそれぞれ比較して、分周信号Caに対する各クロック
信号C1 ′〜C4 ′の位相差が、それぞれ決められた範
囲にあるか否かを判定し、その範囲内にあればロー
(L)レベル、範囲外であればハイ(H)レベルの判定
信号を各リセット信号発生回路331 〜334 へ出力す
る。
ると、判定回路321 は、分周信号Caに対してクロッ
ク信号C1 ′の位相が0.5T〜1.5Tの範囲で進ん
でいるときロー(L)レベルの判定信号を出力し、判定
回路322 、323 は、分周信号Caに対してクロック
信号C2 ′、C3 ′の位相が±0.5Tの範囲にあると
き、ロー(L)レベルの判定信号を出力し、判定回路3
24 は、分周信号Caに対してクロック信号C4 ′の位
相が0.5T〜1.5Tの範囲で遅れているとき、ロー
(L)レベルの判定信号を出力するように、それぞれ設
定されている。なお、各判定回路321 〜324 は、位
相比較回路311 〜314 が前記したように位相差に対
応した直流信号を出力する場合には、その電圧が各設定
範囲に対応した電圧範囲にあるか否かをコンパレータ等
によって判定する。
4 は、入力された判定信号がハイレベルの間は対応する
カウンタ301 〜304 にそれぞれリセット信号を所定
間隔(例えば10マイクロ秒間隔)に出力して、各カウ
ンタ301 〜304 が出力するクロック信号C1 〜C4
の位相を変化させ、判定信号がローレベルになるとリセ
ット信号の出力を停止する。なお、リセット信号発生回
路331 〜334 は、CR型のパルス発振回路によっ
て、クロック信号C0 および分周信号Caに対して非同
期なリセット信号を出力する。
タ301 〜304 をリセット制御して、その分周信号C
1 〜C4 の出力位相を変化させることにより、各クロッ
ク入力端子221 〜224 から入力されるクロック信号
C1 ′〜C4 ′の分周信号Caに対する位相をそれぞれ
の設定範囲内に追い込むことができる。
2、図3のタイミングチャートにしたがって説明する。
なお、図2のタイミングチャートは、4つのパタン発生
器11〜14 のうちの1つのパタン発生器11 に対する
多重信号装置20の動作を示したものである。
うに出力されるクロック信号C0 はカウンタ26によっ
て図2の(b)のように計数され、そのカウンタ26か
らは図2の(c)に示す分周信号Caが出力される。
01 が、例えば図2の(d)に示すように、分周信号C
aに対してT時間遅れた位相で分周信号C1 を出力し、
この分周信号C1 をクロック信号として受けたパタン発
生器11 から、図2の(e)、(f)のように、分周信
号C1 に対してTd時間(Td<1.5T)の遅れでク
ロック信号C1 ′およびデータ信号D1 (i+1)が入
力されたとする。
号C1 ′の位相が、2.5Tより少ない範囲で遅れてい
る期間では、判定回路321 の判定出力は、図2の
(g)のようにハイレベルとなる。このハイレベルの判
定信号を受けているリセット信号発生回路331 は図2
の(h)に示すようにあるタイミングtにTw幅のリセ
ット信号Rを出力する。
はTw時間リセットされ、その出力は、リセットが解除
されてから最初のクロック信号C0 を受けて立ち上が
る。この移相制御により、例えば、カウンタ301 から
の分周信号C1 が図のように分周信号Caに対して3T
時間遅れると、パタン発生器11 からのクロック信号C
1 ′は、分周信号Caに対して(3T+Td)時間遅れ
て入力されることになり、このクロック信号C1 ′の位
相が、図のように分周信号Caに対して0.5T〜1.
5Tの範囲で進んでいなければ、判定信号はハイレベル
のままとなり、次のリセット信号の入力までこの状態が
維持される。
R′によって、クロック信号C1 ′の位相が、分周信号
Caに対して0.5T〜1.5Tの範囲で進むと、判定
信号が図2の(g)のようにローレベルとなり、以後、
リセット信号の出力は停止し、パタン発生器11 から入
力されるデータ信号D1 の位相は、分周信号Caに対し
て0.5T〜1.5Tの範囲内で進んだ状態が維持され
る。
に対しても、各カウンタ302 〜304 、位相比較器3
12 〜314 、判定回路322 〜324 、リセット信号
発生回路332 〜334 によって同様に行なわれる。こ
の各パタン発生器に対する移相制御は、それぞれ数回の
リセットによって完了するので、リセット信号の数周期
分の時間が経過すれば、4つのパタン発生器11 〜14
から入力されるデータ信号D1 〜D4 の分周信号Caに
対する位相は、図3の(c)〜(f)に示すように、そ
れぞれ設定された範囲内に入ることになる。
D1 は分周信号Caに対し0.5T〜1.5Tの範囲の
進み位相となり、パタン発生器12 、13 からのデータ
信号D2 、D3 は分周信号Caに対して±0.5Tの範
囲となり、パタン発生器14からのデータ信号D4 は分
周信号Caに対し0.5T〜1.5Tの遅れ位相となっ
てマルチプレクサ回路27へ入力され、各データ信号は
カウンタ26の計数出力の変化タイミングから十分離れ
たタイミングに変化することになる。したがって、マル
チプレクサ回路27からは図3の(g)のように、各系
列について正しいデータ順に多重化された信号が出力さ
れることになる。
1 〜324 の判定範囲を各パタン発生器毎に設けていた
が、各パタン発生器11 〜14 からのデータ信号の位相
を、例えば分周信号Caに対してすべて±0.5Tの範
囲に追い込むように設定しておき、データ入力端子23
1 から入力されるデータ信号D1 については、3T時間
の固定遅延回路を介してマルチプレクサ回路27へ入力
し、データ入力端子232 、233 から入力されるデー
タ信号D2 、D3 については、4T時間の固定遅延回路
を介してマルチプレクサ回路27へ入力し、データ入力
端子234 から入力されるデータ信号D4 については、
5T時間の固定遅延回路を介してマルチプレクサ回路2
7へ入力するように構成してもよい。この場合、各固定
遅延回路として、プリント基板上にパターン形成した遅
延ラインや、ケーブル等を用いることができる。
0 を計数するカウンタ301 〜304 をクロック移相回
路として用い、これをリセット制御することによって、
その分周出力の位相を換えるようにしていたが、クロッ
ク信号C0 よりも高い周波数の信号をカウンタで分周さ
せそのカウンタをリセット制御すれば、より細かい位相
合わせが可能である。また、カウンタの代わりに分周信
号Caと同一周波数の信号を発振する電圧制御発振器を
用い、位相比較回路の出力に応じて電圧制御発振器の出
力信号の位相を制御して、各パタン発生器からのクロッ
ク信号C1 ′〜C4 ′の分周信号Caに対する位相を設
定範囲内にロックさせてもよい。
0 を各カウンタ30で分周した信号をパタン発生器への
クロック信号として出力していたが、図4に示す信号多
重装置20′のように、カウンタ301 〜304 の代わ
りに、マルチプレクサ回路27を切り換えるためのカウ
ンタ26の出力信号の位相を可変するクロック移相回路
401 〜404 を用い、各クロック移相回路401 〜4
04 の移相量を、制御回路501 〜504 によって制御
するようにしてもよい。この場合、クロック移相回路4
01 〜404 は、モータ等の回転制御によって機械的に
線路長を可変する構造のものや、電子スイッチ(例えば
ダイオードスイッチ)のオンオフ制御によって線路長を
可変する構造のものを用いることができる。
について説明したが、系列数nが2、8あるいは16等
の場合でも、クロック移相回路、位相比較回路および制
御回路をその系列数分設ければ、前記同様に各データ信
号を正しく多重化することができる。
装置は、クロック信号発生器から出力されたクロック信
号を分周して得られる分周信号と、各パタン発生器から
データ信号とともに入力されるクロック信号との位相を
それぞれ比較しその位相差が予め設定された範囲内にな
るように、各パタン発生器に対するクロック信号の位相
をそれぞれ独立に可変制御するように構成されている。
厳密に測定したり、また、その遅延時間にあったケーブ
ルを精度よく作成するという煩雑な作業が不要となり、
パタン発生器の内部の遅延時間やそのばらつき、パタン
発生器との間を接続するケーブルの長さのばらつき等を
全く考慮しなくても、各パタン発生器から入力されるデ
ータ信号の多重化を正しく行なうことができる。
ャート
ャート
ャート
Claims (1)
- 【請求項1】外部から入力されるクロック信号と等しい
周波数のクロック信号および該クロック信号に同期した
データ信号を出力するように構成された複数(n)のパ
タン発生器(11 〜1n )に接続され、該各パタン発生
器から出力される複数系列のデータ信号(D1 〜Dn )
を多重化して出力する信号多重装置において、 所定周波数のクロック信号(C0 )を出力するクロック
信号発生器(25)と、 前記各パタン発生器から入力される複数系列のデータ信
号を前記クロック発生器から出力されるクロック信号に
同期して系列順に出力するマルチプレクサ回路(27)
と、 前記クロック信号発生器から出力されるクロック信号を
分周する分周器(26)と、 前記各パタン発生器から入力されるクロック信号
(C1 ′〜Cn ′)と前記分周器から出力される分周信
号(Ca)との位相差をそれぞれ検出する複数の位相比
較回路(311 〜31n )と、 前記分周器から出力される分周信号と同一周波数でその
位相の可変が可能なクロック信号(C1 〜Cn )を前記
各パタン発生器へそれぞれ出力する複数のクロック移相
回路(301 〜30n )と、 前記各位相比較回路によって検出される位相差が予め設
定された範囲内に入るように前記各クロック移相回路の
移相量をそれぞれ可変する複数の制御回路(321 〜3
2n 、331 〜33n )とを備えたことを特徴とする信
号多重装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11326996A JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11326996A JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09284250A true JPH09284250A (ja) | 1997-10-31 |
JP3401610B2 JP3401610B2 (ja) | 2003-04-28 |
Family
ID=14607896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11326996A Expired - Fee Related JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3401610B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101358951B1 (ko) * | 2006-06-30 | 2014-02-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 동기 회로 및 그것을 구비한 반도체장치 |
-
1996
- 1996-04-10 JP JP11326996A patent/JP3401610B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101358951B1 (ko) * | 2006-06-30 | 2014-02-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 동기 회로 및 그것을 구비한 반도체장치 |
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Publication number | Publication date |
---|---|
JP3401610B2 (ja) | 2003-04-28 |
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