JP2836318B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にバイポーラトランジスタを用いたゲートアレイあるい
はスタンダードセルからなる論理集積回路に関する。
にバイポーラトランジスタを用いたゲートアレイあるい
はスタンダードセルからなる論理集積回路に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタを用いた
論理集積回路は、バイポーラトランジスタ及び抵抗体か
ら構成され、特に抵抗体には多結晶シリコン膜を用いた
ものが使われている。以下、図を用いて説明する。
論理集積回路は、バイポーラトランジスタ及び抵抗体か
ら構成され、特に抵抗体には多結晶シリコン膜を用いた
ものが使われている。以下、図を用いて説明する。
【０００３】図８に示すように、バイポーラトランジス
タ領域Ａとそれとは独立な領域Ｂに配置された抵抗体を
有している。一般的には、回路構成を考慮して（バイポ
ーラトランジスタ数）：（抵抗体数）＝４：３程度であ
らかじめ事前に配置されている。ところが、回路構成の
違いにより、バイポーラトランジスタと抵抗体の使用比
率が４：３から大きくずれる場合があり、図８のように
事前にバイポーラトランジスタ領域Ａと抵抗体領域Ｂを
専用領域として配置していると、非常に無駄な領域が発
生する事になる。図８において、バイポーラトランジス
タ領域ＡではＰ形シリコン基体１とｎ- 型エピタキシャ
ル層３との間にｎ+ 型埋込層２を形成し、コレクタ領域
となるｎ- 型エピタキシャル層３内にＰ型ベース領域２
１を形成し、その内にｎ型エミッタ領域２２を形成して
いる。絶縁膜６，１０の開口を通して多結晶シリコン電
極５，７がそれぞれベース領域２１，エミッタ領域２２
に接続し、さらにアルミ電極１１を形成している。一
方、トレンチ，１５により分離された抵抗体領域Ｂに
は、素子分離用の厚いシリコン酸化膜４上に多結晶シリ
コン抵抗体２０を形成し、その両端をアルミ電極１１に
接続している。
タ領域Ａとそれとは独立な領域Ｂに配置された抵抗体を
有している。一般的には、回路構成を考慮して（バイポ
ーラトランジスタ数）：（抵抗体数）＝４：３程度であ
らかじめ事前に配置されている。ところが、回路構成の
違いにより、バイポーラトランジスタと抵抗体の使用比
率が４：３から大きくずれる場合があり、図８のように
事前にバイポーラトランジスタ領域Ａと抵抗体領域Ｂを
専用領域として配置していると、非常に無駄な領域が発
生する事になる。図８において、バイポーラトランジス
タ領域ＡではＰ形シリコン基体１とｎ- 型エピタキシャ
ル層３との間にｎ+ 型埋込層２を形成し、コレクタ領域
となるｎ- 型エピタキシャル層３内にＰ型ベース領域２
１を形成し、その内にｎ型エミッタ領域２２を形成して
いる。絶縁膜６，１０の開口を通して多結晶シリコン電
極５，７がそれぞれベース領域２１，エミッタ領域２２
に接続し、さらにアルミ電極１１を形成している。一
方、トレンチ，１５により分離された抵抗体領域Ｂに
は、素子分離用の厚いシリコン酸化膜４上に多結晶シリ
コン抵抗体２０を形成し、その両端をアルミ電極１１に
接続している。
【０００４】
【発明が解決しようとする課題】従来の半導体装置で
は、上記のようにバイポーラトランジスタ領域と、抵抗
体領域があらかじめ決められた領域にそれぞれ独立に配
置されており、異なる回路構成でも対応できるようある
程度余裕をもって構成されていた。従って、バイポーラ
トランジスタや抵抗体の利用率が高い製品でも約５０％
程度であり、残りの素子は未使用の状態であった。この
事は、素子の微細化やマージン縮小を行っても常に半分
以下の素子が有効に利用されずに、ただ面積だけが余分
に必要となっており、実質的な集積度の向上の大きな妨
げになっていた。
は、上記のようにバイポーラトランジスタ領域と、抵抗
体領域があらかじめ決められた領域にそれぞれ独立に配
置されており、異なる回路構成でも対応できるようある
程度余裕をもって構成されていた。従って、バイポーラ
トランジスタや抵抗体の利用率が高い製品でも約５０％
程度であり、残りの素子は未使用の状態であった。この
事は、素子の微細化やマージン縮小を行っても常に半分
以下の素子が有効に利用されずに、ただ面積だけが余分
に必要となっており、実質的な集積度の向上の大きな妨
げになっていた。
【０００５】一方、上記の余分な領域を発生させないた
め、スタンダードセル方式を採用すれば、集積度の大幅
な向上、性能の改善が見込まれる。しかし、スタンダー
ドセル方式では、下地の最初の工程から品種専用設計で
あるため、開発工期が通常のゲートアレイ方式に比べ３
〜４倍、当然開発コストの大幅な増大を招き、少量多品
種を考えた場合、現実的な解になり得なかった。
め、スタンダードセル方式を採用すれば、集積度の大幅
な向上、性能の改善が見込まれる。しかし、スタンダー
ドセル方式では、下地の最初の工程から品種専用設計で
あるため、開発工期が通常のゲートアレイ方式に比べ３
〜４倍、当然開発コストの大幅な増大を招き、少量多品
種を考えた場合、現実的な解になり得なかった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
少なくともバイポーラトランジスタにより構成されたゲ
ートアレイあるいはスタンダードセルにおいて、素子領
域には半導体基板上に抵抗体しか形成されない抵抗体領
域を設けず、当該素子領域のほぼ全面にバイポーラトラ
ンジスタを敷き詰め、敷き詰められたバイポーラトラン
ジスタのうち未使用のバイポーラトランジスタ上に抵抗
体を備え、抵抗体の一端を未使用のバイポーラトランジ
スタのベースコンタクト、コレクタコンタクトまたはエ
ミッタコンタクトに接続している。
少なくともバイポーラトランジスタにより構成されたゲ
ートアレイあるいはスタンダードセルにおいて、素子領
域には半導体基板上に抵抗体しか形成されない抵抗体領
域を設けず、当該素子領域のほぼ全面にバイポーラトラ
ンジスタを敷き詰め、敷き詰められたバイポーラトラン
ジスタのうち未使用のバイポーラトランジスタ上に抵抗
体を備え、抵抗体の一端を未使用のバイポーラトランジ
スタのベースコンタクト、コレクタコンタクトまたはエ
ミッタコンタクトに接続している。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例の半導体チッ
プの断面図である。
プの断面図である。
【０００９】Ｐ型シリコン基体１上に選択的に設けられ
たｎ+ 型埋込み層２とそれらを含むシリコン基体上に成
長されたｎ- 型エピタキシャル層３からなる基板に、素
子分離絶縁用のシリコン酸化膜４とトレンチ分離１５に
よって各バイポーラトランジスタは分離されている。次
に、ベース電極用のＰ+ 型の第１の多結晶シリコン５と
第１の絶縁膜６によって分離されたエミッタ電極用のｎ
+ の第２の多結晶シリコン７それぞれを介して、ベース
及びエミッタと接続されている。また、コレクタコンタ
クトとしては、例えば、ｎ+ 型の第１の多結晶シリコン
１６あるいは、別層の多結晶を用いて、接続されるよう
になっている。
たｎ+ 型埋込み層２とそれらを含むシリコン基体上に成
長されたｎ- 型エピタキシャル層３からなる基板に、素
子分離絶縁用のシリコン酸化膜４とトレンチ分離１５に
よって各バイポーラトランジスタは分離されている。次
に、ベース電極用のＰ+ 型の第１の多結晶シリコン５と
第１の絶縁膜６によって分離されたエミッタ電極用のｎ
+ の第２の多結晶シリコン７それぞれを介して、ベース
及びエミッタと接続されている。また、コレクタコンタ
クトとしては、例えば、ｎ+ 型の第１の多結晶シリコン
１６あるいは、別層の多結晶を用いて、接続されるよう
になっている。
【００１０】以上述べた半導体装置は、従来から用いら
れている一般的なバイポーラトランジスタと全く同様で
あるが、素子領域に全面に敷き詰め、抵抗領域を特に設
けないように配置する。次に、エミッタ電極用のｎ+ 型
の第２の多結晶シリコン７をパターニング後、第２の絶
縁膜８（例えば、化学的気相成長法によるシリコン酸化
膜、あるいは、ＢＰＳＧ膜）を２００〜５００ｎｍ成長
し、ベースコンタクト部のみ開口し、Ｐ型の第３の多結
晶シリコン９を１００〜２００ｎｍ成長する。
れている一般的なバイポーラトランジスタと全く同様で
あるが、素子領域に全面に敷き詰め、抵抗領域を特に設
けないように配置する。次に、エミッタ電極用のｎ+ 型
の第２の多結晶シリコン７をパターニング後、第２の絶
縁膜８（例えば、化学的気相成長法によるシリコン酸化
膜、あるいは、ＢＰＳＧ膜）を２００〜５００ｎｍ成長
し、ベースコンタクト部のみ開口し、Ｐ型の第３の多結
晶シリコン９を１００〜２００ｎｍ成長する。
【００１１】この状態で、製品下地が完了する。
【００１２】次に、各品種に展開するにあたり、抵抗体
として用いる領域は、Ｐ型の第３の多結晶シリコン９を
所望のパターンでエッチングし、多結晶シリコンからな
る抵抗体をバイポーラトランジスタ上に形成すると同時
にバイポーラトランジスタとして用いる領域はベースコ
ンタクト１２のまわりのみ残し、他は全て除去する。こ
のように、Ｐ型の第３の多結晶シリコン９から、抵抗体
を形成する時点で製品展開がなされ、従ってあらかじめ
バイポーラトランジスタと抵抗体をそれぞれ設ける必要
もなく、無駄な素子を設ける必要もない。
として用いる領域は、Ｐ型の第３の多結晶シリコン９を
所望のパターンでエッチングし、多結晶シリコンからな
る抵抗体をバイポーラトランジスタ上に形成すると同時
にバイポーラトランジスタとして用いる領域はベースコ
ンタクト１２のまわりのみ残し、他は全て除去する。こ
のように、Ｐ型の第３の多結晶シリコン９から、抵抗体
を形成する時点で製品展開がなされ、従ってあらかじめ
バイポーラトランジスタと抵抗体をそれぞれ設ける必要
もなく、無駄な素子を設ける必要もない。
【００１３】図２には、全面に敷き詰められたバイポー
ラトランジスタとその一部上に多結晶シリコンからなる
抵抗体の配置例の平面図を示す。この図のように、バイ
ポーラトランジスタとして使用する（図で左右に位置す
る）場合は、ベースコンタクト１２のみに第３の多結晶
シリコン（一点鎖線で囲まれた領域）９を残し、抵抗体
として使用する（図で中央に位置する）場合は、バイポ
ーラトランジスタ上に第３の多結晶シリコン（一点鎖線
で囲まれた領域）９を残すようにエッチングする。
ラトランジスタとその一部上に多結晶シリコンからなる
抵抗体の配置例の平面図を示す。この図のように、バイ
ポーラトランジスタとして使用する（図で左右に位置す
る）場合は、ベースコンタクト１２のみに第３の多結晶
シリコン（一点鎖線で囲まれた領域）９を残し、抵抗体
として使用する（図で中央に位置する）場合は、バイポ
ーラトランジスタ上に第３の多結晶シリコン（一点鎖線
で囲まれた領域）９を残すようにエッチングする。
【００１４】図３は、ＥＣＬ回路のバッファ回路におい
て、本実施例を用いた場合の抵抗体Ｒに付随するトラン
ジスタＴｒ，ダイオードＤｉの状態を示したものであ
る。この場合Ｔｒのエミッタ端子がフローディング状態
であるが、基本的にはＰｎダイオードにより絶縁分離さ
れており、回路上の不具合もなく形成可能である。
て、本実施例を用いた場合の抵抗体Ｒに付随するトラン
ジスタＴｒ，ダイオードＤｉの状態を示したものであ
る。この場合Ｔｒのエミッタ端子がフローディング状態
であるが、基本的にはＰｎダイオードにより絶縁分離さ
れており、回路上の不具合もなく形成可能である。
【００１５】次に図４は本発明の第２実施例の半導体チ
ップの断面図である。
ップの断面図である。
【００１６】図１で説明したと同様に従来から用いられ
ている一般的なバイポーラトランジスタを素子領域全面
に敷き詰めエミッタ電極用のｎ+ 型の第２の多結晶シリ
コン７上に、第２の絶縁膜８を成長し、コレクタコンタ
クト部のみを開口し、ｎ型の第４の多結晶シリコン２１
を１００〜２００ｎｍ成長する。その後、図２と同様
に、抵抗体として使用するか、下に埋設されているバイ
ポーラトランジスタを使用するかで、第４の多結晶シリ
コン２１を所望のパターンでエッチングする。
ている一般的なバイポーラトランジスタを素子領域全面
に敷き詰めエミッタ電極用のｎ+ 型の第２の多結晶シリ
コン７上に、第２の絶縁膜８を成長し、コレクタコンタ
クト部のみを開口し、ｎ型の第４の多結晶シリコン２１
を１００〜２００ｎｍ成長する。その後、図２と同様
に、抵抗体として使用するか、下に埋設されているバイ
ポーラトランジスタを使用するかで、第４の多結晶シリ
コン２１を所望のパターンでエッチングする。
【００１７】図５はＥＣＬ回路で良く用いられる抵抗体
（一点鎖線で囲まれた領域）２１とバイポーラトランジ
スタのコレクタ端子を接続した場合の本発明の実施例の
平面図を示す。この実施例においては、抵抗体２１とコ
レクタコンタクト１４はアルミ電極を介す事なく接続可
能なため接続端子数の低減が可能である。
（一点鎖線で囲まれた領域）２１とバイポーラトランジ
スタのコレクタ端子を接続した場合の本発明の実施例の
平面図を示す。この実施例においては、抵抗体２１とコ
レクタコンタクト１４はアルミ電極を介す事なく接続可
能なため接続端子数の低減が可能である。
【００１８】図６は、図５で示したＥＣＬ回路における
回路上の接続及び各端子を示す。この回路において、従
来は、端子数が５個必要であったが、本発明において
は、端子数は３個で実現可能である。
回路上の接続及び各端子を示す。この回路において、従
来は、端子数が５個必要であったが、本発明において
は、端子数は３個で実現可能である。
【００１９】以上説明したように、バイポーラトランジ
スタ上に形成された抵抗体が、ベースコンタクトに接続
されている場合、あるいはコレクタに接続されている場
合の実施例を説明したが、更にエミッタのみに接続され
ている場合でも使用可能であり、また、コレクタ及びエ
ミッタに多結晶シリコンの抵抗体が接続されている場合
でも使用可能である。
スタ上に形成された抵抗体が、ベースコンタクトに接続
されている場合、あるいはコレクタに接続されている場
合の実施例を説明したが、更にエミッタのみに接続され
ている場合でも使用可能であり、また、コレクタ及びエ
ミッタに多結晶シリコンの抵抗体が接続されている場合
でも使用可能である。
【００２０】図７にバイポーラトランジスタＴｒのコレ
クタ及びエミッタに多結晶シリコンの抵抗体Ｒが接続さ
れた場合の未使用のバイポーラトランジスタの状態を示
す。
クタ及びエミッタに多結晶シリコンの抵抗体Ｒが接続さ
れた場合の未使用のバイポーラトランジスタの状態を示
す。
【００２１】
【００２２】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタを用いたゲートアレイやスタンダードセ
ルにおける内部セルにおいて、ほぼ全面にバイポーラト
ランジスタを敷き詰め、そのトランジスタ上に多結晶シ
リコンからなる抵抗体を配置し、バイポーラトランジス
タあるいは抵抗体を必要に応じて自由に選択する事によ
り、あらかじめトランジスタ専用領域あるいは抵抗体専
用領域を配置する必要がなく、ほぼ１００％の素子が利
用可能となり無駄な領域をなくする事が可能である。例
えば、従来のゲートアレイに比べ素子利用率で約２倍に
なり、従って集積度においても、少なくとも２倍以上に
なる。実質的には約４〜５倍の集積度が可能となる。
ラトランジスタを用いたゲートアレイやスタンダードセ
ルにおける内部セルにおいて、ほぼ全面にバイポーラト
ランジスタを敷き詰め、そのトランジスタ上に多結晶シ
リコンからなる抵抗体を配置し、バイポーラトランジス
タあるいは抵抗体を必要に応じて自由に選択する事によ
り、あらかじめトランジスタ専用領域あるいは抵抗体専
用領域を配置する必要がなく、ほぼ１００％の素子が利
用可能となり無駄な領域をなくする事が可能である。例
えば、従来のゲートアレイに比べ素子利用率で約２倍に
なり、従って集積度においても、少なくとも２倍以上に
なる。実質的には約４〜５倍の集積度が可能となる。
【００２３】一方、スタンダードセルにおいては、集積
度上の利点はあまりないが、品種工程が通常の配線工程
以外に、抵抗体形成の工程が追加されるだけであるた
め、工期的には、ほぼゲートアレイに匹敵する工期で実
現でき、従来に比べほぼ１／３の工期が可能となった。
従って従来少量多品種に適用されなかったスタンダード
セルが現実のものとなった。
度上の利点はあまりないが、品種工程が通常の配線工程
以外に、抵抗体形成の工程が追加されるだけであるた
め、工期的には、ほぼゲートアレイに匹敵する工期で実
現でき、従来に比べほぼ１／３の工期が可能となった。
従って従来少量多品種に適用されなかったスタンダード
セルが現実のものとなった。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例の平面図。
【図３】本発明の一実施例のＥＣＬバッファ回路におけ
る寄生トランジスタ及びダイオードを記した回路図。
る寄生トランジスタ及びダイオードを記した回路図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第２の実施例の平面図。
【図６】本発明の第２の実施例の各素子の接続状態を示
す回路図。
す回路図。
【図７】本発明の第３の実施例の寄生トランジスタ及び
ダイオードを記した回路図。
ダイオードを記した回路図。
【図８】従来の半導体装置の断面図。
５ 第１の多結晶シリコン ６ 第１の絶縁膜 ７ 第２の多結晶シリコン ８ 第２の絶縁膜 ９ 第３の多結晶シリコン（抵抗体） １２ ベースコンタクト １３ エミッタコンタクト １４ コレクタコンタクト ２０ 多結晶シリコン抵抗体 ２１ 第４の多結晶シリコン（抵抗体） Ａ バイポーラトランジスタ領域 Ｂ 抵抗体領域 Ｃ，Ｄ，Ｅ 接続端子
Claims (3)
- 【請求項１】 少なくともバイポーラトランジスタによ
り構成されたゲートアレイあるいはスタンダードセルに
おいて、素子領域には半導体基板上に抵抗体しか形成さ
れない抵抗体領域を設けず、当該素子領域のほぼ全面に
バイポーラトランジスタを敷き詰め、前記敷き詰められ
たバイポーラトランジスタのうち未使用のバイポーラト
ランジスタ上に抵抗体を設け、前記抵抗体の一端を前記
未使用のバイポーラトランジスタのベースコンタクト、
コレクタコンタクトまたはエミッタコンタクトに接続し
たことを特徴とする半導体装置。 - 【請求項２】 前記抵抗体の他端は前記未使用のバイポ
ーラトランジスタ上に位置していることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 ＥＣＬ回路が前記バイポーラトランジス
タと前記抵抗体とを具備して構成されていることを特徴
とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269822A JP2836318B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
| EP92117753A EP0537782A1 (en) | 1991-10-18 | 1992-10-16 | Semicustom-made integrated circuit device with resistors over transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269822A JP2836318B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110042A JPH05110042A (ja) | 1993-04-30 |
| JP2836318B2 true JP2836318B2 (ja) | 1998-12-14 |
Family
ID=17477659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269822A Expired - Lifetime JP2836318B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0537782A1 (ja) |
| JP (1) | JP2836318B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197962A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6289341A (ja) * | 1985-10-15 | 1987-04-23 | Mitsubishi Electric Corp | マスタスライス方式大規模半導体集積回路装置の製造方法 |
| GB8726366D0 (en) * | 1987-11-11 | 1987-12-16 | Lsi Logic Ltd | Ic array |
| JP2850345B2 (ja) * | 1989-02-09 | 1999-01-27 | ソニー株式会社 | マスタスライス方式の半導体集積回路装置 |
-
1991
- 1991-10-18 JP JP3269822A patent/JP2836318B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-16 EP EP92117753A patent/EP0537782A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110042A (ja) | 1993-04-30 |
| EP0537782A1 (en) | 1993-04-21 |
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