JPH0461360A - 半導体装置の多層配線形成方法 - Google Patents
半導体装置の多層配線形成方法Info
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- JPH0461360A JPH0461360A JP17154990A JP17154990A JPH0461360A JP H0461360 A JPH0461360 A JP H0461360A JP 17154990 A JP17154990 A JP 17154990A JP 17154990 A JP17154990 A JP 17154990A JP H0461360 A JPH0461360 A JP H0461360A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の多層配線の形成方法において
、上下の配線間を接続するためのスルーホールを形成す
る際に、その側壁に露出しているＳＯＧ膜を覆うことで
、ＳＯＧ膜からの脱ガス等による悪影響から金属配線を
保護す、る半導体装置の多層配線を形成する方法に関す
る。
、上下の配線間を接続するためのスルーホールを形成す
る際に、その側壁に露出しているＳＯＧ膜を覆うことで
、ＳＯＧ膜からの脱ガス等による悪影響から金属配線を
保護す、る半導体装置の多層配線を形成する方法に関す
る。
従来の半導体装置、例えばバイポーラ集積回路やＭＯ３
集積回路では、高集積密度化のために多層配線が施され
ている。どのような半導体装置の多層配線の形成は、ま
ず、第２図に示すように、半導体基板１の表面にアルミ
ニウムを蒸着した後、所定の配線パターンにエツチング
して第１のＡｆ配線２を形成する。淡いで、半導体基板
１および前記配線２の上に、プラズマＣＶＤ法によりプ
ラズマＳｉＯ□でなる第１の絶縁膜３を形成する。
集積回路では、高集積密度化のために多層配線が施され
ている。どのような半導体装置の多層配線の形成は、ま
ず、第２図に示すように、半導体基板１の表面にアルミ
ニウムを蒸着した後、所定の配線パターンにエツチング
して第１のＡｆ配線２を形成する。淡いで、半導体基板
１および前記配線２の上に、プラズマＣＶＤ法によりプ
ラズマＳｉＯ□でなる第１の絶縁膜３を形成する。
さらに、前記第１の絶縁膜３上の段差を埋めて半導体基
板の平坦化をはかるために、Ｓｉ化合物４を主成分とす
る溶液を前記第１の絶縁膜３上に塗布した後、熱処理に
よって硬化させてＳＯＧ膜４を形成する。次に、前記形
成した平坦面上に、プラズマＣＶＤ法によりプラズマＳ
ｉＯ□でなる第２の絶縁膜５を形成する。
板の平坦化をはかるために、Ｓｉ化合物４を主成分とす
る溶液を前記第１の絶縁膜３上に塗布した後、熱処理に
よって硬化させてＳＯＧ膜４を形成する。次に、前記形
成した平坦面上に、プラズマＣＶＤ法によりプラズマＳ
ｉＯ□でなる第２の絶縁膜５を形成する。
前記工程が終了したら、第１のＡｌ配綿２上の第】及び
第２の絶縁膜３．５とＳＯＧ膜４をエツチングして、第
１のへ１配線２を露出させてスルーホール１０を形成す
る。
第２の絶縁膜３．５とＳＯＧ膜４をエツチングして、第
１のへ１配線２を露出させてスルーホール１０を形成す
る。
次に、前記形成したスルーホール１０にアルミニウムを
蒸着して、第２のＡｎ配線７を形成して第１のＡ２配線
２と接続する。
蒸着して、第２のＡｎ配線７を形成して第１のＡ２配線
２と接続する。
しかしながら、従来の半導体装置の多層配線形成方法で
は、スルーホール１０の側壁で露出しているＳＯＧ膜４
からの水蒸気等の脱ガスにより、第１のＡｌ配置２と第
２のＡ１配線７を接続しているスルーホール１０内のＡ
１配線が腐蝕することにより空隙が生じて接触抵抗が大
きくなり、導電不良を起こして半導体装置の歩留が劣化
するという問題があった。
は、スルーホール１０の側壁で露出しているＳＯＧ膜４
からの水蒸気等の脱ガスにより、第１のＡｌ配置２と第
２のＡ１配線７を接続しているスルーホール１０内のＡ
１配線が腐蝕することにより空隙が生じて接触抵抗が大
きくなり、導電不良を起こして半導体装置の歩留が劣化
するという問題があった。
また、Ａ１．配線の微細化に伴い、スルーホール１０の
アスペクト比が大きくなり、ＳＯＧ膜５による脱ガスの
ためにスルーホール１０側壁へのアルミニウムの付着量
が減少したり、下地アルミニウム上に絶縁物が形成され
１，１！配線が導電不良になるという問題もあった。
アスペクト比が大きくなり、ＳＯＧ膜５による脱ガスの
ためにスルーホール１０側壁へのアルミニウムの付着量
が減少したり、下地アルミニウム上に絶縁物が形成され
１，１！配線が導電不良になるという問題もあった。
この発明は、スルーホール側壁に導電性保護膜を形成す
ることで、ＳＯＧ膜からの脱ガス等によるスルーホール
内の金属配線への悪影響を防止することができる半導体
装置の多層配線形成方法を提供することを目的としてい
る。
ることで、ＳＯＧ膜からの脱ガス等によるスルーホール
内の金属配線への悪影響を防止することができる半導体
装置の多層配線形成方法を提供することを目的としてい
る。
〔課題を解決するための手段］
上記目的を達成するために、この発明の半導体装置の多
層配線形成方法は、半導体基板上に形成した第１の金属
配線を覆うように第１の絶縁膜を形成し、該第１の絶縁
膜上にＳｉ化合物を主成分とする溶液を塗布焼成するこ
とでＳＯＧ膜を形成して平坦化をはかり、そのＳＯＧ膜
上に第２の絶縁膜を形成した後、前記第１の金属配線に
達するスルーポールを形成し、さらに、第２の絶縁膜上
及びスルーホール内に第２の金属配線を形成する半導体
装置の多層配線形成方法において、前記スルーホールを
形成する際に、第１の金属配線に達する開孔を形成し、
核間孔に前記ＳＯＣ膜からの脱ガスに対して耐性を有す
る高導電性物質でなる導電膜を被着した後、これをエッ
チバックして前記開孔の側壁部の導電膜のみを残して、
前記ＳＯＧ膜の露出部を覆う導電性サイドウオールを形
成することを特徴としている。
層配線形成方法は、半導体基板上に形成した第１の金属
配線を覆うように第１の絶縁膜を形成し、該第１の絶縁
膜上にＳｉ化合物を主成分とする溶液を塗布焼成するこ
とでＳＯＧ膜を形成して平坦化をはかり、そのＳＯＧ膜
上に第２の絶縁膜を形成した後、前記第１の金属配線に
達するスルーポールを形成し、さらに、第２の絶縁膜上
及びスルーホール内に第２の金属配線を形成する半導体
装置の多層配線形成方法において、前記スルーホールを
形成する際に、第１の金属配線に達する開孔を形成し、
核間孔に前記ＳＯＣ膜からの脱ガスに対して耐性を有す
る高導電性物質でなる導電膜を被着した後、これをエッ
チバックして前記開孔の側壁部の導電膜のみを残して、
前記ＳＯＧ膜の露出部を覆う導電性サイドウオールを形
成することを特徴としている。
ここで、前記高導電性物質としては、高濃度の不純物（
例えば１０”ｃｍづ程度の濃度のリンやボロン）を含ん
だアモルファスＳｉやＴｉＮ、Ｗ等がある。
例えば１０”ｃｍづ程度の濃度のリンやボロン）を含ん
だアモルファスＳｉやＴｉＮ、Ｗ等がある。
本発明の半導体装置の多層配線形成方法では、ＳＯＧ膜
による脱ガスから金属配線のコンタクト部分を保護する
ために、スルーホールの側壁にＳＯＧ膜からの脱ガスに
対して耐性を有する高導電性物質でなる導電性サイドウ
オールを形成する。
による脱ガスから金属配線のコンタクト部分を保護する
ために、スルーホールの側壁にＳＯＧ膜からの脱ガスに
対して耐性を有する高導電性物質でなる導電性サイドウ
オールを形成する。
この導電性サイドウオール形成によりスルーホールの径
が小さくなり、第２の金属配線の断面積が減少して通電
抵抗を増すことになるが、サイドウオールが導電性の高
い物質で形成されるために、この導電性サイドウオール
を含んで導電路が形成されて、配線の実効的なスルーホ
ールの径は変わることがなく、しかもエッチバックのマ
ージンを広くとることができ、厳密なエッチバックの制
御を必要としない。
が小さくなり、第２の金属配線の断面積が減少して通電
抵抗を増すことになるが、サイドウオールが導電性の高
い物質で形成されるために、この導電性サイドウオール
を含んで導電路が形成されて、配線の実効的なスルーホ
ールの径は変わることがなく、しかもエッチバックのマ
ージンを広くとることができ、厳密なエッチバックの制
御を必要としない。
〔実施例］
以下、この発明の実施例を図面に基づいて説明する。第
１図（ａ）〜（ｆ）は、本発明の一実施例を示す断面図
であり、半導体装置の製造工程の一部分を示している。
１図（ａ）〜（ｆ）は、本発明の一実施例を示す断面図
であり、半導体装置の製造工程の一部分を示している。
まず、製造工程を説明すると、スパッタ装置を使用して
半導体基板１の上にアルミニウムを蒸着した後、フォト
エツチングにより前記蒸着したアルミニウムの膜を所定
の配線パターンにエツチングして、第１のＡｌ配！２を
形成する。
半導体基板１の上にアルミニウムを蒸着した後、フォト
エツチングにより前記蒸着したアルミニウムの膜を所定
の配線パターンにエツチングして、第１のＡｌ配！２を
形成する。
次に、プラズマＣＶＤ法により、前記基板１および第１
のＡｌ配線２の上に、プラズマＳｉｎ。
のＡｌ配線２の上に、プラズマＳｉｎ。
でなる第１の絶縁膜３を形成する（第１図（ａ）を参照
）。
）。
次に、前記第１の絶縁膜３の上にＳＯＧ法により、Ｓｉ
化合物を主成分とするエタノール有機溶剤を塗布した後
、４００°Ｃで焼成してＳｉＯ□でなるＳＯＧ膜４を形
成することで、第１の絶縁膜３の表面に形成された段差
を埋めて、基板の平坦化をはかる。
化合物を主成分とするエタノール有機溶剤を塗布した後
、４００°Ｃで焼成してＳｉＯ□でなるＳＯＧ膜４を形
成することで、第１の絶縁膜３の表面に形成された段差
を埋めて、基板の平坦化をはかる。
次に、前記形成したＳＯＧ膜４の上にプラズマＣＶＤ法
により、プラズマＳｉＯ□でなる第２の絶縁膜５を形成
する（第１図（ｂ）を参照）。
により、プラズマＳｉＯ□でなる第２の絶縁膜５を形成
する（第１図（ｂ）を参照）。
次に、第１のＡｌ配線２の一部を露出させてスルーホー
ル８を形成するために、図示していないポジ型レジスト
を被着して、これに光を選択的に照射してマスクを形成
し、反応性イオンエツチングにより第１のへ！配線２上
の第１及び第２の絶縁膜３，５とＳＯＧ膜４を除去して
、開孔８ａを形成し、さらに、前記被着したレジストを
除去する（第１図（Ｃ）を参照）。
ル８を形成するために、図示していないポジ型レジスト
を被着して、これに光を選択的に照射してマスクを形成
し、反応性イオンエツチングにより第１のへ！配線２上
の第１及び第２の絶縁膜３，５とＳＯＧ膜４を除去して
、開孔８ａを形成し、さらに、前記被着したレジストを
除去する（第１図（Ｃ）を参照）。
次に、前記形成した開孔８ａ内および第２の絶縁膜５の
上に、プラズマＣＶＤ法により、例えばリンやボロンな
どの不純物を１０１１０ｌ９’程度の濃度で含んだアモ
ルファスＳｉでなる導電膜６を被着しく第１図（ｄ）を
参照）、その導電膜６を反応性イオンエツチングにより
エッチハックして、開孔８ａの側壁部分のみ残し導電性
サイドウオール９を形成することにより、スルーホール
８を形成する（第１図（ｅ）を参照）。このとき、前記
サイドウオール９は後に形成するＡｌ配線と共に導電路
を形成するために、前記エッチバックのマージンを広く
とることができるので、厳密なエッチバックの制御を必
要としない。
上に、プラズマＣＶＤ法により、例えばリンやボロンな
どの不純物を１０１１０ｌ９’程度の濃度で含んだアモ
ルファスＳｉでなる導電膜６を被着しく第１図（ｄ）を
参照）、その導電膜６を反応性イオンエツチングにより
エッチハックして、開孔８ａの側壁部分のみ残し導電性
サイドウオール９を形成することにより、スルーホール
８を形成する（第１図（ｅ）を参照）。このとき、前記
サイドウオール９は後に形成するＡｌ配線と共に導電路
を形成するために、前記エッチバックのマージンを広く
とることができるので、厳密なエッチバックの制御を必
要としない。
次に、前記形成したスルーホール８にアルミニウムを蒸
着し、所定の配線パターンにエツチングして第２のＡｌ
配線７を形成して（第１図げ）を参照）、第１のＡｌ配
線２と第２のＡｌ配線７を接続し、目的とする半導体装
置の多層配線が形成される。
着し、所定の配線パターンにエツチングして第２のＡｌ
配線７を形成して（第１図げ）を参照）、第１のＡｌ配
線２と第２のＡｌ配線７を接続し、目的とする半導体装
置の多層配線が形成される。
以上の工程で半導体装置の多層配線を形成することによ
り、スルーホール８の側壁で露出していたＳＯＧ膜４が
導電性サイドウオール９で覆われるため、８００Ｍ４か
ら出る脱ガスからＡｌ配線を保護して導電不良を防止す
る。
り、スルーホール８の側壁で露出していたＳＯＧ膜４が
導電性サイドウオール９で覆われるため、８００Ｍ４か
ら出る脱ガスからＡｌ配線を保護して導電不良を防止す
る。
また、導電性サイドウオール９の形成により、スルーホ
ール８の径が小さくなってＡｌ配線自体の断面積が減少
することにより、通電抵抗は大きくなるが、前記サイド
ウオール９を導電性物質で形成するために、このサイド
ウオール９とＡ２配線との全体の通電抵抗は導電性サイ
ドウオール９を形成しないときのＡｌ配線の抵抗と殆ど
変化がなく、Ａｊ２配線の実効的なスルーホール８の径
は変更されない。
ール８の径が小さくなってＡｌ配線自体の断面積が減少
することにより、通電抵抗は大きくなるが、前記サイド
ウオール９を導電性物質で形成するために、このサイド
ウオール９とＡ２配線との全体の通電抵抗は導電性サイ
ドウオール９を形成しないときのＡｌ配線の抵抗と殆ど
変化がなく、Ａｊ２配線の実効的なスルーホール８の径
は変更されない。
なお、本実施例では、金属配線としてアルミニウムを使
用したが、Ｗ、Ｔｉ、Ｍｏ等の導電性金属又はその化合
物を適用することができ、要は半導体基板上への蒸着可
能な導電性物質であれば良い。
用したが、Ｗ、Ｔｉ、Ｍｏ等の導電性金属又はその化合
物を適用することができ、要は半導体基板上への蒸着可
能な導電性物質であれば良い。
また、サイドウオールを形成する物質として、高濃度の
導電性不純物を含んだアモルファスＳｉを使用したが、
ＴｉＮ、Ｗ等の導電性材料を適用することができ、要は
スルーホール側壁に被着し、ＳＯＧ膜４からの脱ガスに
対して耐性を有する高導電性物質であれば良い。
導電性不純物を含んだアモルファスＳｉを使用したが、
ＴｉＮ、Ｗ等の導電性材料を適用することができ、要は
スルーホール側壁に被着し、ＳＯＧ膜４からの脱ガスに
対して耐性を有する高導電性物質であれば良い。
さらに、本実施例では、絶縁膜３．５をプラズマＣＶＤ
法によって形成したが、これに代えて減圧ＣＶＤ法等の
他の公知の手段を使用して形成するようにしても良い。
法によって形成したが、これに代えて減圧ＣＶＤ法等の
他の公知の手段を使用して形成するようにしても良い。
さらにまた、本実施例では、有機系Ｓｉ化合物を使用し
たＳＯＧ法によってＳＯＧ膜を形成したが、これに代え
て無機系Ｓｉ化合物を使用したＳＯＧ法によってＳＯＧ
Ｍを形成するようにしても良い。
たＳＯＧ法によってＳＯＧ膜を形成したが、これに代え
て無機系Ｓｉ化合物を使用したＳＯＧ法によってＳＯＧ
Ｍを形成するようにしても良い。
以上説明してきたように、本発明の半導体装置の多層配
線形成方法では、導電性サイドウオールによって、ＳＯ
Ｇ膜から金属配線を保護するために、金属配線のカバー
リッジが向上し、且つ、前記ＳＯＧ膜からの脱ガスによ
る導通不良を防止して、歩留の良好な配線が可能になる
という効果がある。
線形成方法では、導電性サイドウオールによって、ＳＯ
Ｇ膜から金属配線を保護するために、金属配線のカバー
リッジが向上し、且つ、前記ＳＯＧ膜からの脱ガスによ
る導通不良を防止して、歩留の良好な配線が可能になる
という効果がある。
また、サイドウオールを導電性の物質で形成するため、
スルーホールの側壁にサイドウオールを形成しても、導
電性サイドウオールが導電路の一部になるために、実効
的なスルーホールの径は変わることがなく、しかもエツ
チングに対するマージンを広くとることができるため、
エッチバック時の制御を厳密に行う必要がないという効
果もある。
スルーホールの側壁にサイドウオールを形成しても、導
電性サイドウオールが導電路の一部になるために、実効
的なスルーホールの径は変わることがなく、しかもエツ
チングに対するマージンを広くとることができるため、
エッチバック時の制御を厳密に行う必要がないという効
果もある。
さらに、従来の工程に導電性サイドウオール形成工程を
追加するだけで、ＳＯＧ膜からの脱ガスの影響を除去し
た多層配線の形成が可能になるという効果もある。
追加するだけで、ＳＯＧ膜からの脱ガスの影響を除去し
た多層配線の形成が可能になるという効果もある。
第１図（ａ）〜（ｆ）は半導体装置の工程を示す断面図
、第２図は従来の半導体装置を示す断面図である。 ｌ・・・半導体基板、２・・・第１のＡ！配線、３・・
・第１の絶縁膜、４・・・ＳＯＧ膜、５・・・第２の絶
縁膜、６・・・導電膜、７・・・第２の、Ｉ！配装、８
・・・スルーホール、９・・・導電性サイ ドウオール
、第２図は従来の半導体装置を示す断面図である。 ｌ・・・半導体基板、２・・・第１のＡ！配線、３・・
・第１の絶縁膜、４・・・ＳＯＧ膜、５・・・第２の絶
縁膜、６・・・導電膜、７・・・第２の、Ｉ！配装、８
・・・スルーホール、９・・・導電性サイ ドウオール
Claims (1)
- （１）半導体基板上に形成した第１の金属配線を覆うよ
うに第１の絶縁膜を形成し、該第１の絶縁膜上にＳｉ化
合物を主成分とする溶液を塗布焼成することでＳＯＧ膜
を形成して平坦化をはかり、そのＳＯＧ膜上に第２の絶
縁膜を形成した後、前記第１の金属配線に達するスルー
ホールを形成し、さらに、第２の絶縁膜上及びスルーホ
ール内に第２の金属配線を形成する半導体装置の多層配
線形成方法において、前記スルーホールを形成する際に
、第１の金属配線に達する開孔を形成し、該開孔に前記
ＳＯＧ膜からの脱ガスに対して耐性を有する高導電性物
質でなる導電膜を被着した後、これをエッチバックして
前記開孔の側壁部の導電膜のみを残して、前記ＳＯＧ膜
の露出部を覆う導電性サイドウォールを形成することを
特徴とする半導体装置の多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17154990A JPH0461360A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17154990A JPH0461360A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461360A true JPH0461360A (ja) | 1992-02-27 |
Family
ID=15925191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17154990A Pending JPH0461360A (ja) | 1990-06-29 | 1990-06-29 | 半導体装置の多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461360A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304215A (ja) * | 1992-04-28 | 1993-11-16 | Nec Corp | 半導体装置 |
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7358592B2 (en) | 2004-03-02 | 2008-04-15 | Ricoh Company, Ltd. | Semiconductor device |
-
1990
- 1990-06-29 JP JP17154990A patent/JPH0461360A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304215A (ja) * | 1992-04-28 | 1993-11-16 | Nec Corp | 半導体装置 |
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7718502B2 (en) | 2003-06-11 | 2010-05-18 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7358592B2 (en) | 2004-03-02 | 2008-04-15 | Ricoh Company, Ltd. | Semiconductor device |
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