JPS605230B2 - ジヨセフソン素子の製造方法 - Google Patents
ジヨセフソン素子の製造方法Info
- Publication number
- JPS605230B2 JPS605230B2 JP54143472A JP14347279A JPS605230B2 JP S605230 B2 JPS605230 B2 JP S605230B2 JP 54143472 A JP54143472 A JP 54143472A JP 14347279 A JP14347279 A JP 14347279A JP S605230 B2 JPS605230 B2 JP S605230B2
- Authority
- JP
- Japan
- Prior art keywords
- oxidation
- resistant material
- material film
- manufacturing
- superconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
この発明はジョセフソン素子、特に絞り部のあるマイク
。
。
ブリッジ形ジョセフソン素子の製造方法に関するもので
ある。従来のこの種のマイクロブリッジ形ジョセフソン
素子は、一般に超電導体材料、例えばＮｂなどをポイン
トコンタクトさせるか、あるいはフオトリソグラフイ法
により１仏の程度の長さ、中で平面的な絞り部を形成さ
せるようにしている。
ある。従来のこの種のマイクロブリッジ形ジョセフソン
素子は、一般に超電導体材料、例えばＮｂなどをポイン
トコンタクトさせるか、あるいはフオトリソグラフイ法
により１仏の程度の長さ、中で平面的な絞り部を形成さ
せるようにしている。
この従来例を第１図ａ，ｂに示してある。すなわち、こ
の第１図において、１はシリコン基板、２はこのシリコ
ン基板１上に熱酸化で形成したシリコン酸化膜、３はこ
のシリコン酸化膜２上に真空蒸着またはスパッタ法でＮ
ｂなどの超電導体材料を数１０００Ａの厚さに形成した
超電導体層、４は通常、ｌＡｍ以下の長さ、中にフオト
リソグラフィ法とイオンミリング法とで形成させたジョ
セフソン接合の絞り部である。こ）でこのようなジョセ
フソン素子の製造において、特にその接合絞り部はｌＡ
ｍ以下の長さ、中で平面的に形成する必要があって、現
在のフオトリソグラフイおよびイオンミリング技術では
、安定的に精度よく形成させるのが困難であり、まして
工業的に歩留りよく製造することができないものであっ
た。
の第１図において、１はシリコン基板、２はこのシリコ
ン基板１上に熱酸化で形成したシリコン酸化膜、３はこ
のシリコン酸化膜２上に真空蒸着またはスパッタ法でＮ
ｂなどの超電導体材料を数１０００Ａの厚さに形成した
超電導体層、４は通常、ｌＡｍ以下の長さ、中にフオト
リソグラフィ法とイオンミリング法とで形成させたジョ
セフソン接合の絞り部である。こ）でこのようなジョセ
フソン素子の製造において、特にその接合絞り部はｌＡ
ｍ以下の長さ、中で平面的に形成する必要があって、現
在のフオトリソグラフイおよびイオンミリング技術では
、安定的に精度よく形成させるのが困難であり、まして
工業的に歩留りよく製造することができないものであっ
た。
この発明は従来のこのような実情に鑑み、ジョセフソン
接合の絞り部をパターン形成技術ならびに酸化手段によ
って安定的に精度よく形成させるための製造方法を提供
しようとするもので、以下、この発明方法の一実施例に
つき、第２図ａないしｈを参照して詳細に説明する。
接合の絞り部をパターン形成技術ならびに酸化手段によ
って安定的に精度よく形成させるための製造方法を提供
しようとするもので、以下、この発明方法の一実施例に
つき、第２図ａないしｈを参照して詳細に説明する。
この実施例方法においても、まず第２図ａに示すように
、シリコン基板１上に熱酸化法によって１０００Ａ程度
のシリコン酸化膜２を形成させた上で、このシリコン酸
化膜２上に、スパッタ法でＮｂなどの超電導体層３を約
５０００Ａ蒸着させ、かつさらにＣＶＤ法により１００
０Ａ程度のシリコン窒化膜、すなわち耐酸化材料膜５を
堆積させる。
、シリコン基板１上に熱酸化法によって１０００Ａ程度
のシリコン酸化膜２を形成させた上で、このシリコン酸
化膜２上に、スパッタ法でＮｂなどの超電導体層３を約
５０００Ａ蒸着させ、かつさらにＣＶＤ法により１００
０Ａ程度のシリコン窒化膜、すなわち耐酸化材料膜５を
堆積させる。
つし、で同図ｂにみられるように、通常のフオトリソグ
ラフィ法を用いて、所定パターンのフオトレジスト６を
形成させたのち、同図ｃのように、このフオトレジスト
６をマスクとして、前記耐酸化材料膜５および超電導体
層３を、アルゴンイオンを用いたイオンミリング法によ
って、絞り部７のあるマイクロブリッジ形の素子形状と
なるように選択的に除去する。このとき、ジョセフソン
接合の絞り部７の寸法１は、同図ｄのように、フオトリ
ソグラフィ法で規定される約２〃肌程度の中とされる。
そしてこの寸法１については、従来法に比較してラフな
パターン精度であってよいが、この精度を高くすること
で最終的に得られるジョセフソン素子の性能を向上し得
る。続いて同図ｅ，ｆに示すように、前記フオトレジス
ト６を除去したのち、前記耐酸化材料膜５をマスクに用
い、前記超電導体層３を通常の熱酸化（数１００ｄｏの
蒸気酸化）法によって酸化させる。
ラフィ法を用いて、所定パターンのフオトレジスト６を
形成させたのち、同図ｃのように、このフオトレジスト
６をマスクとして、前記耐酸化材料膜５および超電導体
層３を、アルゴンイオンを用いたイオンミリング法によ
って、絞り部７のあるマイクロブリッジ形の素子形状と
なるように選択的に除去する。このとき、ジョセフソン
接合の絞り部７の寸法１は、同図ｄのように、フオトリ
ソグラフィ法で規定される約２〃肌程度の中とされる。
そしてこの寸法１については、従来法に比較してラフな
パターン精度であってよいが、この精度を高くすること
で最終的に得られるジョセフソン素子の性能を向上し得
る。続いて同図ｅ，ｆに示すように、前記フオトレジス
ト６を除去したのち、前記耐酸化材料膜５をマスクに用
い、前記超電導体層３を通常の熱酸化（数１００ｄｏの
蒸気酸化）法によって酸化させる。
すなわち、この酸化は、表面が耐酸化材料膜５で覆われ
ているために、超電導体層３の成形間縁側から進行する
こと）なり、これはジョセフソン接合の絞り部７の寸法
１をさらに細く絞る作用をもつために、酸化時間を調整
制御することで、極めて高精度に１ムの以下の寸法に再
成形できる。そしてさらに同図ｇ，ｈに示すように、前
記耐酸化材料膜５をリン酸などで除去することによって
所期のジョセフソン素子を得られるのである。以上詳述
したようにしてこの発明方法によるときは、絞り部のあ
るマイクロブリッジ形ジョセフソン素子、特にそのジョ
セフソン接合を形成する絞り部を従来法に比較して、安
定的に精度よく微細に形成させることができ、再現性な
らびに製造歩留りも良好である。
ているために、超電導体層３の成形間縁側から進行する
こと）なり、これはジョセフソン接合の絞り部７の寸法
１をさらに細く絞る作用をもつために、酸化時間を調整
制御することで、極めて高精度に１ムの以下の寸法に再
成形できる。そしてさらに同図ｇ，ｈに示すように、前
記耐酸化材料膜５をリン酸などで除去することによって
所期のジョセフソン素子を得られるのである。以上詳述
したようにしてこの発明方法によるときは、絞り部のあ
るマイクロブリッジ形ジョセフソン素子、特にそのジョ
セフソン接合を形成する絞り部を従来法に比較して、安
定的に精度よく微細に形成させることができ、再現性な
らびに製造歩留りも良好である。
なお、前記超電導体材料ならびに耐酸化材料については
、必ずしも実施例に限定されないことは勿論である。
、必ずしも実施例に限定されないことは勿論である。
第１図ａおよびｂは従釆例によるマイクロブリッジ形ジ
ョセフソン素子の要部を示す断面図および平面図、第２
図ａないしｈはこの発明方法の一実施例によるマイクロ
ブリッジ形ジョセフソン素子の製造工程要部を工程順に
示す断面図および平面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・超電導体層、５・…・・耐酸化
材料膜、６・・・…フオトレジスト、７……絞り部。 第１図 第２図 第２図
ョセフソン素子の要部を示す断面図および平面図、第２
図ａないしｈはこの発明方法の一実施例によるマイクロ
ブリッジ形ジョセフソン素子の製造工程要部を工程順に
示す断面図および平面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・超電導体層、５・…・・耐酸化
材料膜、６・・・…フオトレジスト、７……絞り部。 第１図 第２図 第２図
Claims (1)
- １ 基板の酸化膜上に超電導体層および耐酸化材料膜を
順次に形成させる工程と、これらの耐酸化材料膜および
超電導体層を絞り部のあるマイクロブリツジ形の素子形
状に成形させる工程と、前記耐酸化材料膜をマスクに用
い、前記超電導体層を酸化させて、前記絞り部の寸法を
成形制御する工程と、ついで前記耐酸化材料膜を除去す
る工程とを含むことを特徴とするジヨセフソン素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54143472A JPS605230B2 (ja) | 1979-11-05 | 1979-11-05 | ジヨセフソン素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54143472A JPS605230B2 (ja) | 1979-11-05 | 1979-11-05 | ジヨセフソン素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5667979A JPS5667979A (en) | 1981-06-08 |
| JPS605230B2 true JPS605230B2 (ja) | 1985-02-08 |
Family
ID=15339486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54143472A Expired JPS605230B2 (ja) | 1979-11-05 | 1979-11-05 | ジヨセフソン素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605230B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164278A (ja) * | 1982-03-23 | 1983-09-29 | Shimadzu Corp | 薄膜ブリツジ型ｓｑｕｉｄ素子 |
| KR100459125B1 (ko) * | 2002-02-28 | 2004-12-03 | 엘지전자 주식회사 | 초전도 조셉슨 접합 소자 제조 방법 |
| KR20030071300A (ko) * | 2002-02-28 | 2003-09-03 | 엘지전자 주식회사 | 초전도 조셉슨 접합 소자 제조 방법 |
-
1979
- 1979-11-05 JP JP54143472A patent/JPS605230B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5667979A (en) | 1981-06-08 |
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