KR100459125B1 - 초전도 조셉슨 접합 소자 제조 방법 - Google Patents

Abstract

본 발명은 초전도 조셉슨 접합 소자 제조 방법에 관한 것이다. 이와 같은 본 발명에 따른 초전도 조셉슨 접합 소자 제조는, 기판 위에 초전도 박막과 제 1 실리콘막을 순차적으로 형성하고 패터닝하는 단계, 상기 패터닝에 의해 식각되고 남은 제 1 실리콘막의 상부 및 측면부에 산화막을 형성하는 단계, 상기 산화막을 포함한 전면에 제 2 실리콘막을 형성하고, 상기 형성한 제 2 실리콘막의 일부분을 제거하여 상기 형성된 산화막을 노출시키는 단계, 상기 산화막을 에칭하고, 상기 실리콘 막에 이온을 주입하여 초전도 박막의 계면을 형성하는 단계로 이루어진다.

Description

초전도 조셉슨 접합 소자 제조 방법{Manufacturing method for divice junction Josephson superconductor}

본 발명은 초전도 조셉슨 접합 소자 제조 방법에 관한 것이다.

일반적으로 초전도체는 완전도체성질, 완전반자성성질 그리고 조셉슨 현상을가진 물질로서, 수십 년 전부터 주목을 받아왔으나 초전도현상이 시작되는 임계온도가 4k 정도의 극저온이어서 산업화의 길은 요원한 것으로 인식되었다.

그러나, 1986년 산화물 고온초전도체가 발견된 이후, 값싼 액체질소를 이용하여 충분히 임계온도 이하로 냉각시킬 수 있게 되면서 초전도 현상을 이용한 응용 연구가 산업화에 적용될 수 있을 것이라는 예상이 나오면서, 고온초전도체를 이용한 다양한 소자 제작이 활발히 전개되었다.

또한, 고온초전도체는 간섭길이(coherence length)가 짧고, 이방성이 커서 조셉슨 접합을 제작하는 것이 대단히 어렵다. 따라서, 저온초전도체에서 사용되던 부도체 절연막을 이용한 샌드위치 접합의 제작에는 아무도 성공하지 못하고 있다.

샌드위치 접합이 성공하기만 한다면 제작의 간편성, 재현성 측면에 우수한 결과를 기대할 수 있지만, 현재 각국의 연구진들은 샌드위치 접합대신 GB(Grain Boundary)접합이나, 에지 지오메트리(edge geometry)를 이용한 SNS(초전도-상전도-초전도), S-artificial interface-S, S-resonant tunneling barrier-S 접합 등 다양한 시도를 하고 있다.

이하 첨부된 도면을 참조하여 종래 기술에 따른 조셉슨 접합 소자 제조 방법을 설명하기로 한다.

도 1a 내지 도 1f는 종래 기술에 따른 조셉슨 접합 소자 제조 공정 단계를 순차적으로 나타낸 도면이다.

먼저 도 1a와 같이 기판(1) 위에 초전도 박막(2)을 형성하고 상기 초전도 박막(2) 위에 절연막(3)을 형성한다.

그리고, 상기 초전도 박막(2)과 절연막(3)의 일부분을 이온 밀링(ion milling)을 이용하여 경사지게 에칭하여 제거한다. (도 1b)

상기 도 1b 와 같이 에칭한 후, SrTiO₃나 CuRuO₃와 같이 초전도 물질이 자라고, 초전도성이 아닌 물질을 증착하여 계면막(4)을 형성한다. (도 1c)

그 다음 상기 계면막(4) 위에 YBa₂Cu₃O₇과 같은 초전도 물질(5)을 형성한 다음 패터닝 한다. (도 1d)

상기와 같이 패터닝 한 후, 초전도 물질위의 보호막(6), 계면막(4), 절연막(3)의 일부분을 형성한 후, 상기 초전도 박막(2)과 초전도 물질(5)의 일부분을 제거한 후 컨택 홀(contact hole)을 형성한다. (도 1e)

그리고, 상기 컨택 홀 위에 금과 같은 물질을 형성하여 패드(7)를 제작한다. (도 1f)

이와 같은, 조셉슨 접합 소자는 계면막이 수 Å으로 매우 얇고, 복잡한 구조를 갖는 물질이기 때문에 초전도체를 형성하기 매우 어려우며, 초전도체 전체를 균일하게 형성하기 어렵기 때문에 재현성 있고, 신뢰성 있는 디바이스 제작이 거의 불가능하다.

그리고, 경사지게 에칭한 초전도체의 표면특성이 아주 좋아야 하는데, 에칭시 표면이 손상을 입어 표면특성이 저하되는 문제점이 있다.

따라서, 본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여안출한 것으로서, 아주 얇은 계면막을 형성하여 재현성 있고, 신뢰성 있는 초전도 조셉슨 접합 소자 제조 방법을 제공하기 위한 것이다.

도 1a 내지 도 1f는 일반적인 초전도 조셉슨 접합 소자 제조 공정을 순차적으로 보여주는 도면

도 2a 내지 도 2i는 본 발명에 따른 초전도 조셉슨 접합 소자 제조 공정을 순차적으로 보여주는 단면도

*도면의 주요 부분에 대한 부호의 설명*

10 : 기판 11 : 초전도 박막

12 : 제 1 실리콘 막 13 : 실리콘 산화막

14 : 제 2 실리콘 막 15 : 감광막

16 : 보호막 17 : 콘택 홀

18 : 골드 패드

이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 기판 위에 초전도 박막과 제 1 실리콘막을 순차적으로 형성하고 패터닝하는 단계, 상기 패터닝에 의해 식각되고 남은 제 1 실리콘막의 상부 및 측면부에 산화막을 형성하는 단계, 상기 산화막을 포함한 전면에 제 2 실리콘막을 형성하고, 상기 형성한 제 2 실리콘막의 일부분을 제거하여 상기 형성된 산화막을 노출시키는 단계, 상기 산화막을 에칭하고, 상기 실리콘 막에 이온을 주입하여 초전도 박막의 계면을 형성하는 단계로 이루어진다.

바람직하게, 상기 제 1, 2 실리콘 막은 비정질 실리콘이나 다결정 실리콘 중 하나이다.

그리고, 상기 산화막은 자연 산화 또는 열산화 또는 산소 플라즈마 처리 중 하나이다.

또한, 상기 실리콘 막에 이온이 주입되면, 초전도체 부분은 결정구조가 깨져서 비정질 상태가 되어 초전도 성질을 잃게 되어 초전도막이 패터닝 된다.

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.

먼저, 본 발명의 개념은 다양한 초전도 박막에 응용될 수 있지만 최근 가장 주목받고 있는 YBCO 박막 초전도체와 STO 기판을 이용한 것에 대해서 기술한다.

통상 YBCO 박막이라고 기술하는 박막의 조성은 YBa₂Cu₃O_7-x이며 x<0.1이하일 때 약 90K이하에서 초전도 특성이 나타나고, x>0.4일 경우 부도체가 된다.

도 2a 내지 도 2i는 본 발명에 따른 초전도 조셉슨 접합 소자 제조 공정을 순차적으로 보여주는 단면도이다.

도 2a에 도시된 바와 같이 먼저 기판(10)위에 약 200nm의 초전도 박막(11)을 PLD(Pulsed Laser Deposotion)법이나 이베포레이션(evaporation)등을 이용하여 증착 시킨다.

여기서, 상기 초전도 박막(11)의 물질은 산소 함량에 따라 그 특성이 변하는 YBCO, RBCO(R은 rare earth 물질), BSCCO, TIBCCO, LSCO, NCCO 중 하나를 사용하며, 증착 방법은 PLD, sputtering, CVD, coevaporation, MBE 등을 이용한다.

또한, 상기 기판(10)은 상기 초전도 박막(11)이 에피택시 성장하는 STO, SAO, NGO, MgO, YSZ, 샤파이어, 실리콘, LSAT 등을 이용한다.

그리고, 상기 초전도 박막(11)위에 제 1 실리콘막(12)인 비정질실리콘막이나 다결정실리콘막(12)을 형성한 다음 패터닝 한다.(도 2b)

여기서 상기 제 1 실리콘막(12)의 형성은, LPCVD(Low Pressure Chemical Vapor Deposition)법이나 PECVD(Plasma Enhanced Chemical Vapor Deposition)법, 그리고 sputtering 법 등을 이용한다.

그 다음 상기 실리콘막(12)의 일부분을 열산화 공정 혹은 기타 산화공정(산소플라즈마 처리 등)을 사용하여 실리콘 산화막(13)을 형성한다.(도 2c)

이때, 산화막(13)의 두께는 수 Å 내지 수십 Å이 되게 한다.

또한, 상기 산화막(13)은 자연 산화막을 이용해도 되며, 이때, 실리콘(12)이 대기중의 산소와 반응하여 자연적으로 수 Å 내지 수십 Å의 산화막이 생긴다.

이렇게 자연적으로 형성되는 산호막을 이용하는 것이 재현성등을 고려해 볼 때 제일 좋다.

이어서, 상기 형성한 산화막(13)위에 다시 제 2 실리콘막(14)을 형성한다.(도 2d)

그리고, 상기 제 2 실리콘막(14) 위에 감광막(15)을 코팅하여 패터닝하고 에칭 공정으로 상기 형성한 제 2 실리콘막(14)의 일부분을 제거한다.(도 2e)

이때, 상기 산화막(13)이 노출 될 때까지 상기 제 2 실리콘 막(14)을 제거한다.

그 다음, 상기 감광막(15)을 제거하고, 불산(HF)나 BOE와 같이 실리콘막은 에칭하지 않으면서, 산화막만 에칭시키는 용액을 사용하여 상기 형성한 산화막(13)을 제거한다.(도 2f)

상기와 같이 하면, 도 2f에 도시된 바와 같이 제 1 실리콘막(12)과 제 2 실리콘막(14) 사이에는 수~수십 Å의 틈이 생긴다.

그 다음, 상기 남아 있는 제 1 실리콘막(12)과 제 2 실리콘막(14)을 마스크로 하여 이온 주입 공정을 한다.(도 2g)

이렇게 하면, 이온이 주입되는 초전도체 부분은 결정구조가 깨어져서 비정질 상태가 되며 이로 인해 초전도의 성질을 잃게 되어 초전도막(11)이 패터닝 되게 된다.

즉, 상기와 같이 이온 주입 공정으로 A부분의 초전도 폭이 수~수십 Å이 되어 조셉슨 접합 계면이 만들어진다.

그리고, 도 2h와 같이 보호막(15)을 형성하고, 조셉슨 접합 계면(A) 양쪽의 초전도체(11) 위의 제 1, 2 실리콘막(12, 14)의 일부분을 제거하여 콘택홀(16)을 형성하고, 도 2i와 같이 골드 패드(17)를 형성한다.

이상의 설명에서와 같이 본 발명은 실리콘막과 열산화 공정을 이용하여 조셉슨 접합 계면을 형성하기 때문에 신뢰성과 재현성이 뛰어난 디바이스 형성이 가능한 효과가 있다.

또한, 본 발명은 대면적 적용이 쉬워 양산 적용 시 그 효과가 매우 크고, 실리콘 막은 수분을 잘 막아주기 때문에 초전도막에 대한 YBCO에 대한 보호막 역할을 하여 특성이 우수한 디바이스 제작이 가능하다.

그리고, 자연산화막을 이용하여 아주 얇은 계면 형성이 가능하기 때문에 우수한 특성을 갖는 조셉슨 접합 소자 제작이 가능하다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims (4)

1. 기판 위에 초전도 박막과 제 1 실리콘막을 순차적으로 형성하고 패터닝하는 단계;

   상기 패터닝에 의해 식각되고 남은 제 1 실리콘막의 상부 및 측면부에 산화막을 형성하는 단계;

   상기 산화막을 포함한 전면에 제 2 실리콘막을 형성하고, 상기 형성한 제 2 실리콘막의 일부분을 제거하여 상기 형성된 산화막을 노출시키는 단계;

   상기 산화막을 에칭하고, 상기 실리콘 막에 이온을 주입하여 초전도 박막의 계면을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 초전도 조셉슨 접합 소자 제조 방법
2. 제 1 항에 있어서,

   상기 제 1, 2 실리콘 막은 비정질 실리콘이나 다결정 실리콘 중 하나인 것을 특징으로 하는 초전도 조셉슨 접합 소자 제조 방법
3. 제 1 항에 있어서,

   상기 산화막은 자연 산화 또는 열산화 또는 산소 플라즈마 처리 중 하나인 것을 특징으로 하는 초전도 조셉슨 접합 소자 제조 방법.
4. 제 1 항에 있어서,

   상기 실리콘 막에 이온이 주입되면, 초전도체 부분은 결정구조가 깨져서 비정질 상태가 되어 초전도 성질을 잃게 되어 초전도막이 패터닝되는 것을 특징으로 하는 초전도 조셉슨 접합 소자 제조 방법.