JP2738144B2 - 超電導素子および作製方法 - Google Patents
超電導素子および作製方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、超電導素子およびその作製方法に関する。
より詳細には、新規な構成の超電導素子およびその作製
方法に関する。
より詳細には、新規な構成の超電導素子およびその作製
方法に関する。
従来の技術 超電導を使用した代表的な素子に、ジョセフソン素子
がある。ジョセフソン素子は、一対の超電導体をトンネ
ル障壁を介して結合した構成であり、高速スイッチング
動作が可能である。しかしながら、ジョセフソン素子は
２端子の素子であり、論理回路を実現するためには複雑
な回路構成になってしまう。
がある。ジョセフソン素子は、一対の超電導体をトンネ
ル障壁を介して結合した構成であり、高速スイッチング
動作が可能である。しかしながら、ジョセフソン素子は
２端子の素子であり、論理回路を実現するためには複雑
な回路構成になってしまう。
一方、超電導を利用した３端子素子としては、超電導
ベーストランジスタ、超電導FET等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミッタ21、絶縁体で構成されたトンネル障
壁22、超電導体で構成されたベース23、半導体アイソレ
ータ24および常電導体で構成されたコレクタ25を積層し
た構成になっている。この超電導ベーストランジスタ
は、トンネル障壁22を通過した高速電子を利用した低電
力消費、高速動作の素子である。
ベーストランジスタ、超電導FET等がある。第３図に、
超電導ベーストランジスタの概念図を示す。第３図の超
電導ベーストランジスタは、超電導体または常電導体で
構成されたエミッタ21、絶縁体で構成されたトンネル障
壁22、超電導体で構成されたベース23、半導体アイソレ
ータ24および常電導体で構成されたコレクタ25を積層し
た構成になっている。この超電導ベーストランジスタ
は、トンネル障壁22を通過した高速電子を利用した低電
力消費、高速動作の素子である。
第４図に、超電導FETの概念図を示す。第４図の超電
導FETは、超電導体で構成されている超電導ソース電極4
1および超電導ドレイン電極42が、半導体層43上に互い
に近接して配置されている。超電導ソース電極41および
超電導ドレイン電極42の間の部分の半導体層43は、下側
が大きく削られ厚さが薄くなっている。また、半導体層
43の下側表面にはゲート絶縁膜46が形成され、ゲート絶
縁膜46上にゲート電極44が設けられている。
導FETは、超電導体で構成されている超電導ソース電極4
1および超電導ドレイン電極42が、半導体層43上に互い
に近接して配置されている。超電導ソース電極41および
超電導ドレイン電極42の間の部分の半導体層43は、下側
が大きく削られ厚さが薄くなっている。また、半導体層
43の下側表面にはゲート絶縁膜46が形成され、ゲート絶
縁膜46上にゲート電極44が設けられている。
超電導FETは、超電導近接効果で超電導ソース電極41
および超電導ドレイン電極42間の半導体層43を流れる超
電導電流を、ゲート電圧で制御する低電力消費、高速動
作の素子である。
および超電導ドレイン電極42間の半導体層43を流れる超
電導電流を、ゲート電圧で制御する低電力消費、高速動
作の素子である。
さらに、ソース電極、ドレイン電極間に超電導体でチ
ャネルを形成し、この超電導チャネルを流れる電流をゲ
ート電極に印加する電圧で制御する３端子の超電導素子
も発表されている。
ャネルを形成し、この超電導チャネルを流れる電流をゲ
ート電極に印加する電圧で制御する３端子の超電導素子
も発表されている。
発明が解決しようとする課題 上記の超電導ベーストランジスタおよび超電導FET
は、いずれも半導体層と超電導体層とが積層された部分
を有する。ところが、近年研究が進んでいる酸化物超電
導体を使用して、半導体層と超電導体層との積層構造を
作製することは困難である。また、この構造が作製でき
ても半導体層と超電導体層の間の界面の制御が難しく、
素子として満足な動作をしなかった。
は、いずれも半導体層と超電導体層とが積層された部分
を有する。ところが、近年研究が進んでいる酸化物超電
導体を使用して、半導体層と超電導体層との積層構造を
作製することは困難である。また、この構造が作製でき
ても半導体層と超電導体層の間の界面の制御が難しく、
素子として満足な動作をしなかった。
また、超電導FETは、超電導近接効果を利用するた
め、超電導ソース電極41および超電導ドレイン電極42
を、それぞれを構成する超電導体のコヒーレンス長の数
倍程度以内に近接させて作製しなければならない。特に
酸化物超電導体は、コヒーレンス長が短いので、酸化物
超電導体を使用した場合には、超電導ソース電極41およ
び超電導ドレイン電極42間の距離は、数10nm以下にしな
ければならない。このような微細加工は非常に困難であ
り、従来は酸化物超電導体を使用した超電導FETを再現
性よく作製できなかった。
め、超電導ソース電極41および超電導ドレイン電極42
を、それぞれを構成する超電導体のコヒーレンス長の数
倍程度以内に近接させて作製しなければならない。特に
酸化物超電導体は、コヒーレンス長が短いので、酸化物
超電導体を使用した場合には、超電導ソース電極41およ
び超電導ドレイン電極42間の距離は、数10nm以下にしな
ければならない。このような微細加工は非常に困難であ
り、従来は酸化物超電導体を使用した超電導FETを再現
性よく作製できなかった。
さらに、従来の超電導チャネルを有する超電導素子
は、変調動作は確認されたが、キャリア密度が高いた
め、完全なオン／オフ動作ができなかった。酸化物超電
導体は、キャリア密度が低いので、超電導チャネルに使
用することにより、完全なオン／オフ動作を行う上記の
素子の実現の可能性が期待されている。しかしながら、
超電導チャネルは5nm以下の厚さにしなければならず、
そのような構成の実現することは困難であった。
は、変調動作は確認されたが、キャリア密度が高いた
め、完全なオン／オフ動作ができなかった。酸化物超電
導体は、キャリア密度が低いので、超電導チャネルに使
用することにより、完全なオン／オフ動作を行う上記の
素子の実現の可能性が期待されている。しかしながら、
超電導チャネルは5nm以下の厚さにしなければならず、
そのような構成の実現することは困難であった。
一方、上記超電導素子の高速なオン／オフ動作を実現
するためには、超電導チャネルのゲート長を短縮するこ
とが必要である。超電導チャネルのゲート長を短縮する
ためには、ゲート電極の形状を超電導チャネルの電流が
流れる方向に薄く（約100nm以下に）しなければならな
い。酸化物超電導体上に、微細加工で上記寸法をゲート
電極を再現性よく形成することはやはり困難である。
するためには、超電導チャネルのゲート長を短縮するこ
とが必要である。超電導チャネルのゲート長を短縮する
ためには、ゲート電極の形状を超電導チャネルの電流が
流れる方向に薄く（約100nm以下に）しなければならな
い。酸化物超電導体上に、微細加工で上記寸法をゲート
電極を再現性よく形成することはやはり困難である。
そこで本発明の目的は、上記従来技術の問題点を解決
した。新規な構成の超電導素子およびその作製方法を提
供することにある。
した。新規な構成の超電導素子およびその作製方法を提
供することにある。
課題を解決するための手段 本発明に従うと、基板上に成膜された酸化物超電導薄
膜に形成された超電導チャネルと、該超電導チャネルの
両端近傍に配置されて該超電導チャネルに電流を流すソ
ース電極およびドレイン電極と、前記超電導チャネルに
ゲート絶縁層を介して接し、該超電導チャネルに流れる
電流を制御するゲート電極とを具備する超電導素子にお
いて、前記ゲート電極が前記基板中にａ軸配向の酸化物
超電導薄膜で形成されて埋設され、前記ゲート絶縁層が
ゲート電極が埋設された基板上に配置された平坦な絶縁
膜で構成され、前記超電導チャネルが前記ゲート絶縁層
上に配置された平坦な酸化物超電導薄膜に形成され、前
記ソース電極およびドレイン電極が前記酸化物超電導薄
膜上に互いに離れて配置され、前記ソース電極およびド
レイン電極間に表面保護層が配置され、前記ソース電
極、ドレイン電極および表面保護層により、上面が平坦
に構成されていることを特徴とする超電導素子が提供さ
れる。
膜に形成された超電導チャネルと、該超電導チャネルの
両端近傍に配置されて該超電導チャネルに電流を流すソ
ース電極およびドレイン電極と、前記超電導チャネルに
ゲート絶縁層を介して接し、該超電導チャネルに流れる
電流を制御するゲート電極とを具備する超電導素子にお
いて、前記ゲート電極が前記基板中にａ軸配向の酸化物
超電導薄膜で形成されて埋設され、前記ゲート絶縁層が
ゲート電極が埋設された基板上に配置された平坦な絶縁
膜で構成され、前記超電導チャネルが前記ゲート絶縁層
上に配置された平坦な酸化物超電導薄膜に形成され、前
記ソース電極およびドレイン電極が前記酸化物超電導薄
膜上に互いに離れて配置され、前記ソース電極およびド
レイン電極間に表面保護層が配置され、前記ソース電
極、ドレイン電極および表面保護層により、上面が平坦
に構成されていることを特徴とする超電導素子が提供さ
れる。
また、本発明においては、段差が形成された絶縁体基板
上に、または段差が形成されて絶縁膜を表面に有する半
導体基板上に酸化物超電導薄膜を形成し、該酸化物超電
導薄膜の前記段差の側面に形成された部分以外の部分を
除去した後、前記基板の段差を埋める工程と、前記段差
の側面に形成された酸化物超電導薄膜の超電導ゲート電
極が表面に露出するまで前記基板を平坦にする工程と、
前記平坦の表面に絶縁層を作製し、更に、その上に酸化
物超電導薄膜を形成する工程と、該酸化物超電導薄膜上
に表面保護膜を形成するとともに該表面保護膜の超電導
ゲート電極上の部分だけを残して両端を除去し、前記表
面保護膜の両側にそれぞれソース電極およびドレイン電
極を配置する工程とを含むことを特徴とする超電導素子
の作製方法が提供される。
上に、または段差が形成されて絶縁膜を表面に有する半
導体基板上に酸化物超電導薄膜を形成し、該酸化物超電
導薄膜の前記段差の側面に形成された部分以外の部分を
除去した後、前記基板の段差を埋める工程と、前記段差
の側面に形成された酸化物超電導薄膜の超電導ゲート電
極が表面に露出するまで前記基板を平坦にする工程と、
前記平坦の表面に絶縁層を作製し、更に、その上に酸化
物超電導薄膜を形成する工程と、該酸化物超電導薄膜上
に表面保護膜を形成するとともに該表面保護膜の超電導
ゲート電極上の部分だけを残して両端を除去し、前記表
面保護膜の両側にそれぞれソース電極およびドレイン電
極を配置する工程とを含むことを特徴とする超電導素子
の作製方法が提供される。
作用 本発明の超電導素子は、基板上に配置された酸化物超
電導体による超電導チャネルと、基板中に埋設された酸
化物超電導体による超電導ゲート電極とを具備する。超
電導チャネルに流れる主電流の方向で、超電導ゲート電
極の厚さは100nm以下が好ましい。超電導電極を薄く構
成すると、超電導チャネルのゲート幅が狭くなり、高速
動作が可能になるからである。
電導体による超電導チャネルと、基板中に埋設された酸
化物超電導体による超電導ゲート電極とを具備する。超
電導チャネルに流れる主電流の方向で、超電導ゲート電
極の厚さは100nm以下が好ましい。超電導電極を薄く構
成すると、超電導チャネルのゲート幅が狭くなり、高速
動作が可能になるからである。
本発明の方法では、超電導ゲート電極を基板中に埋設
するのに、基板に段差を設け、この段差部分の側面に酸
化物超電導薄膜を成長させる。この後、この段差部を基
板と同じ材料により埋めることで超電導ゲート電極を基
板中に埋設する。
するのに、基板に段差を設け、この段差部分の側面に酸
化物超電導薄膜を成長させる。この後、この段差部を基
板と同じ材料により埋めることで超電導ゲート電極を基
板中に埋設する。
超電導チャネルは、ゲート電極に印加された電圧で開
閉させるために、ゲート電極により発生される電界の方
向で、厚さが5nm以下でなければならない。
閉させるために、ゲート電極により発生される電界の方
向で、厚さが5nm以下でなければならない。
本発明の方法では、基板上に約5nm以下の厚さの酸化
物超電導薄膜を成膜する。本発明では、この酸化物超電
導薄膜を超電導チャネルとする。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、MBE（分子ビ
ームエピタキシ）法で酸化物超電導体の適当な数のユニ
ットセルを積み上げる方法も好ましい。
物超電導薄膜を成膜する。本発明では、この酸化物超電
導薄膜を超電導チャネルとする。このような極薄の酸化
物超電導薄膜を成膜するには、薄膜の成長速度をおよび
成膜時間を厳密に制御する方法が一般的であり、スパッ
タリング法等を使用する場合はこの方法が好ましい。し
かしながら、酸化物超電導体結晶は、各構成元素がそれ
ぞれ層状に重なった結晶構造であるので、MBE（分子ビ
ームエピタキシ）法で酸化物超電導体の適当な数のユニ
ットセルを積み上げる方法も好ましい。
従来の超電導FETが、超電導近接効果を利用して半導
体中に超電導電流を流すのに対し、本発明の超電導素子
では、主電流は超電導体中を流れる。従って、従来の超
電導FETを作製するときに必要な微細加工技術の制限が
緩和される。
体中に超電導電流を流すのに対し、本発明の超電導素子
では、主電流は超電導体中を流れる。従って、従来の超
電導FETを作製するときに必要な微細加工技術の制限が
緩和される。
本発明の超電導素子において、絶縁体基板には、Mg
O、SrTiO3等の酸化物単結晶基板が使用可能である。こ
れらの基板上には、配向性の高い結晶からなる酸化物超
電導薄膜を成長させることが可能であるので好ましい。
また、表面に絶縁層を有する半導体基板も好ましく、例
えばMgAl2O4およびBaTiO3を積層した絶縁膜を有するSi
基板等が好ましい。
O、SrTiO3等の酸化物単結晶基板が使用可能である。こ
れらの基板上には、配向性の高い結晶からなる酸化物超
電導薄膜を成長させることが可能であるので好ましい。
また、表面に絶縁層を有する半導体基板も好ましく、例
えばMgAl2O4およびBaTiO3を積層した絶縁膜を有するSi
基板等が好ましい。
また、本発明の超電導素子には、Ｙ−Ba−Cu−Ｏ系酸
化物超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、
Tl−Ba−Ca−Cu−Ｏ系酸化物超電導体等任意の酸化物超
電導体を使用することができる。
化物超電導体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、
Tl−Ba−Ca−Cu−Ｏ系酸化物超電導体等任意の酸化物超
電導体を使用することができる。
以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。
実施例 第１図に、本発明の超電導素子の断面図を示す。第１
図の超電導素子は、超電導ゲート電極４が埋設された基
板５上に、積層されて配置されたゲート絶縁層６および
酸化物超電導薄膜１を具備する。酸化物超電導薄膜１上
の超電導ゲート電極４の上方の部分には表面保護膜７が
形成され、表面保護膜７の両側には、それぞれソース電
極２およびドレイン電極３が配置されている。
図の超電導素子は、超電導ゲート電極４が埋設された基
板５上に、積層されて配置されたゲート絶縁層６および
酸化物超電導薄膜１を具備する。酸化物超電導薄膜１上
の超電導ゲート電極４の上方の部分には表面保護膜７が
形成され、表面保護膜７の両側には、それぞれソース電
極２およびドレイン電極３が配置されている。
酸化物超電導薄膜１は、厚さ約5nm以下でｃ軸配向の
酸化物超電導体結晶で構成され、超電導ゲート電極４の
上方の部分は、超電導チャネル10となっている。また、
ゲート絶縁層６は、MgO、SiN等が使用され、約10nm以上
のトンネル効果が無視できる厚さである。超電導ゲート
電極４は、ａ軸配向の酸化物超電導体結晶で構成され、
超電導チャネル10に流れる電流の方向の厚さは約100nm
以下である。
酸化物超電導体結晶で構成され、超電導ゲート電極４の
上方の部分は、超電導チャネル10となっている。また、
ゲート絶縁層６は、MgO、SiN等が使用され、約10nm以上
のトンネル効果が無視できる厚さである。超電導ゲート
電極４は、ａ軸配向の酸化物超電導体結晶で構成され、
超電導チャネル10に流れる電流の方向の厚さは約100nm
以下である。
第２図を参照して、本発明の超電導素子を本発明の方
法で作製する手順を説明する。ます、第２図（ａ）に示
すような基板５に段差を形成する。基板５には、MgO（1
00）基板、SrTiO3（100）基板等の絶縁体基板、または
表面に絶縁膜を有するSi等の半導体基板が好ましい。た
だし、半導体基板を使用する場合には、段差を形成後、
表面に絶縁膜を形成する。
法で作製する手順を説明する。ます、第２図（ａ）に示
すような基板５に段差を形成する。基板５には、MgO（1
00）基板、SrTiO3（100）基板等の絶縁体基板、または
表面に絶縁膜を有するSi等の半導体基板が好ましい。た
だし、半導体基板を使用する場合には、段差を形成後、
表面に絶縁膜を形成する。
第２図（ｂ）に示すよう、基板５の一部51をフォトレ
ジスタ８で被覆し、反応性イオンエッチング、Arイオン
ミリング等のドライエッチング法で表面右側を削り、第
２図（ｃ）に示すように、段差53を形成する。段差53を
形成したら、フォトレジスタ８を除去する。
ジスタ８で被覆し、反応性イオンエッチング、Arイオン
ミリング等のドライエッチング法で表面右側を削り、第
２図（ｃ）に示すように、段差53を形成する。段差53を
形成したら、フォトレジスタ８を除去する。
半導体基板を使用する場合は、結晶方向も重要であ
り、上述のように手順も多少異なる。例えば、Si基板を
使用する場合、Si（100）面に対し、ゲート長手方向、
即ち、チャネルの電流の流れる方向に向かって垂直方向
が（110）面になるようフォトレジスタ８を形成する。
このSi基板をKOHまたはAPW等のエッチング液を使用して
エッチングし、第２図（ｃ）に示すよう段差53を形成す
る。この基板の表面にCVD法でMgAl2O4およびスパッタリ
ング法でBaTiO3を連続して積層する。
り、上述のように手順も多少異なる。例えば、Si基板を
使用する場合、Si（100）面に対し、ゲート長手方向、
即ち、チャネルの電流の流れる方向に向かって垂直方向
が（110）面になるようフォトレジスタ８を形成する。
このSi基板をKOHまたはAPW等のエッチング液を使用して
エッチングし、第２図（ｃ）に示すよう段差53を形成す
る。この基板の表面にCVD法でMgAl2O4およびスパッタリ
ング法でBaTiO3を連続して積層する。
次に、第２図（ｄ）に示すよう加工した基板５上に基
板温度約650℃以下でオフアクシススパッタリング法、
反応性蒸着法、MBE法、CVD法等の方法で、100nm以下の
厚さのａ軸配向の酸化物超電導薄膜11を形成する。酸化
物超電導体としては、Ｙ−Ba−Cu−Ｏ系酸化物超電導
体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、Tl−Ba−Ca
−Cu−Ｏ系酸化物超電導体が好ましい。
板温度約650℃以下でオフアクシススパッタリング法、
反応性蒸着法、MBE法、CVD法等の方法で、100nm以下の
厚さのａ軸配向の酸化物超電導薄膜11を形成する。酸化
物超電導体としては、Ｙ−Ba−Cu−Ｏ系酸化物超電導
体、Bi−Sr−Ca−Cu−Ｏ系酸化物超電導体、Tl−Ba−Ca
−Cu−Ｏ系酸化物超電導体が好ましい。
基板５表面の51の部分および52の部分の酸化物超電導
薄膜11を反応性イオンエッチング等の異方性エッチング
で、第２図（ｅ）に示すよう除去し、段差53の部分に超
電導ゲート電極４を形成する。次いで、第２図（ｆ）に
示すよう、基板５上に段差53を十分埋める厚さの層50
を、スパッタリング法により、基板５を構成している材
料で形成する。この層50上にフォトレジスタを表面が平
らになるよう被覆し、第２図（ｇ）に示すよう、超電導
ゲート電極４が表面に露出するまでArイオンエッチング
等で基板５を平坦にする。
薄膜11を反応性イオンエッチング等の異方性エッチング
で、第２図（ｅ）に示すよう除去し、段差53の部分に超
電導ゲート電極４を形成する。次いで、第２図（ｆ）に
示すよう、基板５上に段差53を十分埋める厚さの層50
を、スパッタリング法により、基板５を構成している材
料で形成する。この層50上にフォトレジスタを表面が平
らになるよう被覆し、第２図（ｇ）に示すよう、超電導
ゲート電極４が表面に露出するまでArイオンエッチング
等で基板５を平坦にする。
次に、MgO、SiN等酸化物超電導薄膜との界面で大きな
準位を作らない絶縁体で基板５表面に、第２図（ｈ）に
示すようゲート絶縁層６を作製する。ゲート絶縁層６
は、約10nm以上のトンネル電流が無視し得る厚さにす
る。ゲート絶縁層６上には、ｃ軸配向の酸化物超電導薄
膜１を第２図（ｉ）に示すよう形成する。ｃ軸配向の酸
化物超電導薄膜１は、基板温度約700℃でオフアクシス
スパッタリング法、反応性蒸着法、MBE法、CVD法等の方
法を用いて形成できる。また、酸化物超電導薄膜１の厚
さは、約5nm以下とする。
準位を作らない絶縁体で基板５表面に、第２図（ｈ）に
示すようゲート絶縁層６を作製する。ゲート絶縁層６
は、約10nm以上のトンネル電流が無視し得る厚さにす
る。ゲート絶縁層６上には、ｃ軸配向の酸化物超電導薄
膜１を第２図（ｉ）に示すよう形成する。ｃ軸配向の酸
化物超電導薄膜１は、基板温度約700℃でオフアクシス
スパッタリング法、反応性蒸着法、MBE法、CVD法等の方
法を用いて形成できる。また、酸化物超電導薄膜１の厚
さは、約5nm以下とする。
酸化物超電導薄膜１上に、第２図（ｊ）に示すよう表
面保護膜17を形成する。表面保護膜17の超電導ゲート電
極４上の部分７だけ残して両端を除去し、表面保護膜７
の両側に第２図（ｋ）に示すようそれぞれソース電極２
およびドレイン電極３を配置する。ソース電極２および
ドレイン電極３には、AuまたはTi、Ｗ等の高融点金属、
これらのシリサイド等の常電導体または酸化物超電導体
を用いることが好ましい。以上により、本発明の超電導
素子が完成する。
面保護膜17を形成する。表面保護膜17の超電導ゲート電
極４上の部分７だけ残して両端を除去し、表面保護膜７
の両側に第２図（ｋ）に示すようそれぞれソース電極２
およびドレイン電極３を配置する。ソース電極２および
ドレイン電極３には、AuまたはTi、Ｗ等の高融点金属、
これらのシリサイド等の常電導体または酸化物超電導体
を用いることが好ましい。以上により、本発明の超電導
素子が完成する。
本発明の超電導素子を本発明の方法で作製すると、超
電導FETを作製する場合に要求される微細加工技術の制
限が緩和される。また、表面が平坦にできるので、後に
必要に応じた配線を形成することが容易になる。従っ
て、作製が容易であり、素子の性能も安定しており、再
現性もよい。
電導FETを作製する場合に要求される微細加工技術の制
限が緩和される。また、表面が平坦にできるので、後に
必要に応じた配線を形成することが容易になる。従っ
て、作製が容易であり、素子の性能も安定しており、再
現性もよい。
発明の効果 以上説明したように、本発明の超電導素子は、超電導
チャネル中を流れる超電導電流をゲート電圧で制御する
構成となっている。従って、従来の超電導FETのよう
に、超電導近接効果を利用していないので微細加工技術
が不要である。また、超電導体と半導体を積層する必要
もないので、酸化物超電導体を使用して高性能な素子が
作製できる。
チャネル中を流れる超電導電流をゲート電圧で制御する
構成となっている。従って、従来の超電導FETのよう
に、超電導近接効果を利用していないので微細加工技術
が不要である。また、超電導体と半導体を積層する必要
もないので、酸化物超電導体を使用して高性能な素子が
作製できる。
さらに、本発明の超電導素子は、ゲート電極が前記基
板中にａ軸配向の酸化物超電導薄膜で形成されて埋設さ
れたものであり、ａ軸配向の酸化物超電導薄膜はいわゆ
る低温成長によって形成されることから、ダメージが少
なく、酸化物超電導薄膜との界面が良好であり、極薄の
ゲート電極により、超電導チャネルのゲート長が短く構
成されているので、オン／オフ動作が高速である。
板中にａ軸配向の酸化物超電導薄膜で形成されて埋設さ
れたものであり、ａ軸配向の酸化物超電導薄膜はいわゆ
る低温成長によって形成されることから、ダメージが少
なく、酸化物超電導薄膜との界面が良好であり、極薄の
ゲート電極により、超電導チャネルのゲート長が短く構
成されているので、オン／オフ動作が高速である。
本発明により、超電導技術の電子デバイスへの応用が
さらに促進される。
さらに促進される。
第１図は、本発明の超電導素子の概略図であり、 第２図は、本発明の方法により本発明の超電導素子を作
製する場合の工程を示す概略図であり、 第３図は、超電導ベーストランジスタの概略図であり、 第４図は、超電導FETの概略図である。 〔主な参照番号〕 １……酸化物超電導薄膜、 ２……ソース電極、 ３……ドレイン電極、 ４……ゲート電極、５……基板
製する場合の工程を示す概略図であり、 第３図は、超電導ベーストランジスタの概略図であり、 第４図は、超電導FETの概略図である。 〔主な参照番号〕 １……酸化物超電導薄膜、 ２……ソース電極、 ３……ドレイン電極、 ４……ゲート電極、５……基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−207982（ＪＰ，Ａ) 特開 昭61−75575（ＪＰ，Ａ) 特開 平１−94673（ＪＰ，Ａ)
Claims (2)
- 【請求項１】基板上に成膜された酸化物超電導薄膜に形
成された超電導チャネルと、該超電導チャネルの両端近
傍に配置されて該超電導チャネルに電流を流すソース電
極およびドレイン電極と、前記超電導チャネルにゲート
絶縁層を介して接し、該超電導チャネルに流れる電流を
制御するゲート電極とを具備する超電導素子において、
前記ゲート電極が前記基板中にａ軸配向の酸化物超電導
薄膜で形成されて埋設され、前記ゲート絶縁層がゲート
電極が埋設された基板上に配置された平坦な絶縁膜で構
成され、前記超電導チャネルが前記ゲート絶縁層上に配
置された平坦な酸化物超電導薄膜に形成され、前記ソー
ス電極およびドレイン電極が前記酸化物超電導薄膜上に
互いに離れて配置され、前記ソース電極およびドレイン
電極間に表面保護層が配置され、前記ソース電極、ドレ
イン電極および表面保護層により、上面が平坦に構成さ
れていることを特徴とする超電導素子。 - 【請求項２】段差が形成された絶縁体基板上、または段
差が形成されて絶縁膜を表面に有する半導体基板上に酸
化物超電導薄膜を形成し、該酸化物超電導薄膜の前記段
差の側面に形成された部分以外の部分を除去した後、前
記基板の段差を埋める工程と、前記段差の側面に形成さ
れた酸化物超電導薄膜の超電導ゲート電極が表面に露出
するまで前記基板を平坦にする工程と、前記平坦の表面
に絶縁層を作製し、更に、その上に酸化物超電導薄膜を
形成する工程と、該酸化物超電導薄膜上に表面保護膜を
形成するとともに該表面保護膜の超電導ゲート電極上の
部分だけを残して両端を除去し、前記表面保護膜の両側
にそれぞれソース電極およびドレイン電極を配置する工
程とを含むことを特徴とする超電導素子の作製方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294288A JP2738144B2 (ja) | 1990-10-31 | 1990-10-31 | 超電導素子および作製方法 |
| DE69118106T DE69118106T2 (de) | 1990-10-31 | 1991-10-31 | Aus extrem dünnem supraleitendem Oxydfilm gebildete supraleitende Einrichtung mit extrem kurzem Kanal und Verfahren zu dessen Herstellung |
| CA002054644A CA2054644C (en) | 1990-10-31 | 1991-10-31 | Superconducting device having an extremely short superconducting channel formed of extremely thin oxide superconductor film and method for manufacturing same |
| EP91402934A EP0484251B1 (en) | 1990-10-31 | 1991-10-31 | Superconducting device having an extremely short superconducting channel formed of extremely thin oxide superconductor film and method for manufacturing the same |
| US08/242,074 US5471069A (en) | 1990-10-31 | 1994-05-13 | Superconducting device having an extremely short superconducting channel formed of extremely thin oxide superconductor film |
| US08/518,493 US5637555A (en) | 1990-10-31 | 1995-08-23 | Method for manufacturing a three-terminal superconducting device having an extremely short superconducting channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294288A JP2738144B2 (ja) | 1990-10-31 | 1990-10-31 | 超電導素子および作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167571A JPH04167571A (ja) | 1992-06-15 |
| JP2738144B2 true JP2738144B2 (ja) | 1998-04-08 |
Family
ID=17805762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294288A Expired - Lifetime JP2738144B2 (ja) | 1990-10-31 | 1990-10-31 | 超電導素子および作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738144B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069262B2 (ja) * | 1984-09-21 | 1994-02-02 | 株式会社日立製作所 | 超電導デバイス |
| DE3876228T2 (de) * | 1988-01-15 | 1993-06-03 | Ibm | Feldeffektanordnung mit supraleitendem kanal. |
-
1990
- 1990-10-31 JP JP2294288A patent/JP2738144B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167571A (ja) | 1992-06-15 |
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