JPS6046030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6046030A JPS6046030A JP15430283A JP15430283A JPS6046030A JP S6046030 A JPS6046030 A JP S6046030A JP 15430283 A JP15430283 A JP 15430283A JP 15430283 A JP15430283 A JP 15430283A JP S6046030 A JPS6046030 A JP S6046030A
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- etched
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、微細加工技術の要求される半導体装置の製造
方法に関する。
方法に関する。
各種の半導体装置の製造方法におけるエツチング技術と
して、被エツチング膜上にレジストを塗布し、このレジ
ストを所定の／４’ ｐ ７ Ｋ ／”ターニングした
後、このレジストノぐターンをマスフとして下地の被エ
ツチング膜をエツチングする方法が一般にとられている
。
して、被エツチング膜上にレジストを塗布し、このレジ
ストを所定の／４’ ｐ ７ Ｋ ／”ターニングした
後、このレジストノぐターンをマスフとして下地の被エ
ツチング膜をエツチングする方法が一般にとられている
。
近年の素子の微細化の要求に伴いよシ微細な加工技術の
開発が要求されている。しかしながら、フォトレジスト
パターンをマスクとして下地をエツチングする方法では
、エツチングされた部分の線幅はレジストを露光する装
置の解像度で制限されていた。すなわち、エツチングマ
スクとなるフォトレジストのパターンの精度によシ、そ
の下地のエツチング加工の微細度が決定され、現在の技
術では、１．２μｍから１．５μｍよシも微細なパター
ン幅のフォトレジストパターンを得られないことからそ
の限界を超える微細な加工を実施することができなかっ
た。
開発が要求されている。しかしながら、フォトレジスト
パターンをマスクとして下地をエツチングする方法では
、エツチングされた部分の線幅はレジストを露光する装
置の解像度で制限されていた。すなわち、エツチングマ
スクとなるフォトレジストのパターンの精度によシ、そ
の下地のエツチング加工の微細度が決定され、現在の技
術では、１．２μｍから１．５μｍよシも微細なパター
ン幅のフォトレジストパターンを得られないことからそ
の限界を超える微細な加工を実施することができなかっ
た。
本発明は上記のような点に鑑みなされたものテ、フォト
レジストを用いたリングラフィ技術の限界を越える微細
なエツチングが可能な半導体装置の製造方法を提供しよ
うとするものである。
レジストを用いたリングラフィ技術の限界を越える微細
なエツチングが可能な半導体装置の製造方法を提供しよ
うとするものである。
すなわち本発明による半導体装置の製造方法では、半導
体ウェハ上面に被エツチングＭヒとして耐熱酸化性の第
１の膜を形成し、さらにこの第１の膜上に例えばポリシ
リコンからなる熱酸化可能な第２の膜を形成し、この第
２の股上にさらに耐熱酸化性の第３の膜を形成する。そ
して、この第２の膜および第３の膜の積層膜を通常のり
ソグラフィ技術を用いてパターニングするととによシ積
層パターンを形成した後、ウェハを酸化性雰囲気中にさ
らし上記積層パターンの側面に露出した第２の膜を熱酸
化する。この際にこの第２の膜が上部の第３膜のパター
ンによって押さえられた状態で酸化され体積が増加する
ため、上記積層パターンの側壁に横方向に成長した側面
酸化部が形成される。その後、この側面酸化部をマスク
あるいはマスクの一部として利用し下地の第１の膜ヲエ
ッチングするようにしたものである。
体ウェハ上面に被エツチングＭヒとして耐熱酸化性の第
１の膜を形成し、さらにこの第１の膜上に例えばポリシ
リコンからなる熱酸化可能な第２の膜を形成し、この第
２の股上にさらに耐熱酸化性の第３の膜を形成する。そ
して、この第２の膜および第３の膜の積層膜を通常のり
ソグラフィ技術を用いてパターニングするととによシ積
層パターンを形成した後、ウェハを酸化性雰囲気中にさ
らし上記積層パターンの側面に露出した第２の膜を熱酸
化する。この際にこの第２の膜が上部の第３膜のパター
ンによって押さえられた状態で酸化され体積が増加する
ため、上記積層パターンの側壁に横方向に成長した側面
酸化部が形成される。その後、この側面酸化部をマスク
あるいはマスクの一部として利用し下地の第１の膜ヲエ
ッチングするようにしたものである。
なお、必要とあれば上記のようにしてエツチングされた
第１の膜をマスクとしてさらにその下地の部材のエツチ
ングを行うことができる。
第１の膜をマスクとしてさらにその下地の部材のエツチ
ングを行うことができる。
〔発明の実施例」
以下図面を参照して本発明の一実施例につき説明する。
第１図において半導体基板１０の上部に約１０００Ｘの
膜厚の窒化シリコン膜を第１の膜１１としてＣＶＤ （
Ｃｈｅｍｌｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法によ層形成し、さらにこの第１の膜１ノ上にＣ
ＶＤ法によって、膜厚が約６０００１のポリシリコンＭ
を第２の膜１２として積層形成し、さらにこの第２の膜
１２上にＣＶＤ法によって膜厚が約１０００ Ｘの第２
の窒化シリコンｉを第３の膜１３として順次積層形成す
る。
膜厚の窒化シリコン膜を第１の膜１１としてＣＶＤ （
Ｃｈｅｍｌｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ ）法によ層形成し、さらにこの第１の膜１ノ上にＣ
ＶＤ法によって、膜厚が約６０００１のポリシリコンＭ
を第２の膜１２として積層形成し、さらにこの第２の膜
１２上にＣＶＤ法によって膜厚が約１０００ Ｘの第２
の窒化シリコンｉを第３の膜１３として順次積層形成す
る。
この後、第２図に示すように、通常のフォトレジストを
用いたりソグラフィ技術によって、俯２の膜１２および
第３の膜１３をエツチングし、例えば幅１．５μｍ（図
のＴｌで示す）の開口部１５を有する積層パターン１５
′を形成する。
用いたりソグラフィ技術によって、俯２の膜１２および
第３の膜１３をエツチングし、例えば幅１．５μｍ（図
のＴｌで示す）の開口部１５を有する積層パターン１５
′を形成する。
続いて、このウェハを酸化性雰囲気中に設置し、熱酸化
工程を行う。この際に第３図に示すように積層パターン
１５′の開口部１５に露出した部分のポリシリコンよ）
なる第２の膜１２が表面から酸化され、その部分の体積
が増加する。
工程を行う。この際に第３図に示すように積層パターン
１５′の開口部１５に露出した部分のポリシリコンよ）
なる第２の膜１２が表面から酸化され、その部分の体積
が増加する。
ここで、上記第２の膜１２上に第３の膜１３が積層して
形成されておシ、第３の膜１３によシ第２の膜１３が押
え付けられた状態で体積が増加するため、酸化によ層形
成された酸化シリコンが第３の膜１３から横方向にはみ
出すように成長し、例えば約５時間のウェット酸化によ
って、積層パターン１５′の側面に沿って第３の膜１３
から約０．４μｍ（図のＴ２ ）の幅ではみ出した側面
酸化部１６が形成される。
形成されておシ、第３の膜１３によシ第２の膜１３が押
え付けられた状態で体積が増加するため、酸化によ層形
成された酸化シリコンが第３の膜１３から横方向にはみ
出すように成長し、例えば約５時間のウェット酸化によ
って、積層パターン１５′の側面に沿って第３の膜１３
から約０．４μｍ（図のＴ２ ）の幅ではみ出した側面
酸化部１６が形成される。
続いて、第４図に示すようにこの側面酸化部１６と残さ
れた積層パターン１５′とをマスクとして窒化シリコン
よシなる第１の膜１１をウェハに対し垂直方向のエツチ
ング速度の極めて速い異方性エツチング（例えばＲＩＥ
（、ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ ）法
或いはスパッタエツチング）によってエツチングし、さ
らに積層パターン１５′の残存した部分を剥離する。
れた積層パターン１５′とをマスクとして窒化シリコン
よシなる第１の膜１１をウェハに対し垂直方向のエツチ
ング速度の極めて速い異方性エツチング（例えばＲＩＥ
（、ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ ）法
或いはスパッタエツチング）によってエツチングし、さ
らに積層パターン１５′の残存した部分を剥離する。
以上のような方法にょシ、窒化シリコンよシなる第１の
膜１１を約０．７μｍ（図のＴａ ）の幅でエツチング
することができた。
膜１１を約０．７μｍ（図のＴａ ）の幅でエツチング
することができた。
ここで、上記ポリシリコンよシなる第２の膜１２の酸化
工程は、現在の技術で極めて再現性および制御性よく行
うことができ、酸化条件、および酸化時間によって上記
実施例よ）もさらに微細な例えば０．４μｍ程度の幅で
のエツチングも可能である。
工程は、現在の技術で極めて再現性および制御性よく行
うことができ、酸化条件、および酸化時間によって上記
実施例よ）もさらに微細な例えば０．４μｍ程度の幅で
のエツチングも可能である。
尚、本実施例では、半導体基板１ｏの上面にシリコン窒
化膜を第１の膜１１として形成したが、この第１の膜１
１下に例えばポリシリコン等のシリコン窒化膜に対しエ
ツチング選択性のある部材を形成しておき、上記実施例
のようにして／やターニングした第１の膜１１をマスク
に下地の部材をエツチングすることも可能であシ、さら
にこのようにして微細にエツチングされた膜をマスクと
して半導体基板１０に不純物の導入等を行うこともでき
る。
化膜を第１の膜１１として形成したが、この第１の膜１
１下に例えばポリシリコン等のシリコン窒化膜に対しエ
ツチング選択性のある部材を形成しておき、上記実施例
のようにして／やターニングした第１の膜１１をマスク
に下地の部材をエツチングすることも可能であシ、さら
にこのようにして微細にエツチングされた膜をマスクと
して半導体基板１０に不純物の導入等を行うこともでき
る。
以上のように本発明の半導体装置の製造方法によれば、
現在の７オトレジストによるリング加工が施された半導
体装置を得ることができる。
現在の７オトレジストによるリング加工が施された半導
体装置を得ることができる。
第１図乃至第４図は本発明による半導体装置の製造方法
を説明するだめの断面図である。 １０・・・半導体基板、１ノ・・・第１の膜、１２・・
・第２の膜、１３・・・第３の膜、１５・・・開口部、
１５′・・・積層パターン、１６・・・側面酸化部。
を説明するだめの断面図である。 １０・・・半導体基板、１ノ・・・第１の膜、１２・・
・第２の膜、１３・・・第３の膜、１５・・・開口部、
１５′・・・積層パターン、１６・・・側面酸化部。
Claims (5)
- （１）半導体ウェハの上面に耐熱酸化性の第１の膜を形
成する工程と、この第１の膜上に酸化可能な第２の膜を
形成する工程と、この第２の膜上に耐熱酸化性の第３の
膜を積層形成する工程と、上記第２の膜および第３のｍ
″ｆｔｆｔノ４ターニング２の膜および第３の膜の積層
パターンを形成する工程と、半導体ウェハを酸化性雰囲
気中にさらすことによシ上記積層パターンの側面に露出
した第２の膜を酸化させ上記積層パターンの側面に横方
向に成長した側面酸化部を形成する工程と、上記側面酸
化部をマスクとして第１の膜を工、チングする工程とを
具備することを特徴とする半導体装置の製造方法。 - （２）上記第１の膜が窒化シリコンであることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）上記第２の膜がポリシリコンであることを特徴と
する特許請求の範囲第１項または第２項記載の半導体装
置の製造方法。 - （４）上記第３の膜が窒化シリコンであることを特徴と
する特許請求の範囲第１項乃至第３項いずれか記載の半
導体装置の製造方法。 - （５）上記第１の膜をエツチングする工程がウェハに対
し垂直方向の工、チング速度の速い異方性工、チングに
よシ行なわれることを特徴とする特許請求の範囲第１項
乃至第４項いずれ力島記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15430283A JPS6046030A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15430283A JPS6046030A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046030A true JPS6046030A (ja) | 1985-03-12 |
Family
ID=15581152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15430283A Pending JPS6046030A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046030A (ja) |
-
1983
- 1983-08-24 JP JP15430283A patent/JPS6046030A/ja active Pending
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