JPH0645559A

JPH0645559A - Ｍｏｓｒａｍの転送トランジスタ部形成方法

Info

Publication number: JPH0645559A
Application number: JP3205613A
Authority: JP
Inventors: Masataka Shingu; 正孝新宮
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-07-23
Filing date: 1991-07-23
Publication date: 1994-02-18
Anticipated expiration: 2016-10-15
Also published as: JP3218633B2

Abstract

(57)【要約】【目的】ＭＯＳＲＡＭにおいて、高信頼性を有し且つ
大きさの小さい転送トランジスタ部の形成方法を提供す
る。【構成】ソース・ドレイン領域６，７及びゲート電極４
を覆う層間絶縁膜８を形成し、その上にビット線取り出
し層９を形成して所定の位置に開口を設ける。次いで、
開口の内壁にサイドウォール１３を形成し、ビット線取
り出し層９及びサイドウォール１３をマスクとして層間
絶縁膜８をエッチングして、コンタクト窓１４を形成
し、更に、薄い導体層１５を形成した後、ビット線取り
出し層９及び薄い導体層１５をパターニングする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の製造
方法、更に詳しくは、ＭＯＳＲＡＭの転送トランジス
タ部の形成方法に関する。

【０００２】

【従来の技術】高抵抗負荷型ＭＯＳＳＲＡＭにおける
メモリセルは、フリップフロップによるデータ保持（記
憶）部と、データの転送を行う一対の転送トランジスタ
部から構成されている。また、完全ＣＭＯＳ型ＳＲＡ
Ｍにおけるメモリセルは、一対のＭＯＳインバータ回路
をフリップフロップ構成に接続したデータ保持（記憶）
部と、データの転送を行う一対の転送トランジスタ部か
ら構成されている。ＭＯＳＤＲＡＭにおけるメモリセ
ルは、データ保持部である電荷を記憶するＭＯＳキャパ
シタ部と、その電荷を転送する転送トランジスタ部から
構成されている。

【０００３】メモリセルの高集積化のために種々の改善
がなされ続けているが、この改善はデータ保持部に関す
るものが大半であり、転送トランジスタ部に関する改善
はせいぜい個々のトランジスタの大きさを小さくする程
度に過ぎない。即ち、転送トランジスタ部は、メモリセ
ルの縮小化に関しては余り寄与していないのが現状であ
る。

【０００４】メモリセルの縮小化の一手段には、転送ト
ランジスタ部における転送トランジスタのソース・ドレ
イン領域とビット線取り出し線との接続部分であるコン
タクト窓の面積を小さくし、そしてコンタクト窓とゲー
ト電極との間の間隔を短くすることが挙げられる。従
来、かかるコンタクト窓を形成するための一方法には、
図５に示すように、ＭＯＳトランジスタを形成した後、
表面に層間絶縁膜ａを形成し、レジスト膜ｂをマスクと
してこの層間絶縁膜ａをフォトエッチングする方法があ
る。あるいは又、図６に示すように、ゲート電極ｃの上
面に厚い絶縁膜ｄを形成した後、その上に全面に更に別
の絶縁膜を形成しかかる別の絶縁膜をＲＩＥ法にてエッ
チングすることによってサイドウォールｅを形成する
（以下、この方法をセルフアラインドコンタクト方法と
もいう）。このサイドウォールｅで囲まれた部分がコン
タクト窓ｆとなる。

【０００５】上記２つのいずれの方法においても、ゲー
トは例えば第１のポリシリコン層から構成されている。
そして、コンタクト窓ｆを形成した後、第２のポリシリ
コン層（ビット線取り出し層）を形成し不純物をドープ
し更にパターニングすることによって、ビット線取り出
し線を形成する。

【０００６】

【発明が解決しようとする課題】図５に示した方法で
は、マスクの位置合わせ誤差を考慮してゲート電極ｃと
ビット線コンタクト窓ｆとの間隔を設定しなければなら
ない。従って、この間隔を余り小さくできず、その結
果、転送トランジスタ部の大きさを小さくできないとい
う問題がある。

【０００７】図６に示したセルフアラインドコンタクト
方法は、サイドウォール技術によりコンタクト窓ｆを形
成するため、このコンタクト窓ｆとゲート電極ｃとの間
の距離を短くすることができる。しかしながら、この方
法は、絶縁層ｄ及びサイドウォールｅを形成するために
エッチング処理を必要とする。絶縁層ｄ、あるいはサイ
ドウォールｅを形成すべき別の絶縁層にダスト等が含ま
れていると、エッチング処理時ダストに起因したピンホ
ールが絶縁層ｄあるいはサイドウォールｅに発生する。
その結果、第１のポリシリコン層と第２のポリシリコン
層との間にショートあるいは耐圧不良が発生する。即
ち、ゲート電極とビット線取り出し線との間にショート
あるいは耐圧不良が発生する。その結果、半導体記憶装
置の製造歩留まりや信頼性に問題が生じる。更に、第１
のポリシリコン層の上に厚い絶縁層ｄが存在するので、
第２のポリシリコン層の加工性が悪くなるという問題も
ある。

【０００８】従って、本発明の目的は、コンタクト窓の
大きさを小さくすることができ且つコンタクト窓とゲー
ト電極との間の間隔を短くすることができ、しかもゲー
ト電極とビット線取り出し線との間にショートあるいは
耐圧不良が発生しないＭＯＳＲＡＭの転送トランジスタ
部の形成方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的は、本発明に
より、（イ）ＭＯＳ転送トランジスタを形成した後、
該トランジスタのソース・ドレイン領域及びゲート電極
を覆う層間絶縁膜を形成する工程と、（ロ）層間絶縁膜
上にビット線取り出し層を形成した後、ソース・ドレイ
ン領域とビット線取り出し層との接続部分になるコンタ
クト窓を形成すべき位置におけるビット線取り出し層
に、エッチングによって開口を設ける工程と、（ハ）ビ
ット線取り出し層及び開口内の層間絶縁膜を覆うサイド
ウォール形成膜を形成した後、該サイドウォール形成膜
をエッチングすることによって、開口の内壁にサイドウ
ォールを形成する工程と、（ニ）ビット線取り出し層及
びサイドウォールをマスクとして前記層間絶縁膜をエッ
チングして、コンタクト窓を形成する工程と、（ホ）ビ
ット線取り出し層とサイドウォールとコンタクト窓内の
ソース・ドレイン領域とを覆う薄い導体層を形成する工
程と、（ヘ）ビット線取り出し層及び薄い導体層をパタ
ーニングする工程、とから成ることを特徴とするＭＯＳ
ＲＡＭの転送トランジスタ部の形成方法によって達成
される。

【００１０】サイドウォール形成膜の形成はＳｉＯ₂ あ
るいはポリシリコンのＣＶＤにて行うことができる。サ
イドウォール形成膜のエッチングはＲＩＥ法にて行うこ
とができる。

【００１１】ビット線取り出し層は、ポリシリコンある
いはポリサイドから形成することができる。また、薄い
導体層は、ポリシリコン、ポリサイドあるいはシリサイ
ドから形成することができる。

【００１２】ＭＯＳＲＡＭとは、高抵抗負荷型ＭＯＳ
ＳＲＡＭ、完全ＣＭＯＳ型ＳＲＡＭ、あるいは、プ
レーナ型、スタックト型、トレンチ型のＭＯＳＤＲＡ
Ｍを意味する。

【００１３】

【作用】本発明においては、サイドウォールをマスクと
して層間絶縁膜をエッチングするので、微小なコンタク
ト窓を形成することができ、しかもコンタクト窓とゲー
ト電極との間の間隔を短くすることができる。従って、
ＭＯＳＲＡＭの転送トランジスタ部の大きさを小さく
することができる。また、従来の方法と異なり、層間絶
縁膜の一部分、即ちコンタクト窓を形成する部分しかエ
ッチング処理を受けず、他の部分はビット線取り出し層
及びサイドウォールによってマスクされている。従っ
て、たとえ層間絶縁膜にダスト等が多少含まれていたと
しても、層間絶縁膜の大部分はエッチング処理を受ける
ことがないので、層間絶縁膜にピンホール等が発生する
ことがない。それ故、ビット線取り出し線とゲート電極
との間にショートや耐圧不良が発生することを防止でき
る。

【００１４】

【実施例】本発明の第１の実施例を、高抵抗負荷型ＭＯ
ＳＳＲＡＭの製造を例に取り、図１乃至図３に基づき
説明する。尚、図１乃至図３は本発明の半導体記憶装置
の製造工程順に示された半導体記憶装置の断面図であ
る。

【００１５】まず、従来の方法にてＬＤＤ（Lightly Do
ped Drain）トランジスタ構造を形成する。即ち、半導
体基板１を選択酸化することによってフィールド酸化膜
２を形成した後、半導体基板１の素子形成領域表面部を
加熱酸化することによりゲート酸化膜３を形成する。そ
の後、ポリシリコン層から成るゲート電極４を形成し、
該ゲート電極４をマスクとして半導体基板１の表面に不
純物をライトドープする。次いで、ゲート電極４の側壁
にＳｉＯ₂ から成る側壁スペーサ５を形成し、その後、
半導体基板１に不純物をドープすることによって、ソー
ス・ドレイン領域６，７を形成する。尚、ソース・ドレ
イン領域６は、ビット線に接続されるソース・ドレイン
領域であり、ソース・ドレイン領域７は、メモリセルの
データ記憶部に接続されるソース・ドレイン領域であ
る。

【００１６】次に、ソース・ドレイン領域６，７及びゲ
ート電極４を覆う層間絶縁膜８を形成する。層間絶縁膜
８はＳｉＯ₂ から成り、ＣＶＤにて形成される。従来の
方法では、次に層間絶縁膜８のエッチング処理を行う。
これに対して、本発明の方法では、次にこの層間絶縁膜
８の上にビット線取り出し層９を堆積させる。このビッ
ト線取り出し層９はポリシリコンから成る。図１の
（Ａ）はビット線取り出し層９が堆積された後の状態を
示す。

【００１７】次に、図１の（Ｂ）に示すように、レジス
ト膜１０をマスクとしてポリシリコンから成るビット線
取り出し層９をエッチングして、開口１１を形成する。
開口１１の位置は、ソース・ドレイン領域とビット線取
り出し層との接続部分になるコンタクト窓を形成すべき
位置である。層間絶縁膜８はエッチングされない。

【００１８】次に、ビット線取り出し層９の表面にサイ
ドウォール形成膜１２を堆積させる（図１の（Ｃ）参
照）。このサイドウォール形成膜１２はＳｉＯ₂ の絶縁
膜から成り、ＣＶＤにて形成される。その後、サイドウ
ォール形成膜１２に対してＲＩＥにて異方性エッチング
処理を施すことによって、開口１１の内壁にサイドウォ
ール１３を形成する（図２の（Ａ）参照）。

【００１９】更に、かかるサイドウォール１３及びビッ
ト線取り出し層９をマスクとして層間絶縁膜８をエッチ
ングすることにより、微小なコンタクト窓１４を形成
し、ソース・ドレイン領域６を露出させる。図２の
（Ｂ）はコンタクト窓１４を形成した後の状態を示す。
従来の方法と異なり、層間絶縁膜８は、コンタクト窓１
４の部分のみがエッチングされ、コンタクト窓以外の部
分は、ビット線取り出し層９及びサイドウォール１３に
よって確実にマスクされている。

【００２０】次いで、図２の（Ｃ）に示すように、薄い
ポリシリコン層１５をＣＶＤにて形成し、その後、例え
ばイオン打ち込み、気相拡散あるいは固体拡散により、
ポリシリコンから成るビット線取り出し層９及び薄いポ
リシリコン層１５をドープし、これらの層を導体化す
る。これによって、ビット線取り出し層９は、コンタク
ト窓１４内でソース・ドレイン領域６と薄いポリシリコ
ン層１５を介して電気的に接続される。

【００２１】次いで、図３に示すように、ビット線取り
出し層９及び薄いポリシリコン層１５をフォトエッチン
グすることにより選択的に除去し、ビット線取り出し線
を形成する。

【００２２】その後は、通常のＳＲＡＭ製造方法と同様
の方法で、高抵抗負荷型ＭＯＳＳＲＡＭを製造する。
即ち、更に、（ａ）ＳｉＯ₂ から成る層間絶縁膜の形成（ｂ）更にポリシリコン層を堆積させ、かかるポリシ
リコン層におけるＶdd配線と高抵抗負荷の形成（ｃ）ＳｉＯ₂ から成る絶縁膜の形成（ｄ）ＢＰＳＧ等の層間膜の形成及びリフロー（ｅ）Ａｌ用のコンタクト窓の形成（ｆ）Ａｌを堆積させ、配線のパターニングを施すことによって、高抵抗負荷型ＭＯＳＳＲＡＭを
製造することができる。

【００２３】図４は、本発明の製造方法の第２の実施例
の一部を工程順に示す半導体記憶装置の断面図である。
層間絶縁膜８を形成し、その上にポリシリコンから成る
ビット線取り出し層９を堆積させるまでの工程は先に述
べた実施例と同一である。

【００２４】ビット線取り出し層９を形成した後、この
層９の表面にＳｉＯ₂ から成る絶縁膜１６をＣＶＤにて
形成する。その後、レジスト膜１０をマスクとして絶縁
膜１６及びビット線取り出し層９を選択的にエッチング
して、ソース・ドレイン領域とビット線取り出し層との
接続部分になるコンタクト窓を形成すべき位置に開口１
１を形成する。図４の（Ａ）は、開口１１が形成された
状態を示す。層間絶縁膜８はエッチングされていない。
次に、図４の（Ｂ）に示すように、サイドウォール形成
層１７をＣＶＤにて形成する。このサイドウォール形成
層は、実施例１とは異なり、ポリシリコンから形成され
る。次に、ポリシリコンから成るサイドウォール形成層
１７を異方性エッチング処理することによって、開口１
１の内側面にサイドウォール１８を形成する。この状態
を図４の（Ｃ）に示す。その後、絶縁膜１６のエッチン
グを行い、更に、図２の（Ｂ）に示したと同様に、ビッ
ト線取り出し層９及びサイドウォール１８をマスクとし
て層間絶縁膜８をエッチングすることにより、コンタク
ト窓を形成し、ソース・ドレイン領域を露出させる。以
下図２の（Ｃ）に示した工程以降の処理を行い、高抵抗
負荷型ＭＯＳＳＲＡＭを完成させる。

【００２５】第２の実施例は、サイドウォールを絶縁膜
から形成するのではなく、ポリシリコン層から形成する
点が第１の実施例と異なるが、本質的な差異はない。

【００２６】以上、本発明を実施例１及び実施例２に基
づいて説明したが、本発明はこれらの実施例に限定され
るものではない。ゲート電極のポリシリコン層及びポリ
シリコンから成るビット線取り出し層をそれぞれポリサ
イド層に置き換えることができる。また、ビット線取り
出し層及び薄いポリシリコン層には、ビット線取り出し
部を形成するだけでなく、Ｖss配線を同時に形成するこ
ともできる。

【００２７】また、本発明の方法は、高抵抗負荷型ＭＯ
ＳＳＲＡＭの転送トランジスタ部だけでなく、完全Ｃ
ＭＯＳ型ＳＲＡＭの転送トランジスタ部の形成にも適
用できることは云うまでもない。更には、本発明の方法
を、ＭＯＳＤＲＡＭのビット線とソース・ドレイン領
域との接続部分に適用することもできる。

【００２８】

【発明の効果】本発明においては、セルフアラインドコ
ンタクト方法によるのと同程度の微小なコンタクト窓を
形成することができる。従って、ＭＯＳＲＡＭの転送
トランジスタ部の大きさを小さくすることができる。ま
た、たとえ層間絶縁膜にダスト等が多少含まれていたと
しても、ビット線取り出し線とゲート電極との間にショ
ートや耐圧不良が発生することを防止できる。更に、セ
ルフアラインドコンタクト方法において必要とされるゲ
ート電極上の厚いＳｉＯ₂ 膜を、本発明においては形成
する必要がない。従って、ビット線取り出し層の加工性
を向上させることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の製造方法の第１の実
施例を工程順に示す、半導体記憶装置の断面図である。

【図２】図１に示す第１の実施例の工程の次の工程を示
す、半導体記憶装置の断面図である。

【図３】図２に示す第１の実施例の工程の次の工程を示
す、半導体記憶装置の断面図である。

【図４】本発明の半導体記憶装置の製造方法の第２の実
施例の一部を工程順に示す、半導体記憶装置の断面図で
ある。

【図５】コンタクト窓を形成するための従来の一方法を
示す、半導体記憶装置の断面図である。

【図６】コンタクト窓を形成するための従来のセルフア
ラインドコンタクト方法を示す、半導体記憶装置の断面
図である。

【符号の説明】

１半導体基板３ゲート酸化膜４ゲート電極５側壁スペーサ６，７ソース・ドレイン領域８層間絶縁膜９ビット線取り出し層１１開口１２，１７サイドウォール形成層１３，１８サイドウォール１４コンタクト窓１５薄いポリシリコン層１６絶縁膜

Claims

【特許請求の範囲】

【請求項１】（イ）ＭＯＳ転送トランジスタを形成
した後、該トランジスタのソース・ドレイン領域及びゲ
ート電極を覆う層間絶縁膜を形成する工程と、（ロ）層間絶縁膜上にビット線取り出し層を形成した
後、ソース・ドレイン領域とビット線取り出し層との接
続部分になるコンタクト窓を形成すべき位置におけるビ
ット線取り出し層に、エッチングによって開口を設ける
工程と、（ハ）ビット線取り出し層及び開口内の層間絶縁膜を覆
うサイドウォール形成膜を形成した後、該サイドウォー
ル形成膜をエッチングすることによって、開口の内壁に
サイドウォールを形成する工程と、（ニ）ビット線取り出し層及びサイドウォールをマスク
として前記層間絶縁膜をエッチングして、コンタクト窓
を形成する工程と、（ホ）ビット線取り出し層とサイドウォールとコンタク
ト窓内のソース・ドレイン領域とを覆う薄い導体層を形
成する工程と、（ヘ）ビット線取り出し層及び薄い導体層をパターニン
グする工程、とから成ることを特徴とするＭＯＳＲＡＭの転送トラ
ンジスタ部の形成方法。
【請求項２】前記サイドウォール形成膜の形成はＳｉＯ
₂ のＣＶＤから成り、サイドウォール形成膜のエッチン
グはＲＩＥ法にて行われることを特徴とする請求項１に
記載の方法。
【請求項３】前記サイドウォール形成膜の形成はポリシ
リコンのＣＶＤから成り、サイドウォール形成膜のエッ
チングはＲＩＥ法にて行われることを特徴とする請求項
１に記載の方法。