JPH11307640A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化の進展した半導体記憶装置において、
製造コストを増大させることなくポリシリコンからなる
ヒューズを形成する。 【解決手段】 冗長回路領域の分離酸化膜２上に、ポリ
サイド膜７ａおよびシリコン窒化膜６ｂ１を介在してヒ
ューズ８ａを形成する。ポリサイド膜７ａはゲート電極
（ワード線）７と同一工程で形成され、シリコン窒化膜
６ｂ１はシリコン窒化膜６ｂと同一工程で形成され、ヒ
ューズ８ａはポリシリコンプラグ８と同一工程で形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体基板上に
複数の容量キャパシタと、転送ゲート（ワード線）と、
ビット線とを有する半導体記憶装置およびその製造方法
に関するものである。

【０００２】

【従来の技術】従来から、半導体記憶装置の一例として
ＤＲＡＭ（Dynamic Random Memory ）は広く知られてい
る。図７は、従来のＤＲＡＭの一例を示す断面図であ
る。

【０００３】図７を参照して、ＤＲＡＭは、記憶素子が
形成される記憶素子領域と、記憶素子領域の周辺に設け
られた冗長回路領域とを有する。記憶素子は、ＭＯＳト
ランジスタとキャパシタ１２とを含む。ＭＯＳトランジ
スタは、シリコン基板１の主表面上に形成されたゲート
電極（ワード線）７と、１対の不純物領域（図示せず）
とを備え、シリコン基板１の主表面に選択的に形成され
た分離酸化膜２に囲まれる素子形成領域内に形成され
る。

【０００４】ゲート電極７を覆うようにシリコン窒化膜
６ａ，６ｂが形成される。このシリコン窒化膜６ａ，６
ｂは、近年における集積度の向上とともに用いられるこ
ととなったセルフアラインコンタクト開口技術における
保護膜として機能する。

【０００５】シリコン窒化膜６ａ，６ｂを覆うように層
間酸化膜３ａ，３ｂを形成し、双方を貫通するコンタク
トホール１３と層間酸化膜３ａを貫通するコンタクトホ
ール１４とを形成する。コンタクトホール１３，１４内
にポリシリコンプラグ４，８をそれぞれ形成する。ポリ
シリコンプラグ４上にポリシリコンからなるキャパシタ
下部電極１２ａを形成し、ポリシリコンプラグ８上にビ
ット線１９を形成する。このビット線１９は、ポリサイ
ド構造を有する。

【０００６】キャパシタ下部電極１２ａの表面に誘電体
膜（図示せず）を形成し、その誘電体膜を覆うようにキ
ャパシタ上部電極１２ｂを形成する。このキャパシタ上
部電極１２ｂもポリシリコンからなり、該キャパシタ上
部電極１２ｂと、誘電体膜と、キャパシタ下部電極１２
ａとでキャパシタ１２が形成される。

【０００７】冗長回路領域には、層間酸化膜３ｂ上にポ
リシリコンからなるヒューズ１２ｂ１が形成される。こ
のヒューズ１２ｂ１の切断には通常レーザ光が用いら
れ、レーザ光を照射した際の熱によりヒューズ１２ｂ１
を溶断する。その際の溶断特性や溶断後の信頼性の面か
らもポリシリコンを使用することが望ましいが、ポリシ
リコンとシリサイドの複合膜であるポリサイド膜を使用
することも可能である。

【０００８】キャパシタ１２およびヒューズ１２ｂ１を
覆うように層間酸化膜３ｃが形成され、この層間酸化膜
３ｃにスルーホール１６，１７を形成する。スルーホー
ル１６，１７内にタングステンプラグ１０ａ，１０ｂを
それぞれ形成し、このタングステンプラグ１０ａ，１０
ｂ上にアルミニウム配線１１ａ，１１ｂをそれぞれ形成
する。

【０００９】次に、図８と図９を用いて、図７に示す従
来のＤＲＡＭの製造方法について説明する。

【００１０】図８を参照して、周知の方法でキャパシタ
１２の誘電体膜までを形成し、その上にポリシリコン膜
１２ｂ′を成膜する。

【００１１】次に、図９に示すように、ポリシリコン膜
１２ｂ′をパターニングすることにより、キャパシタ上
部電極１２ｂとヒューズ１２ｂ１とを同時に形成する。
このように、ヒューズ１２ｂ１としてポリシリコンを用
いる場合、キャパシタ上部電極１２ｂ形成用ポリシリコ
ンを流用していた。

【００１２】それ以降は周知の方法で、層間酸化膜３
ｃ、スルーホール１６，１７、タングステンプラグ１０
ａ，１０ｂおよびアルミニウム配線１１ａ，１１ｂを形
成する。以上の工程を経て図７に示すＤＲＡＭを形成で
きる。

【００１３】

【発明が解決しようとする課題】上述のＤＲＡＭでは、
キャパシタ上部電極１２ｂをポリシリコンにより構成し
ていたため、キャパシタ上部電極１２ｂ形成用のポリシ
リコンを流用してヒューズ１２ｂ１を形成することが可
能であった。しかし、ＤＲＡＭの微細化の進展からキャ
パシタ容量を十分に確保するために、五酸化タンタルや
チタン酸ストロンチウムバリウム等の高誘電率材料をキ
ャパシタ誘電体膜として使用することが検討されてい
る。この場合には、キャパシタ上部電極１２ｂおよびキ
ャパシタ下部電極１２ａの材質としてポリシリコンを使
用することができない。よって、キャパシタ上部電極１
２ｂ形成用材料を従来のようにヒューズとして使用する
ことができなくなる。

【００１４】また、ビット線１９についても微細化によ
る抵抗増加に対処するために、タングステンなどの高融
点金属に代わりつつある。そのため、ビット線１９形成
用材料をヒューズとして使用することも困難となる。そ
ればかりでなく、セルフアライン技術の進展に伴いビッ
ト線１９にもゲート電極７の場合と同様のシリコン窒化
膜の保護膜を使用することも考えられており、この場合
にはビット線１９形成用材料をヒューズとして使用する
ことがより困難となる。

【００１５】一方、アルミニウム配線をヒューズとして
用いることも検討されているが、アルミニウムは腐食性
が高いため、ヒューズの溶断面をそのまま放置できな
い。このため、溶断面を保護するための保護層を設ける
必要があり、コストの増加が問題となる。

【００１６】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、ＤＲＡ
Ｍの微細化が進展した場合においても、ポリシリコンか
らなるヒューズを低コストで形成することにある。

【００１７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、記憶素子領域と冗長回路領域とを備える。記
憶素子領域は、半導体基板上に形成され、半導体基板と
第１ポリシリコンプラグを介して接続され電荷を蓄積す
るキャパシタと、半導体基板と第２ポリシリコンプラグ
を介して接続されたビット線と、ワード線とを有する。
冗長回路領域は、記憶素子領域の周辺に設けられ、ヒュ
ーズを有する。そして、ヒューズと、第１あるいは第２
ポリシリコンプラグとが同時に形成されかつ同一の材料
からなる。

【００１８】上記のように、第１あるいは第２ポリシリ
コンプラグ形成用のポリシリコンを流用してヒューズを
形成することにより、半導体記憶装置の微細化が進展し
た場合においても、新たな工程を追加することなくポリ
シリコンからなるヒューズを形成できる。それにより、
ポリシリコンからなるヒューズを低コストで形成でき
る。

【００１９】上記キャパシタ下には第１と第２ポリシリ
コンプラグが内部に形成される層間絶縁膜が形成され、
ヒューズ直下とワード線表面上には層間絶縁膜と材質の
異なる絶縁膜が形成されることが好ましい。

【００２０】このようにワード線を覆うようにその表面
上に層間絶縁膜と材質の異なる絶縁膜を形成することに
より、絶縁膜に達するまで第１と第２ポリシリコンプラ
グ形成用コンタクトホールをワード線に近づけた、いわ
ゆるセルフアラインコンタクトホールを形成できる。そ
して、この絶縁膜を流用してヒューズ直下に絶縁膜を形
成する。それにより、新たな工程を追加することなくヒ
ューズ直下に絶縁膜を形成できる。該絶縁膜を形成する
ことにより、上記コンタクトホール形成時に冗長回路領
域内の絶縁膜上にトレンチを形成できる。それは、絶縁
膜をエッチングストッパとして用いることができるから
である。そして、上記トレンチ内とコンタクトホール内
とにポリシリコンを埋込むことにより、第１あるいは第
２ポリシリコンプラグ形成と同時に絶縁膜上にヒューズ
を形成できる。この場合にも、新たな工程を追加する必
要がないので、コスト増大を回避できる。

【００２１】この発明に係る半導体記憶装置の製造方法
は、下記の各工程を備える。記憶素子領域内にワード線
を形成する。ワード線を覆うように全面に層間絶縁膜を
形成する。層間絶縁膜を貫通するコンタクトホールを記
憶素子領域内に形成するとともに冗長回路領域内に位置
する層間絶縁膜にトレンチを形成する。コンタクトホー
ル内とトレンチ内とにポリシリコンを埋込むことによ
り、キャパシタあるいはビット線と半導体基板を接続す
るポリシリコンプラグとヒューズとを同時に形成する。

【００２２】このようにポリシリコンプラグ形成用のポ
リシリコンを流用してヒューズを形成することにより、
前述のように新たな工程を追加することなくポリシリコ
ンからなるヒューズを形成できる。

【００２３】上記層間絶縁膜とワード線間およびヒュー
ズ下には、層間絶縁膜と異なる材質からなる絶縁膜が形
成されることが好ましい。この場合、層間絶縁膜を形成
する工程は、ワード線表面上とヒューズ形成領域直下に
絶縁膜を形成する工程と、この絶縁膜を覆うように層間
絶縁膜を形成する工程とを含む。

【００２４】上記のようにワード線の表面上とヒューズ
形成領域直下に絶縁膜を形成することにより、セルフア
ラインコンタクトホール形成時の保護膜として機能する
ワード線表面上の絶縁膜と、冗長回路領域内にヒューズ
形成用トレンチを形成する際のエッチングストッパとし
て機能する絶縁膜とを同一工程で形成できる。そのた
め、新たな工程を追加することなくセルフアラインコン
タクトホールとトレンチとを同時形成でき、コスト増大
を回避できる。

【００２５】

【発明の実施の形態】以下、図１〜図６を用いて、この
発明の実施の形態について説明する。

【００２６】（実施の形態１）まず、図１〜図４を用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＤＲＡＭを示す断
面図である。

【００２７】図１を参照して、記憶素子領域内に位置す
るシリコン基板１の主表面上には、ＭＯＳトランジスタ
と、ビット線９と、キャパシタ５とが形成される。ＭＯ
Ｓトランジスタは、ポリサイドからなるゲート電極（ワ
ード線）７と、１対の不純物領域（図示せず）とを備え
る。ゲート電極７の表面を覆うようにシリコン窒化膜６
ａ，６ｂが形成される。このシリコン窒化膜６ａ，６ｂ
は微細化に伴うセルフアラインコンタクトホール１３，
１４形成の際の保護膜として機能する。なお、シリコン
窒化酸化膜を保護膜として使用してもよい。

【００２８】ＭＯＳトランジスタを覆うようにシリコン
酸化膜等からなる層間酸化膜３ａ，３ｂが形成され、こ
の層間酸化膜３ａ，３ｂに上記コンタクトホール１３，
１４が形成される。コンタクトホール１３，１４内には
ポリシリコンプラグ４，８が形成される。

【００２９】ポリシリコンプラグ４上にキャパシタ５を
形成する。キャパシタ５は、白金、ルテニウム、インジ
ウム等の金属あるいはルテニウム酸化物等の金属酸化物
からなるキャパシタ上部電極５ｂおよびキャパシタ下部
電極５ａと、五酸化タンタルあるいはチタン酸ストロン
チウムバリウム等の高誘電率材料からなる高誘電体膜
（図示せず）とを備える。ポリシリコンプラグ８上には
ビット線９を形成する。ビット線９は、たとえばタング
ステン等の高融点金属により構成される。

【００３０】冗長回路領域では、分離酸化膜２上にポリ
サイド膜７ａ、シリコン窒化膜６ａ１，６ｂ１、ヒュー
ズ８ａがそれぞれ形成される。シリコン窒化膜６ｂ１上
に位置する層間酸化膜３ａにはトレンチ１５が形成さ
れ，シリコン窒化膜６ｂ１はトレンチ１５形成の際のエ
ッチングストッパとして機能する。このシリコン窒化膜
６ｂ１を冗長回路領域内におけるヒューズ８ａ直下に形
成することにより、トレンチ１５がシリコン基板１に達
する等の不都合を回避できる。それにより、ＤＲＡＭの
信頼性を確保できる。なお、シリコン酸化膜６ｂ１がエ
ッチング除去された場合には、ポリサイド膜７ａがエッ
チングストッパとして機能し得る。

【００３１】キャパシタ５を覆うように全面に層間酸化
膜３ｃが形成され、この層間酸化膜３ｃを貫通してキャ
パシタ上部電極５ｂに達するようにスルーホール１６を
形成する。冗長回路領域では、層間酸化膜３ｃと層間酸
化膜３ｂを貫通するようにスルーホール１７が設けられ
る。スルーホール１６，１７内にタングステンプラグ１
０ａ，１０ｂを形成し、それらの上にアルミニウム配線
１１ａ，１１ｂを形成する。

【００３２】次に、図２〜図４を用いて、図１に示すＤ
ＲＡＭの製造方法について説明する。図２〜図４は、図
１に示すＤＲＡＭの特徴的な第１〜第３工程を示す断面
図である。

【００３３】図２を参照して、周知の方法で分離酸化膜
２、ゲート電極７、シリコン窒化膜６ａ，６ｂおよび層
間酸化膜３ａを形成する。このとき、同時に冗長回路領
域内の分離酸化膜２上にも、ポリサイド膜７ａ、シリコ
ン窒化膜６ａ１，６ｂ１を形成する。このポリサイド膜
７ａとシリコン窒化膜６ｂ１は、ゲート電極７およびシ
リコン窒化膜６ｂより十分大きい幅（シリコン基板１の
主表面と平行な方向の幅）を有する。

【００３４】次に、図３に示すように、層間酸化膜３ａ
に選択的にエッチング処理を施す。それにより、記憶素
子領域内にコンタクトホール１４を形成し、同時に冗長
回路領域内にトレンチ１５を形成する。このとき、幅の
大きいシリコン窒化膜６ｂ１が存在しているので、トレ
ンチ１５はシリコン窒化膜６ｂ１上で確実に留まり、シ
リコン基板１にまで達することはない。

【００３５】一方、記憶素子領域内においては、ゲート
電極７の側壁を覆うシリコン窒化膜６ａおよびシリコン
基板１に達するようにセルフアラインコンタクトホール
１４を形成する。このとき、シリコン窒化膜６ａは、コ
ンタクトホール１４形成の際にゲート電極７がエッチン
グされるのを防止する保護膜として機能する。このシリ
コン窒化膜６の存在により、ポリシリコンプラグ８とゲ
ート電極７とのショートを防止できる。

【００３６】次に、たとえばＣＶＤ法（Chemical Vapor
Deposition ）等によりポリシリコンを全面に形成す
る。その後、ポリシリコンにたとえばＣＭＰ（Chemical
Mechanical Polishing ）あるいはエッバック処理を施
す。それにより、コンタクトホール１４内にポリシリコ
ンプラグ８を形成し、同時にトレンチ１５内にヒューズ
８ａを形成する。このように、ポリシリコンプラグ８と
同時にヒューズ８ａが形成できるので、新たな工程を追
加する必要がなく、コスト増大を回避できる。その後、
ポリシリコンプラグ８上にビット線９を形成する。

【００３７】次に、図４を参照して、全面に層間酸化膜
３ｂを形成し、この層間酸化膜３ｂと層間酸化膜３ａを
貫通するようにコンタクトホール１３を形成する。この
コンタクトホール１３内にポリシリコンプラグ４を形成
し、このポリシリコンプラグ４上にスパッタリング法等
を用いて白金等からなるキャパシタ下部電極５ａを形成
する。このキャパシタ下部電極５ａ表面上に、スパッタ
リング法やＣＶＤ法等を用いて、前述の高誘電率材料か
らなるキャパシタ誘電体膜を形成し、その上に白金等か
らなるキャパシタ上部電極５ｂを形成する。

【００３８】それ以降は周知の方法で層間酸化膜３ｃ、
スルーホール１６，１７、タングステンプラグ１０ａ，
１０ｂおよびアルミニウム配線１１ａ，１１ｂを形成す
る。以上の工程を経て図１に示すＤＲＡＭが形成され
る。

【００３９】このように本実施の形態１では、ＤＲＡＭ
の微細化が進展した場合でも、通常の工程に新たな工程
やフォトマスクを追加することなく、ポリシリコンで構
成されたヒューズ８ａを形成できる。

【００４０】（実施の形態２）次に、図５と図６を用い
て、本発明の実施の形態２について説明する。図５は、
本発明の実施の形態２におけるＤＲＡＭを示す断面図で
ある。

【００４１】図５を参照して、本実施の形態２では、ト
レンチ１８が層間酸化膜３ｂを貫通して設けられ、その
トレンチ１８内にヒューズ４ａが形成されている。この
ヒューズ４ａは、キャパシタ下部電極５ａとシリコン基
板１とを接続するポリシリコンプラグ４と同一工程で形
成される。

【００４２】上記のように層間酸化膜３ｂを貫通するト
レンチ１８内にヒューズ４ａを形成することにより、実
施の形態１の場合よりもヒューズ４ａの厚みを大きくで
きる。具体的には、実施の形態１ではヒューズ８ａの厚
みが１００ｎｍ程度であるのに対し、本実施の形態２で
はヒューズ４ａの厚みを３００ｎｍ程度に増大すること
ができる。それ以外の構造については実施の形態１の場
合とほぼ同様である。

【００４３】次に、図６を用いて、本実施の形態２にお
けるＤＲＡＭの特徴的な製造工程について説明する。

【００４４】図６を参照して、周知の方法で層間酸化膜
３ａまでを形成し、その後ポリシリコンプラグ８、コン
タクトホール１４およびビット線９を形成する。上述の
実施の形態１の場合とは異なり、この段階ではヒューズ
を形成しない。

【００４５】そして、周知の方法で層間酸化膜３ｂを形
成し、それと層間酸化膜３ａとを貫通するようにコンタ
クトホール１３を形成する。この段階で、冗長回路領域
にトレンチ１８を形成する。この場合にも、シリコン窒
化膜６ｂ１がエッチングストッパとして機能する。

【００４６】その後、コンタクトホール１３内とトレン
チ１８内とに実施の形態１の場合と同様の方法でポリシ
リコンを埋込む。それにより、ポリシリコンプラグ４と
ヒューズ４ａとが同時に形成できる。このように、本実
施の形態２の場合も、実施の形態１の場合と同様に、新
たな工程やフォトマスクを追加することなく、ポリシリ
コンで構成されたヒューズ４ａを形成できる。

【００４７】なお、上述の各実施の形態では、キャパシ
タ下部電極およびキャパシタ上部電極５ａ，５ｂやビッ
ト線９を金属や金属酸化物で構成した場合について説明
したが、これらをポリシリコンやポリサイドにより構成
した場合でも本発明は適用可能である。

【００４８】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって、制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。

【００４９】

【発明の効果】この発明によれば、微細化が進展した場
合においても、特別の工程やマスクを追加することなく
ポリシリコンからなるヒューズを形成できるので、コス
トを増加させることなく従来と同様の高性能、高信頼性
を有する半導体記憶装置を高歩留りで製造できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるＤＲＡＭを
示す断面図である。

【図２】 図１に示すＤＲＡＭの製造工程の特徴的な第
１工程を示す断面図である。

【図３】 図１に示すＤＲＡＭの製造工程の特徴的な第
２工程を示す断面図である。

【図４】 図１に示すＤＲＡＭの製造工程の特徴的な第
３工程を示す断面図である。

【図５】 この発明の実施の形態２におけるＤＲＡＭを
示す断面図である。

【図６】 図５に示すＤＲＡＭの特徴的な製造工程を示
す断面図である。

【図７】 従来のＤＲＡＭの一例を示す断面図である。

【図８】 図７に示す従来のＤＲＡＭの製造工程の特徴
的な第１工程を示す断面図である。

【図９】 図７に示す従来のＤＲＡＭの製造工程の特徴
的な第２工程を示す断面図である。

【符号の説明】

１ シリコン基板、２ 分離酸化膜、３ａ，３ｂ，３ｃ
層間酸化膜、４，８ポリシリコンプラグ、５，１２
キャパシタ、５ａ，１２ａ キャパシタ下部電極、５
ｂ，１２ｂ キャパシタ上部電極、６ａ，６ｂ，６ａ
１，６ｂ１ シリコン窒化膜、７ ゲート電極（ワード
線）、７ａ ポリサイド膜、４ａ，８ａ，１２ｂ１ ヒ
ューズ、９，１９ ビット線、１０ａ，１０ｂ タング
ステンプラグ、１１ａ，１１ｂ アルミニウム配線、１
２ｂ′ ポリシリコン膜、１３，１４ コンタクトホー
ル、１５，１８ トレンチ、１６，１７ スルーホー
ル。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、前記半導体基
   板と第１ポリシリコンプラグを介して接続され電荷を蓄
   積するキャパシタと、前記半導体基板と第２ポリシリコ
   ンプラグを介して接続されたビット線と、ワード線とを
   有する記憶素子領域と、 前記記憶素子領域の周辺に設けられ、ヒューズを有する
   冗長回路領域とを備え、 前記ヒューズと、前記第１あるいは第２ポリシリコンプ
   ラグとが同時に形成されかつ同一材料からなる、半導体
   記憶装置。
2. 【請求項２】 前記キャパシタ下には前記第１と第２ポ
   リシリコンプラグが内部に形成される層間絶縁膜が形成
   され、 前記ヒューズ直下と前記ワード線表面上には前記層間絶
   縁膜と材質の異なる絶縁膜が形成される、請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 半導体基板上に形成され電荷を蓄積する
   キャパシタとビット線とワード線とを有する記憶素子領
   域と、該記憶素子領域の周辺に設けられヒューズを有す
   る冗長回路領域とを含む半導体記憶装置の製造方法であ
   って、 前記記憶素子領域内に前記ワード線を形成する工程と、 前記ワード線を覆うように全面に層間絶縁膜を形成する
   工程と、 前記層間絶縁膜を貫通するコンタクトホールを前記記憶
   素子領域内に形成するとともに前記冗長回路領域内に位
   置する前記層間絶縁膜にトレンチを形成する工程と、 前記コンタクトホール内と前記トレンチ内とにポリシリ
   コンを埋込むことにより、前記キャパシタあるいは前記
   ビット線と前記半導体基板とを接続するプラグと前記ヒ
   ューズとを同時に形成する工程と、 を備えた、半導体記憶装置の製造方法。
4. 【請求項４】 前記層間絶縁膜と前記ワード線間と、前
   記ヒューズ下には前記層間絶縁膜と異なる材質の絶縁膜
   が形成され、 前記層間絶縁膜を形成する工程は、 前記ワード線表面上と前記ヒューズ形成領域直下に前記
   絶縁膜を形成する工程と、 前記絶縁膜を覆うように前記層間絶縁膜を形成する工程
   とを含む、請求項３に記載の半導体記憶装置の製造方
   法。