JP2800787B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP2800787B2
JP2800787B2 JP8167381A JP16738196A JP2800787B2 JP 2800787 B2 JP2800787 B2 JP 2800787B2 JP 8167381 A JP8167381 A JP 8167381A JP 16738196 A JP16738196 A JP 16738196A JP 2800787 B2 JP2800787 B2 JP 2800787B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特にキャパシタがビット線上に形成され
るCOB(Capacitor−Over−Bit−L
ine)構造のメモリ・セルを有するDRAMのビット
・コンタクト孔に関連した製造方法に関する。
【0002】
【従来の技術】4MビットDRAMまでのスタックド型
キャパシタを搭載したDRAMのメモリ・セルでは、メ
モリ・セルを構成するキャパシタが、メモリ・セルの信
号の読み出しと書き込みとを行なうビット線の下に形成
されていた。しかし、この構造ではビット線とトランジ
スタのソース・ドレイン領域の一方とを接続するための
ビット・コンタクト孔の存在のため、キャパシタ構造を
3次元的に工夫することが容易ではなかった。このた
め、16MビットDRAMではCOB構造のメモリ・セ
ルが採用されるようになった。
【0003】DRAMのメモリ・セルの平面模式図であ
る図15(a)と、図15(a)のAA線,BB線およ
びCC線での断面模式図である図15(b),(c)お
よび(d)と、図15(a)のAA線,BB線およびC
C線での製造工程の断面模式図である図16,図17お
よび図18とを併せて参照して、従来のCOB構造のメ
モリ・セルを有するDRAMをその製造方法に沿って説
明する。なお、理解を容易にするために、図15(a)
では、N+ 型ソース・ドレイン領域,チャネル領域に、
斜め左下りの実線,点線からなるハッチングを施してあ
る。
【0004】まず、P型シリコン基板201の表面の素
子分離領域に、選択酸化により膜厚500nm程度のフ
ィールド酸化膜202が形成される。P型シリコン基板
201の表面の素子形成領域に、例えば900℃の乾燥
酸素雰囲気で膜厚15nm程度のゲート酸化膜203が
形成される。これら素子形成領域は、T字型の形状から
なり、P型シリコン基板201の表面に規則的に配列さ
れている。MOSトランジスタのしきい値制御のため、
例えば30keVで2×1012cm-2のボロンのイオン
注入が行なわれる。全面に膜厚200nm程度のN+
多結晶シリコン膜が形成され、このN+ 型多結晶シリコ
ン膜がパターニングされてゲート電極を兼ねるワード線
204が形成される。例えば50keVで5×1015
-2の砒素のイオン注入が行なわれ、フィールド酸化膜
202およびワード線204に自己整合的なN+ 型ソー
ス・ドレイン領域205,206が形成される〔図1
5〕。
【0005】例えば膜厚400nm程度のPSG膜から
なる第1の層間絶縁膜211が、CVDにより全面に形
成される。次に、N+ 型ソース・ドレイン領域205に
達するビット・コンタクト孔213が、アライメント精
度の高いフォト・リソグラフィ技術と異方性エッチング
技術とにより、層間絶縁膜211に形成される。膜厚1
00nm程度のタングステン・シリサイド膜が、スパッ
タリングにより、全面に形成される。このタングステン
・シリサイド膜がパターニングされ、ビット・コンタク
ト孔213を介してN+ 型ソース・ドレイン領域205
に直接に接続されるビット線216が形成される〔図1
5,図16(a),図17(a),図18(a)〕。
【0006】次に、例えば膜厚400nm程度のPSG
膜からなる第2の層間絶縁膜221が、CVDにより全
面に形成される。次に、層間絶縁膜221,211を貫
通してN+ 型ソース・ドレイン領域206に達するノー
ド・コンタクト孔224が、アライメント精度の高いフ
ォト・リソグラフィ技術と異方性エッチング技術とによ
り形成される〔図15,図16(b),図17(b),
図18(b)〕。
【0007】次に、膜厚300nm程度の多結晶シリコ
ン膜がCVDにより全面に形成される。この多結晶シリ
コン膜がフォト・リソグラフィ技術と異方性エッチング
技術とによりパターニングされ、ストレージ・ノード電
極の形成予定領域にのみ多結晶シリコン膜パターンが残
置形成される。これらの多結晶シリコン膜パターンは、
ノード・コンタクト孔224を介して、N+ 型ソース・
ドレイン領域206に(電気的にではなく機械的に)直
接に接続されている。これらの多結晶シリコン膜パター
ンに例えばリン等の高濃度のN型不純物が添加され、N
+ 型多結晶シリコン膜パターンからなるストレージ・ノ
ード電極226が形成される。その後、(CVDにより
形成された)膜厚7nm程度の窒化シリコン膜からなる
容量絶縁膜233が形成され、さらに(CVD等により
形成された)膜厚100nm程度のN+ 型多結晶シリコ
ン膜からなるセル・プレート電極234が形成され、C
OB構造のメモリ・セルを有したDRAMが形成される
〔図15〕。
【0008】
【発明が解決しようとする課題】COB構造のメモリ・
セルを有するDRAMの上記製造方法では、それぞれ別
々にアライメント精度の高いフォト・リソグラフィ技術
等を駆使してビット・コンタクト孔とノード・コンタク
ト孔とを形成している。アライメント精度の高いフォト
・リソグラフィ技術を含んだ製造工程では、(他の製造
工程に比べて)その製造工程に帰因した歩留り低下を引
き起しやすくなる。またこのような製造工程は、必然的
に製造のスルー・プットが低下する。すなわち、コンタ
クト孔を形成するための製造工程の回数に比例して製造
原価の上昇が生じる。
【0009】したがって本発明の半導体記憶装置の製造
方法の目的は、COB構造のメモリ・セルを有するDR
AMの形成において、コンタクト孔を形成するための製
造工程の回数を低減し、歩留りの低下,製造原価の上昇
を抑制することにある。
【0010】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第1の態様は、P型シリコン基板の表面の
素子分離領域にフィールド酸化膜を形成し、このP型シ
リコン基板の表面の素子形成領域にゲート酸化膜を形成
し、ゲート電極を兼ねたワード線を形成し、これらのワ
ード線に自己整合的にこれらの素子形成領域にN+ 型ソ
ース・ドレイン領域を形成する工程と、酸化シリコン膜
からなる第1の層間絶縁膜を形成する工程と、上記第1
の層間絶縁膜を介して上記N+ 型ソース・ドレイン領域
の一方の一部にオーバー・ラップ部を有するビット線を
この第1の層間絶縁膜の表面上に形成する工程と、酸化
シリコン膜からなる第2の層間絶縁膜を形成する工程
と、上記第2および第1の層間絶縁膜を貫通し,上記オ
ーバー・ラップ部において上記ビット線の上面の一部並
びに側面の一部を露出し,上記上記N+ 型ソース・ドレ
イン領域の一方に達するビット・コンタクト孔と、この
第2および第1の層間絶縁膜を貫通して上記N+ 型ソー
ス・ドレイン領域の他方に達するノード・コンタクト孔
とを形成する工程と、全面にN+ 型多結晶シリコン膜を
形成し、ストレージ・ノード電極の形成予定領域を選択
的に覆うフォト・レジスト膜パターンをこのN+ 型多結
晶シリコン膜の表面上に形成する工程と、上記フォト・
レジスト膜パターンをマスクにした上記N+ 型多結晶シ
リコン膜に対する異方性エッチングを行なって、上記ノ
ード・コンタクト孔を介して上記N+ 型ソース・ドレイ
ン領域の他方に直接に接続されるストレージ・ノード電
極を形成し、上記ビット・コンタクト孔にはこれらのビ
ット・コンタクト孔の上端および上記ビット線の上面の
間の所要の高さに上面が位置して上記N+ 型ソース・ド
レイン領域の一方に直接に接続されるコンタクト・プラ
グとこれらのコンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、LPCVD
により全面に絶縁膜を形成し、この絶縁膜をエッチ・バ
ックして、上記ストレージ・ノード電極の側面を覆う絶
縁膜スペーサと上記プラグ・ロス部を充填する絶縁膜キ
ャップとを形成する工程と、容量絶縁膜を形成し、セル
・プレート電極を形成する工程とを有することを特徴と
する。
【0011】本発明の半導体記憶装置の製造方法の第2
の態様は、P型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このP型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にN+ 型ソース・ドレイン領
域を形成する工程と、第1の酸化シリコン系絶縁膜から
なる第1の層間絶縁膜を形成する工程と、上記第1の層
間絶縁膜を介して上記N+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第1の層間絶縁膜の表面上に形成する工程と、上記第1
の酸化シリコン系絶縁と同一材料からなる第2の酸化シ
リコン系絶縁膜に窒化シリコン膜が積層してなる第2の
層間絶縁膜を形成する工程と、上記第2および第1の層
間絶縁膜を貫通し,上記オーバー・ラップ部において上
記ビット線の上面の一部並びに側面の一部を露出し,上
記上記N+ 型ソース・ドレイン領域の一方に達するビッ
ト・コンタクト孔と、この第2および第1の層間絶縁膜
を貫通して上記N+ 型ソース・ドレイン領域の他方に達
するノード・コンタクト孔とを形成する工程と、全面に
+ 型多結晶シリコン膜を形成し、ストレージ・ノード
電極の形成予定領域を選択的に覆うフォト・レジスト膜
パターンをこのN+ 型多結晶シリコン膜の表面上に形成
する工程と、上記フォト・レジスト膜パターンをマスク
にした上記N+ 型多結晶シリコン膜に対する異方性エッ
チングを行なって、上記ノード・コンタクト孔を介して
上記N+ 型ソース・ドレイン領域の他方に直接に接続さ
れるストレージ・ノード電極を形成し、上記ビット・コ
ンタクト孔にはこれらのビット・コンタクト孔の上端お
よび上記ビット線の上面の間の所要の高さに上面が位置
して上記N+ 型ソース・ドレイン領域の一方に直接に接
続されるコンタクト・プラグとこれらのコンタクト・プ
ラグが充填されない部分からなるプラグ・ロス部とを形
成する工程と、LPCVDにより全面に絶縁膜を形成
し、この絶縁膜をエッチ・バックして、上記ストレージ
・ノード電極の側面を覆う絶縁膜スペーサと上記プラグ
・ロス部を充填する絶縁膜キャップとを形成する工程
と、上記絶縁膜スペーサを選択的に除去する工程と、容
量絶縁膜を形成し、セル・プレート電極を形成する工程
とを有することを特徴とする。
【0012】好ましくは、上記絶縁膜スペーサおよび上
記絶縁膜キャップを形成した後に全面を覆うフォト・レ
ジスト膜を形成してこれらの絶縁膜スペーサの一部が露
出するまでこのフォト・レジスト膜を選択的にエッチ・
バックする工程と、残置された上記フォト・レジスト膜
をマスクにして上記絶縁膜スペーサを選択的に除去して
このフォト・レジスト膜を除去する工程とを有すか、あ
るいは、上記絶縁膜スペーサおよび上記絶縁膜キャップ
を形成した後に全面を覆うフォト・レジスト膜を形成し
てこのフォト・レジスト膜とこれらの絶縁膜スペーサと
を同時にエッチ・バックする工程を有する。
【0013】本発明の半導体記憶装置の製造方法の第3
の態様は、P型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このP型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にN+ 型ソース・ドレイン領
域を形成する工程と、第1の酸化シリコン系絶縁膜から
なる第1の層間絶縁膜を形成する工程と、上記第1の層
間絶縁膜を介して上記N+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第1の層間絶縁膜の表面上に形成する工程と、上記第1
の酸化シリコン系絶縁膜と同一材料の第2の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第2の層間
絶縁膜を形成する工程と、上記第2および第1の層間絶
縁膜を貫通し,上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し,上記上
記N+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第2および第1の層間絶縁膜を貫
通して上記N+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面にN+
型多結晶シリコン膜を形成し、ストレージ・ノード電極
の形成予定領域を選択的に覆うフォト・レジスト膜パタ
ーンをこのN+ 型多結晶シリコン膜の表面上に形成する
工程と、上記フォト・レジスト膜パターンをマスクにし
た上記N+ 型多結晶シリコン膜に対する異方性エッチン
グを行なって、上記ノード・コンタクト孔を介して上記
+ 型ソース・ドレイン領域の他方に直接に接続される
ストレージ・ノード電極を形成し、上記ビット・コンタ
クト孔にはこれらのビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置して
上記N+ 型ソース・ドレイン領域の一方に直接に接続さ
れるコンタクト・プラグとこれらのコンタクト・プラグ
が充填されない部分からなるプラグ・ロス部とを形成す
る工程と、全面に酸化シリコン膜を形成し、上記プラグ
・ロス部にこの酸化シリコン膜からなる絶縁膜キャップ
を残置形成する工程と、容量絶縁膜を形成し、セル・プ
レート電極を形成する工程とを有することを特徴とす
る。
【0014】好ましくは、上記酸化シリコン膜がLPC
VDにより形成され、上記絶縁膜キャップの残置形成が
この酸化シリコン膜を覆うフォト・レジスト膜の形成
と、このフォト・レジスト膜およびこの酸化シリコン膜
のエッチ・バックとからなされるか、上記酸化シリコン
膜が液相成長法により形成されてこの酸化シリコン膜の
エッチ・バックにより上記絶縁膜キャップが残置形成さ
れるか、あるいは、上記酸化シリコン膜がバイアスEC
RプラズマCVDにより形成されてこの酸化シリコン膜
のエッチ・バックにより上記絶縁膜キャップが残置形成
される。
【0015】本発明の半導体記憶装置の製造方法の第4
の態様は、P型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このP型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にN+ 型ソース・ドレイン領
域を形成する工程と、第1の酸化シリコン系絶縁膜から
なる第1の層間絶縁膜を形成する工程と、上記第1の層
間絶縁膜を介して上記N+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第1の層間絶縁膜の表面上に形成する工程と、上記第1
の酸化シリコン系絶縁膜と同一材料の第2の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第2の層間
絶縁膜を形成する工程と、上記第2および第1の層間絶
縁膜を貫通し,上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し,上記上
記N+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第2および第1の層間絶縁膜を貫
通して上記N+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面に導電
体膜を形成し、この導電体膜をエッチ・バックして、上
記ノード・コンタクト孔の上端まで充填し,上記N+
ソース・ドレイン領域の他方に直接に接続される第1の
コンタクト・プラグと、上記ビット・コンタクト孔の上
端まで充填し,上記N+ 型ソース・ドレイン領域の一方
に直接に接続される第2のコンタクト・プラグとを形成
する工程と、上記第1のコンタクト・プラグの表面を覆
い,上記第2のコンタクト・プラグの表面に開口部を有
するフォト・レジスト膜パターンをマスクにしたこれら
の第2のコンタクト・プラグに対する選択的にエッチン
グを行なって、上記ビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置する
第3のコンタクト・プラグと、これらの第3のコンタク
ト・プラグが充填されない部分からなるプラグ・ロス部
とをこれらのビット・コンタクト孔に形成する工程と、
全面に酸化シリコン膜を形成し、上記プラグ・ロス部に
この酸化シリコン膜からなる絶縁膜キャップを残置形成
する工程と、全面にN+ 型多結晶シリコン膜を形成し、
このN+ 型多結晶シリコン膜をパターニングして上記第
1のコンタクト・プラグに直接に接続されるストレージ
・ノード電極を形成する工程と、容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有することを特
徴とする。
【0016】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0017】DRAMのメモリ・セルの平面模式図であ
る図1(a)と、図1(a)のAA線,BB線およびC
C線での断面模式図である図1(b),(c)および
(d)と、図1(a)のAA線での製造工程の断面模式
図である図2および図3と、図1(a)のBB線での製
造工程の断面模式図である図4と、図1(a)のCC線
での製造工程の断面模式図である図5とを併せて参照し
て、本発明の第1の実施の形態をその製造方法に沿って
説明する。なお、理解を容易にするために、図1(a)
では、N+ 型ソース・ドレイン領域,チャネル領域に、
斜め左下りの実線,点線からなるハッチングを施してあ
る。
【0018】まず、P型シリコン基板101の表面の素
子分離領域に、選択酸化により膜厚500nm程度のフ
ィールド酸化膜102が形成される。P型シリコン基板
101の表面の素子形成領域に、例えば900℃の乾燥
酸素雰囲気で膜厚15nm程度のゲート酸化膜103が
形成される。これら素子形成領域(例えばT字型の形状
からなる)は、P型シリコン基板101の表面に規則的
に配列されている。MOSトランジスタのしきい値制御
のため、例えば30keVで2×1012cm-2のボロン
のイオン注入が行なわれる。全面に膜厚200nm程度
のN+ 型多結晶シリコン膜が形成され、このN+ 型多結
晶シリコン膜がパターニングされてゲート電極を兼ねる
ワード線104が形成される。例えば30keVで1×
1015cm-2の燐のイオン注入が行なわれ、フィールド
酸化膜102およびワード線104に自己整合的なN+
型ソース・ドレイン領域105,106が形成される。
例えば膜厚400nm程度の酸化シリコン膜からなる第
1の層間絶縁膜111aが、常圧気相成長法(APCV
D)もしくはLPCVD等により全面に形成される。層
間絶縁膜111aの上面は、好ましくは例えば化学機械
研磨法(CMP)により平坦化されている。膜厚100
nm程度のタングステン・シリサイド膜が、スパッタリ
ングにより、全面に形成される。このタングステン・シ
リサイド膜がパターニングされ、層間絶縁膜111aを
介してN+ 型ソース・ドレイン領域105の一部に対し
てオーバー・ラップ部を有するビット線116が形成さ
れる。次に、例えば400nm程度の膜厚を有し,平坦
な上面を有する酸化シリコン膜からなる第2の層間絶縁
膜121aが、APCVDあるいはLPCVDおよびC
MP等により全面に形成される〔図1,図2(a),図
4(a),図5(a)〕。
【0019】次に、アライメント精度の高いフォト・リ
ソグラフィ技術と異方性エッチング技術とにより、層間
絶縁膜121aおよび111aを貫通してN+ 型ソース
・ドレイン領域105,106に達するビット・コンタ
クト孔123a,ノード・コンタクト孔124aが形成
される。ビット・コンタクト孔123aとワード線10
4との間隔,ノード・コンタクト孔124aとワード線
104およびビット線116との間隔は、所定の間隔に
なっている。ビット・コンタクト孔123aの上端の開
口部の形状は概ね長方形の形状をなし、短かい方の開口
径は最小加工寸法(=F)に等しくなっている。ノード
・コンタクト孔124aの開口部の形状は概ね正方形の
形状をなし、開口径はFである。ビット・コンタクト孔
123aは、ビット線116の上記オーバー・ラップ部
において、ビット線116の上面の一部並びに側面の一
部を露出させている〔図1,図2(b),図4(b),
図5(b)〕。この異方性エッチングは、平行平板型の
RIE装置を用いて、高周波電力が0.8kW/c
2 ,ガス圧が66Pa,トリ・フルオロ・メタン(C
HF3 )のガス流量が30sccm,テトラ・フルオロ
・メタン(CF4 )のガス流量が10sccm,アルゴ
ン(Ar)のガス流量が200sccm,周波数が40
0kHzの条件の下で行なわれる。このような形状のビ
ット・コンタクト孔123aの形成には、層間絶縁膜1
21a,111aのエッチング速度(800nm/mi
n程度)に対してビット線116(を構成するタングス
テン・シリサイド膜)のエッチング速度(40nm/m
in程度)が1/20程度になることを利用している。
【0020】次に、全面に膜厚300nm程度のN+
多結晶シリコン膜145aが、LPCVD等により形成
される。N+ 型多結晶シリコン膜145aはノンドープ
の多結晶シリコン膜を形成した後に高濃度のN型不純物
を添加してもよいが、成膜段階でN+ 型の(多結晶もし
くは非晶質)シリコン膜であることが好ましい。このN
+ 型多結晶シリコン膜145aの形成にLPCVDを利
用するのはビット・コンタクト孔123a,ノード・コ
ンタクト孔124aに対する充填性が優れているためで
あり、このN+ 型多結晶シリコン膜145aが成膜段階
でN+ 型のシリコン膜であるのが好ましいのは層間絶縁
膜121a上面およびビット・コンタクト孔123a,
ノード・コンタクト孔124a底部でのN+ 型多結晶シ
リコン膜145aの不純物濃度の差を少なくするためで
ある。続いて、ストレージ・ノード電極の形成予定領域
の覆うフォト・レジスト膜パターン155aが、N+
多結晶シリコン膜145aの表面上に形成される〔図2
(c),図4(c),図5(c)〕。なお、上記ストレ
ージ・ノード電極の形成予定領域は、これらストレージ
・ノード電極の側面に形成される絶縁膜スペーサの厚
さ,ストレージ・ノード電極とビット・コンタクト孔1
23aとの間隔,隣接するストレージ・ノード電極の絶
縁膜スペーサの間の間隔等を配慮して設定される。
【0021】次に、フォト・レジスト膜パターン155
aをマスクにしてN+ 型多結晶シリコン膜145aに対
する異方性エッチングが行なわれる。この異方性エッチ
ングは、平行平板型のRIE装置を用いて、高周波電力
が0.3kW/cm2 ,ガス圧が60Pa,塩素(Cl
2 )のガス流量が200sccm,臭化水素(HBr)
のガス流量が100sccm,周波数が13.56MH
zの条件下で行なわれる。またこの異方性エッチングで
は、反応生成したハロゲン化シリコン・ガスのプラズマ
発光強度によりモニタリングされている。このモニタリ
ングを利用して、ビット・コンタクト孔123aの上端
から50nm程度の深さまでN+ 型多結晶シリコン膜1
45aが除去されるように、このN+ 型多結晶シリコン
膜145aに対してオーバー・エッチングが行なわれ
る。これにより、ノード・コンタクト孔124aを介し
てN+ 型ソース・ドレイン領域106に直接に接続され
るストレージ・ノード電極126aが形成され、ビット
・コンタクト孔123aにはN+ 型ソース・ドレイン領
域105およびビット線116を電気的に接続するコン
タクト・プラグ125aとプラグ・ロス部146aとが
形成される〔図1,図3(a),図4(d),図5
(d)〕。
【0022】続いて、所要膜厚の酸化シリコン膜147
a(もしくは窒化シリコン膜)がLPCVDにより全面
に形成される〔図3(b),図4(e),図5
(e)〕。
【0023】続いて、酸化シリコン膜147aが異方性
エッチングによりエッチ・バックされ、ストレージ・ノ
ード電極126aの側面を覆う絶縁膜スペーサ127a
とプラグ・ロス部146aを充填する絶縁膜キャップ1
28aとが残置形成される〔図1,図3(c),図4
(f),図5(f)〕。
【0024】その後、膜厚7nm程度の窒化シリコン膜
からなる容量絶縁膜133aが形成され、さらに膜厚1
00nm程度のN+ 型多結晶シリコン膜からなるセル・
プレート電極134aが形成され、本第1の実施の形態
によるCOB構造のメモリ・セルを有したDRAMが形
成される〔図1〕。
【0025】上述したように、本第1の実施の形態で
は、層間絶縁膜121aを形成した後に1回のフォト・
リソグラフィ工程によりビット・コンタクト孔123a
およびノード・コンタクト孔124aを形成するため、
従来の製造方法よりコンタクト孔を形成するための(ア
ライメント精度の高いフォト・リソグラフィ技術を含ん
でなる)製造工程の回数を減らすことになり、その結
果、歩留りの低下,製造原価の上昇を抑制することが容
易になる。
【0026】本発明の第2の実施の形態によるDRAM
のメモリ・セルの平面模式図である図6(a)と、図6
(a)のAA線,BB線およびCC線での断面模式図で
ある図6(b),(c)および(d)と、図6(a)の
AA線での製造工程の断面模式図であり,本第2の実施
の形態の第1の実施例による製造工程の断面模式図であ
る図7と、図6(a)のBB線での製造工程の断面模式
図であり,本第2の実施の形態の第1の実施例による製
造工程の断面模式図である図8と、図6(a)のCC線
での製造工程の断面模式図であり,本第2の実施の形態
の第1の実施例による製造工程の断面模式図である図9
とを併せて参照すると、本発明の第2の実施の形態の第
1の実施例は層間絶縁膜の形成(構成)と絶縁膜スペー
サを除去するという点で上記第1の実施の形態と相違し
ており、本第1の実施例による製造方法は以下のとおり
になっている。
【0027】まず、上記第1の実施の形態と同様に、ワ
ード線104まで形成した後、膜厚400nm程度の酸
化シリコン膜からなる層間絶縁膜111bが形成され
る。ビット線116が形成された後、平坦な上面を有す
る膜厚400nm程度の酸化シリコン膜141bと膜厚
20nm程度の窒化シリコン膜142bとを積層してな
る層間絶縁膜121bが形成される。なお、層間絶縁膜
111bとしては酸化シリコン膜の代りにPSG膜で構
成してもよい。このときには、コンタクト孔形成時のエ
ッチッグを配慮して、層間絶縁膜121bを構成する酸
化シリコン膜141bもPSG膜に代えることが好まし
い。続いて、上記第1の実施の形態と同様の方法によ
り、ビット・コンタクト孔123bおよびノード・コン
タクト孔124bが形成され、ストレージ・ノード電極
126bおよびコンタクト・プラグ125bが形成さ
れ、さらに酸化シリコン膜からなる絶縁膜スペーサ12
7bおよび絶縁膜キャップ128bが残置形成される
〔図6〕。本第2の実施の形態においては層間絶縁膜1
21bの上面が窒化シリコン膜142bからなるため、
酸化シリコン膜をエッチ・バックして絶縁膜スペーサ1
27bおよび絶縁膜キャップ128bを形成する際の制
御性は、上記第1の実施の形態より優れている。次に、
全面を覆うフォト・レジスト膜156bが形成される
〔図7(a),図8(a),図9(a)〕。
【0028】次に、少なくとも絶縁膜スペーサ127b
の上端が露出するまで、例えば酸素プラズマによるフォ
ト・レジスト膜156bのエッチ・バックが行なわれ、
フォト・レジスト膜156baが残置される。このフォ
ト・レジスト膜156baをマスクにして、例えばバッ
ファード弗酸によるウェット・エッチングにより、絶縁
膜スペーサ127bが選択的な除去される〔図6,図7
(b),図8(b),図9(b)〕。
【0029】酸素プラズマによりフォト・レジスト膜1
56baを除去した後、膜厚7nm程度の窒化シリコン
膜からなる容量絶縁膜133bが形成され、さらに膜厚
100nm程度のN+ 型多結晶シリコン膜からなるセル
・プレート電極134bが形成され、本第2の実施の形
態によるCOB構造のメモリ・セルを有したDRAMが
形成される〔図6〕。
【0030】本第2の実施の形態の第1の実施例は、上
記第1の実施の形態の有した効果を有し、さらに、上述
の絶縁膜スペーサ127bおよび絶縁膜キャップ128
bの加工性の優位性を有している。さらにまた本第1の
実施例によれば、上記第1の実施の形態とは相違して、
ストレージ・ノード電極126bの側面もキャパシタと
して機能するという効果を有している。
【0031】DRAMのメモリ・セルの主要製造工程の
断面模式図である図10と図6とを併せて参照すると、
本第2の実施の形態の第2の実施例は、絶縁膜スペーサ
127bの除去方法が本第2の実施の形態の上記第1の
実施例と相違する。
【0032】本第2の実施の形態の上記第1の実施例と
同様の方法により、絶縁膜スペーサ127bおよび絶縁
膜キャップ128bが形成され、フォト・レジスト膜1
56bが形成される。その後、フォト・レジスト膜15
6bと絶縁膜スペーサ156bとに対するエッチング速
度がほぼ同じになる異方性エッチングにより、フォト・
レジスト膜156bおよび絶縁膜スペーサ156bがエ
ッチ・バックされる。この異方性エッチングは、平行平
板型のRIE装置を用いて、パワーが600W,ガス圧
が670Pa,CHF3 のガス流量が60sccm,酸
素(O2 )のガス流量が40sccmの条件の下で行な
われる。この異方性エッチングによるN+ 型多結晶シリ
コン膜のエッチング速度は酸化シリコン膜およびフォト
・レジスト膜のエッチング速度の1/20〜1/30程
度である。このため、図10に示すように、フォト・レ
ジスト膜156bおよび絶縁膜スペーサ156がエッチ
・バックされて、それぞれがフォト・レジスト膜156
bbおよび絶縁膜スペーサ156bbになっても、スト
レージ・ノード電極126bはほとんど影響を受けな
い。
【0033】上記異方性エッチングでは、反応生成ガス
である一酸化炭素(CO)のプラズマ発光強度がモニタ
リングに利用されている。この異方性エッチングにより
絶縁膜スペーサとフォト・レジスト膜とが完全に除去さ
れ、層間絶縁膜121bの上面をなす窒化シリコン膜1
42bが露出したことの検出は、この発光強度の変化を
利用して行なわれる。その後は、上記第1の実施例と同
様の方法により、図6に示したDRAMが形成される。
【0034】DRAMのメモリ・セルの平面模式図であ
る図11(a)と、図11(a)のAA線,BB線およ
びCC線での断面模式図である図11(b),(c)お
よび(d)と、図11(a)のAA線での製造工程の断
面模式図である図12とを併せて参照して、本発明の第
3の実施の形態をその製造方法に沿って説明する。本第
3の実施の形態の上記第2の実施の形態に対する大きな
相違点は、本第3の実施の形態ではストレージ・ノード
電極の側面に当初から絶縁膜スペーサが形成されないと
いう点にある。
【0035】まず、上記第2の実施の形態と同様の方法
により、層間絶縁膜111c,ビット線116,酸化シ
リコン膜141cに窒化シリコン膜142cが積層して
なる層間絶縁膜121c,さらにはビット・コンタクト
孔123cおよびノード・コンタクト孔124cまでが
形成される。続いて、膜厚300nm程度のN+ 型多結
晶シリコン膜がLPCVDにより全面に形成される。ス
トレージ・ノード電極の形成予定領域のみを覆うフォト
・レジスト膜パターン155cが、このN+ 型多結晶シ
リコン膜の表面上に形成される。本第3の実施の形態で
は、絶縁膜スペーサを形成しないため、例えばフォト・
レジスト膜パターン155cとビット・コンタクト孔1
23cとの(水平面に射影した)間隔を、上記第1の実
施の形態におけるストレージ・ノード電極126aとビ
ット・コンタクト孔123aとの間隔より狭くし,例え
ばビット・コンタント孔123cとワード線104ある
いはビット線116との間の所定の間隔に等しくするこ
とが可能になる。次に、上記第1,第2の実施の形態と
同様の異方性エッチングにより、ストレージ・ノード電
極126cおよびコンタクト・プラグ125cとプラグ
・ロス部146cとが形成される〔図11,図12
(a)〕。
【0036】上記フォト・レジスト膜パターン155c
が除去された後、LPCVDにより全面に酸化シリコン
膜147cが形成される。さらに全面を覆うフォト・レ
ジスト膜156cが形成される〔図12(b)〕。
【0037】続いて、例えば上記第2の実施の形態の第
2の実施例と同様の方法により、フォト・レジスト膜1
56cおよび酸化シリコン膜147cがエッチ・バック
され、プラグ・ロス部146cを充填する絶縁膜キャッ
プ128cが残置形成される〔図11,図12
(c)〕。
【0038】その後、上記第1,第2の実施の形態と同
様に、容量絶縁膜133cが形成され、さらにセル・プ
レート電極134cが形成され、本第3の実施の形態に
よるDRAMが完成する〔図11〕。
【0039】本第3の実施の形態は、上記第2の実施の
形態の有した効果を有している。さらに本第3の実施の
形態ではストレージ・ノード電極間の間隔,ストレージ
・ノード電極とビット・コンタクト孔との間隔を上記第
2の実施の形態より狭くすることが可能なことから、本
第3の実施の形態の方が上記第2の実施の形態よりも電
荷蓄積容量の大きなキャパシタが得られる。
【0040】なお、上記第3の実施の形態では、プラグ
・ロス部を充填する絶縁膜キャップの形成方法は上記に
限定されるものではない。LPCVDによる上記酸化シ
リコン膜147cの形成の代りに、液相成長法もしくは
バイアスECRプラズマCVDにより、ストレージ・ノ
ード電極の上面を覆い,概ね平坦な上面を有する酸化シ
リコン膜を形成してもよい。これらの場合、フォト・レ
ジスト膜を設けずに酸化シリコン膜のみをエッチ・バッ
クすることにより、絶縁膜キャップを形成することが可
能になる。
【0041】このときの液相成長は、ハイドロ・フルオ
ロ・シリシック・アシッド(H2 SiF6 )の溶液に酸
化シリコン(SiO2 )を分散させ、さらに硼酸(H3
BO3 )を添加し、35℃程度で行なわれる。また、バ
イアスECRプラズマCVDは、例えばマイクロ波パワ
ーが2kW,バイアス用のRFパワーが1kW,モノ・
シラン(SiH4 )のガス流量が20sccm,O2
ガス流量が100sccm,CF4 のガス流量が6sc
cmの条件下で行なわれる。
【0042】DRAMのメモリ・セルの平面模式図であ
る図13(a)と、図13(a)のAA線,BB線およ
びCC線での断面模式図である図13(b),(c)お
よび(d)と、図13(a)のAA線での製造工程の断
面模式図である図14とを併せて参照して、本発明の第
4の実施の形態をその製造方法に沿って説明する。本第
4の実施の形態は上記第3の実施の形態と同様に当初か
ら絶縁膜スペーサが形成されないが、本第4の実施の形
態の上記第3の実施の形態に対する大きな相違点はノー
ド・コンタクト孔にもコンタクト・プラグが形成されて
ストレージ・ノード電極はこのコンタクト・プラグを介
してN+ 型ソース・ドレイン領域(の他方)に接続され
るという点にある。
【0043】まず、上記第3の実施の形態と同様の方法
により、層間絶縁膜111d,ビット線116,酸化シ
リコン膜141dに窒化シリコン膜142dが積層して
なる層間絶縁膜121d,さらにはビット・コンタクト
孔123dおよびノード・コンタクト孔124dまでが
形成される。
【0044】続いて、全面に導電体膜が形成される。こ
の導電体膜がエッチ・バックされてビット・コンタクト
孔123d,ノード・コンタクト孔124dを充填する
コンタクト・プラグ125が形成される〔図13,図1
4(a)〕。この導電体膜としては、LPCVDによる
成膜段階でN+ 型の多結晶シリコン膜でもよく、プラズ
マCVDによる窒化チタン膜でもよい。さらには、チタ
ン膜および窒化チタン膜からなる積層構造の導電性バリ
ア膜と高融点金属シリサイド膜との積層膜でもよい。
【0045】次に、ノード・コンタクト孔123dに形
成されたコンタクト・プラグ125の上端部を覆い,ビ
ット・コンタクト孔124dに形成されたコンタクト・
プラグ125の上端部を露出させるフォト・レジスト膜
パターン157が、層間絶縁膜121dの表面上に形成
される。このフォト・レジスト膜パターン157は、ビ
ット・コンタクト孔123d,ノード・コンタクト孔1
24dの形成に必要なアライメント精度の高いフォト・
リソグラフィ技術ではなく、アライメント精度の低いフ
ォト・リソグラフィ技術を使用して形成できる。このフ
ォト・レジスト膜157をマスクにした異方性エッチン
グにより、ビット・コンタクト孔124dに形成された
コンタクト・プラグ125はコンタクト・プラグ125
dになり、同時に、プラグ・ロス部146dが形成され
る〔図14(b)〕。
【0046】フォト・レジスト膜157が除去された
後、上記第3の実施の形態と同様の方法により、プラグ
・ロス部146dを充填する絶縁膜キャップ128dが
形成される〔図13,図14(c)〕。
【0047】続いて、膜厚300nm程度のN+ 型多結
晶シリコン膜が、LPCVDにより全面に形成される。
ストレージ・ノード電極の形成予定領域のみを覆うフォ
ト・レジスト膜パターンが、このN+ 型多結晶シリコン
膜の表面上に形成される。これらのフォト・レジスト膜
パターンをマスクにした異方性エッチングにより、スト
レージ・ノード電極126dが形成される〔図13,図
14(d)〕。上記第3の実施の形態と異なり本第4の
実施の形態ではストレージ・ノード電極126dの形成
とコンタクト・プラグ125dの形成とが別途行なわれ
ることから、ストレージ・ノード電極126dの間の間
隔を最小加工寸法Fに等しくすることが可能になる。
【0048】その後、上記第1,第2,第3の実施の形
態と同様に、容量絶縁膜133dが形成され、さらにセ
ル・プレート電極134dが形成され、本第4の実施の
形態によるDRAMが完成する〔図13〕。
【0049】本第4の実施の形態は、上記第3の実施の
形態の有した効果を有している。さらに本第4の実施の
形態ではストレージ・ノード電極間の間隔を最小加工寸
法Fにすることが可能なことから、本第4の実施の形態
の方が上記第3の実施の形態よりも電荷蓄積容量の大き
なキャパシタが得られる。
【0050】
【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法では、COB構造のメモリ・セルを有す
るDRAMの形成において、第1の層間絶縁膜,ビット
線および第2の層間絶縁膜を形成した後に、アライメン
ト精度の高いフォト・リソグラフィ技術によりビット・
コンタクト孔およびノード・コンタクト孔を同時に形成
し、さらにビット・コンタクト孔にはコンタクト・プラ
グとプラグ・ロス部を形成し、これらのプラグ・ロス部
を絶縁膜キャップで充填することから、従来の製造方法
よりコンタクト孔形成のためのフォト・リソグラフィ工
程の回数を減らすことになる。その結果、従来の半導体
記憶装置の製造方法に比べて、歩留りの低下,製造原価
の上昇を抑制することが容易になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の平面模式図および
断面模式図である。
【図2】上記第1の実施の形態の製造工程の断面模式図
であり、図1(a)のAA線での製造工程の断面模式図
である。
【図3】上記第1の実施の形態の製造工程の断面模式図
であり、図1(a)のAA線での製造工程の断面模式図
である。
【図4】上記第1の実施の形態の製造工程の断面模式図
であり、図1(a)のBB線での製造工程の断面模式図
である。
【図5】上記第1の実施の形態の製造工程の断面模式図
であり、図1(a)のCC線での製造工程の断面模式図
である。
【図6】本発明の第2の実施の形態の平面模式図および
断面模式図である。
【図7】上記第2の実施の形態の第1の実施例の製造工
程の断面模式図であり、図6(a)のAA線での製造工
程の断面模式図である。
【図8】上記第2の実施の形態の上記第1の実施例の製
造工程の断面模式図であり、図6(a)のBB線での製
造工程の断面模式図である。
【図9】上記第2の実施の形態の上記第1の実施例の製
造工程の断面模式図であり、図6(a)のCC線での製
造工程の断面模式図である。
【図10】上記第2の実施の形態の第2の実施例の主要
製造工程の断面模式図である。
【図11】本発明の第3の実施の形態の平面模式図およ
び断面模式図である。
【図12】上記第3の実施の形態の製造工程の断面模式
図であり、図10(a)のAA線での製造工程の断面模
式図である。
【図13】本発明の第4の実施の形態の平面模式図およ
び断面模式図である。
【図14】上記第4の実施の形態の製造工程の断面模式
図であり、図13(a)のAA線での製造工程の断面模
式図である。
【図15】従来のCOB構造のメモリ・セルを有するD
RAMの平面模式図および断面模式図である。
【図16】上記従来のDRAMと製造工程の断面模式図
であり、図15のAA線での製造工程の断面模式図であ
る。
【図17】上記従来のDRAMと製造工程の断面模式図
であり、図15のBB線での製造工程の断面模式図であ
る。
【図18】上記従来のDRAMと製造工程の断面模式図
であり、図15のCC線での製造工程の断面模式図であ
る。
【符号の説明】
101,201 P型シリコン基板 102,202 フィールド酸化膜 103,203 ゲート酸化膜 104,204 ワード線 105,106,205,206 N+ 型ソース・ド
レイン領域 111a〜111d,121a〜121d,211,2
21 層間絶縁膜 116,216 ビット線 123a〜123d,213 ビット・コンタクト孔 124a〜124d,224 ノード・コンタクト孔 125,125a〜125d コンタクト・プラグ 126a〜126d,226 ストレージ・ノード電
極 127a,127b,127bb 絶縁膜スペーサ 128a〜128d 絶縁膜キャップ 133a〜133d,233 容量絶縁膜 134a〜134d,234 セル・プレート電極 141b〜141d,147a,147c 酸化シリ
コン膜 142b〜142d 窒化シリコン膜 145a 導電体膜 155a,155c,157 フォト・レジスト膜パ
ターン 156b,156ba,156bb,156c フォ
ト・レジスト膜

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 P型シリコン基板の表面の素子分離領域
    にフィールド酸化膜を形成し、該P型シリコン基板の表
    面の素子形成領域にゲート酸化膜を形成し、ゲート電極
    を兼ねたワード線を形成し、該ワード線に自己整合的に
    該素子形成領域にN+ 型ソース・ドレイン領域を形成す
    る工程と、 酸化シリコン膜からなる第1の層間絶縁膜を形成する工
    程と、 前記第1の層間絶縁膜を介して前記N+ 型ソース・ドレ
    イン領域の一方の一部にオーバー・ラップ部を有するビ
    ット線を該第1の層間絶縁膜の表面上に形成する工程
    と、 酸化シリコン膜からなる第2の層間絶縁膜を形成する工
    程と、 前記第2および第1の層間絶縁膜を貫通し,前記オーバ
    ー・ラップ部において前記ビット線の上面の一部並びに
    側面の一部を露出し,前記前記N+ 型ソース・ドレイン
    領域の一方に達するビット・コンタクト孔と、該第2お
    よび第1の層間絶縁膜を貫通して前記N+ 型ソース・ド
    レイン領域の他方に達するノード・コンタクト孔とを形
    成する工程と、 全面にN+ 型多結晶シリコン膜を形成し、ストレージ・
    ノード電極の形成予定領域を選択的に覆うフォト・レジ
    スト膜パターンを該N+ 型多結晶シリコン膜の表面上に
    形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記N
    + 型多結晶シリコン膜に対する異方性エッチングを行な
    って、前記ノード・コンタクト孔を介して前記N+ 型ソ
    ース・ドレイン領域の他方に直接に接続されるストレー
    ジ・ノード電極を形成し、前記ビット・コンタクト孔に
    は該ビット・コンタクト孔の上端および前記ビット線の
    上面の間の所要の高さに上面が位置して前記N+ 型ソー
    ス・ドレイン領域の一方に直接に接続されるコンタクト
    ・プラグと該コンタクト・プラグが充填されない部分か
    らなるプラグ・ロス部とを形成する工程と、 減圧気相成長法(LPCVD)により全面に絶縁膜を形
    成し、該絶縁膜をエッチ・バックして、前記ストレージ
    ・ノード電極の側面を覆う絶縁膜スペーサと前記プラグ
    ・ロス部を充填する絶縁膜キャップとを形成する工程
    と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
  2. 【請求項2】 P型シリコン基板の表面の素子分離領域
    にフィールド酸化膜を形成し、該P型シリコン基板の表
    面の素子形成領域にゲート酸化膜を形成し、ゲート電極
    を兼ねたワード線を形成し、該ワード線に自己整合的に
    該素子形成領域にN+ 型ソース・ドレイン領域を形成す
    る工程と、 第1の酸化シリコン系絶縁膜からなる第1の層間絶縁膜
    を形成する工程と、 前記第1の層間絶縁膜を介して前記N+ 型ソース・ドレ
    イン領域の一方の一部にオーバー・ラップ部を有するビ
    ット線を該第1の層間絶縁膜の表面上に形成する工程
    と、 前記第1の酸化シリコン系絶縁と同一材料からなる第2
    の酸化シリコン系絶縁膜に窒化シリコン膜が積層してな
    る第2の層間絶縁膜を形成する工程と、 前記第2および第1の層間絶縁膜を貫通し,前記オーバ
    ー・ラップ部において前記ビット線の上面の一部並びに
    側面の一部を露出し,前記前記N+ 型ソース・ドレイン
    領域の一方に達するビット・コンタクト孔と、該第2お
    よび第1の層間絶縁膜を貫通して前記N+ 型ソース・ド
    レイン領域の他方に達するノード・コンタクト孔とを形
    成する工程と、 全面にN+ 型多結晶シリコン膜を形成し、ストレージ・
    ノード電極の形成予定領域を選択的に覆うフォト・レジ
    スト膜パターンを該N+ 型多結晶シリコン膜の表面上に
    形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記N
    + 型多結晶シリコン膜に対する異方性エッチングを行な
    って、前記ノード・コンタクト孔を介して前記N+ 型ソ
    ース・ドレイン領域の他方に直接に接続されるストレー
    ジ・ノード電極を形成し、前記ビット・コンタクト孔に
    は該ビット・コンタクト孔の上端および前記ビット線の
    上面の間の所要の高さに上面が位置して前記N+ 型ソー
    ス・ドレイン領域の一方に直接に接続されるコンタクト
    ・プラグと該コンタクト・プラグが充填されない部分か
    らなるプラグ・ロス部とを形成する工程と、 LPCVDにより全面に絶縁膜を形成し、該絶縁膜をエ
    ッチ・バックして、前記ストレージ・ノード電極の側面
    を覆う絶縁膜スペーサと前記プラグ・ロス部を充填する
    絶縁膜キャップとを形成する工程と、 前記絶縁膜スペーサを選択的に除去する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
  3. 【請求項3】 前記絶縁膜スペーサおよび前記絶縁膜キ
    ャップを形成した後、全面を覆うフォト・レジスト膜を
    形成し、該絶縁膜スペーサの一部が露出するまで該フォ
    ト・レジスト膜を選択的にエッチ・バックする工程と、 残置された前記フォト・レジスト膜をマスクにして前記
    絶縁膜スペーサを選択的に除去し、該フォト・レジスト
    膜を除去する工程とを有することを特徴とする請求項2
    記載の半導体記憶装置の製造方法。
  4. 【請求項4】 前記絶縁膜スペーサおよび前記絶縁膜キ
    ャップを形成した後、全面を覆うフォト・レジスト膜を
    形成し、該フォト・レジスト膜と該絶縁膜スペーサとを
    同時にエッチ・バックする工程を有することを特徴とす
    る請求項2記載の半導体記憶装置の製造方法。
  5. 【請求項5】 P型シリコン基板の表面の素子分離領域
    にフィールド酸化膜を形成し、該P型シリコン基板の表
    面の素子形成領域にゲート酸化膜を形成し、ゲート電極
    を兼ねたワード線を形成し、該ワード線に自己整合的に
    該素子形成領域にN+ 型ソース・ドレイン領域を形成す
    る工程と、 第1の酸化シリコン系絶縁膜からなる第1の層間絶縁膜
    を形成する工程と、 前記第1の層間絶縁膜を介して前記N+ 型ソース・ドレ
    イン領域の一方の一部にオーバー・ラップ部を有するビ
    ット線を該第1の層間絶縁膜の表面上に形成する工程
    と、 前記第1の酸化シリコン系絶縁膜と同一材料の第2の酸
    化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
    2の層間絶縁膜を形成する工程と、 前記第2および第1の層間絶縁膜を貫通し,前記オーバ
    ー・ラップ部において前記ビット線の上面の一部並びに
    側面の一部を露出し,前記前記N+ 型ソース・ドレイン
    領域の一方に達するビット・コンタクト孔と、該第2お
    よび第1の層間絶縁膜を貫通して前記N+ 型ソース・ド
    レイン領域の他方に達するノード・コンタクト孔とを形
    成する工程と、 全面にN+ 型多結晶シリコン膜を形成し、ストレージ・
    ノード電極の形成予定領域を選択的に覆うフォト・レジ
    スト膜パターンを該N+ 型多結晶シリコン膜の表面上に
    形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記N
    + 型多結晶シリコン膜に対する異方性エッチングを行な
    って、前記ノード・コンタクト孔を介して前記N+ 型ソ
    ース・ドレイン領域の他方に直接に接続されるストレー
    ジ・ノード電極を形成し、前記ビット・コンタクト孔に
    は該ビット・コンタクト孔の上端および前記ビット線の
    上面の間の所要の高さに上面が位置して前記N+ 型ソー
    ス・ドレイン領域の一方に直接に接続されるコンタクト
    ・プラグと該コンタクト・プラグが充填されない部分か
    らなるプラグ・ロス部とを形成する工程と、 全面に酸化シリコン膜を形成し、前記プラグ・ロス部に
    該酸化シリコン膜からなる絶縁膜キャップを残置形成す
    る工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
  6. 【請求項6】 前記酸化シリコン膜がLPCVDにより
    形成され、前記絶縁膜キャップの残置形成が該酸化シリ
    コン膜を覆うフォト・レジスト膜の形成と、該フォト・
    レジスト膜および該酸化シリコン膜のエッチ・バックと
    からなされることを特徴とする請求項5記載の半導体記
    憶装置の製造方法。
  7. 【請求項7】 前記酸化シリコン膜が液相成長法により
    形成され、該酸化シリコン膜のエッチ・バックにより前
    記絶縁膜キャップが残置形成されることを特徴とする請
    求項5記載の半導体記憶装置の製造方法。
  8. 【請求項8】 前記酸化シリコン膜がバイアスECRプ
    ラズマCVDにより形成され、該酸化シリコン膜のエッ
    チ・バックにより前記絶縁膜キャップが残置形成される
    ことを特徴とする請求項5記載の半導体記憶装置の製造
    方法。
  9. 【請求項9】 P型シリコン基板の表面の素子分離領域
    にフィールド酸化膜を形成し、該P型シリコン基板の表
    面の素子形成領域にゲート酸化膜を形成し、ゲート電極
    を兼ねたワード線を形成し、該ワード線に自己整合的に
    該素子形成領域にN+ 型ソース・ドレイン領域を形成す
    る工程と、 第1の酸化シリコン系絶縁膜からなる第1の層間絶縁膜
    を形成する工程と、 前記第1の層間絶縁膜を介して前記N+ 型ソース・ドレ
    イン領域の一方の一部にオーバー・ラップ部を有するビ
    ット線を該第1の層間絶縁膜の表面上に形成する工程
    と、 前記第1の酸化シリコン系絶縁膜と同一材料の第2の酸
    化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
    2の層間絶縁膜を形成する工程と、 前記第2および第1の層間絶縁膜を貫通し,前記オーバ
    ー・ラップ部において前記ビット線の上面の一部並びに
    側面の一部を露出し,前記前記N+ 型ソース・ドレイン
    領域の一方に達するビット・コンタクト孔と、該第2お
    よび第1の層間絶縁膜を貫通して前記N+ 型ソース・ド
    レイン領域の他方に達するノード・コンタクト孔とを形
    成する工程と、 全面に導電体膜を形成し、該導電体膜をエッチ・バック
    して、前記ノード・コンタクト孔の上端まで充填し,前
    記N+ 型ソース・ドレイン領域の他方に直接に接続され
    る第1のコンタクト・プラグと、前記ビット・コンタク
    ト孔の上端まで充填し,前記N+ 型ソース・ドレイン領
    域の一方に直接に接続される第2のコンタクト・プラグ
    とを形成する工程と、 前記第1のコンタクト・プラグの表面を覆い,前記第2
    のコンタクト・プラグの表面に開口部を有するフォト・
    レジスト膜パターンをマスクにした該第2のコンタクト
    ・プラグに対する選択的にエッチングを行なって、前記
    ビット・コンタクト孔の上端および前記ビット線の上面
    の間の所要の高さに上面が位置する第3のコンタクト・
    プラグと、該第3のコンタクト・プラグが充填されない
    部分からなるプラグ・ロス部とを該ビット・コンタクト
    孔に形成する工程と、 全面に酸化シリコン膜を形成し、前記プラグ・ロス部に
    該酸化シリコン膜からなる絶縁膜キャップを残置形成す
    る工程と、 全面にN+ 型多結晶シリコン膜を形成し、該N+ 型多結
    晶シリコン膜をパターニングして前記第1のコンタクト
    ・プラグに直接に接続されるストレージ・ノード電極を
    形成する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
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