JP2800787B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特にキャパシタがビット線上に形成され
るＣＯＢ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔ−Ｌ
ｉｎｅ）構造のメモリ・セルを有するＤＲＡＭのビット
・コンタクト孔に関連した製造方法に関する。
造方法に関し、特にキャパシタがビット線上に形成され
るＣＯＢ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔ−Ｌ
ｉｎｅ）構造のメモリ・セルを有するＤＲＡＭのビット
・コンタクト孔に関連した製造方法に関する。
【０００２】
【従来の技術】４ＭビットＤＲＡＭまでのスタックド型
キャパシタを搭載したＤＲＡＭのメモリ・セルでは、メ
モリ・セルを構成するキャパシタが、メモリ・セルの信
号の読み出しと書き込みとを行なうビット線の下に形成
されていた。しかし、この構造ではビット線とトランジ
スタのソース・ドレイン領域の一方とを接続するための
ビット・コンタクト孔の存在のため、キャパシタ構造を
３次元的に工夫することが容易ではなかった。このた
め、１６ＭビットＤＲＡＭではＣＯＢ構造のメモリ・セ
ルが採用されるようになった。
キャパシタを搭載したＤＲＡＭのメモリ・セルでは、メ
モリ・セルを構成するキャパシタが、メモリ・セルの信
号の読み出しと書き込みとを行なうビット線の下に形成
されていた。しかし、この構造ではビット線とトランジ
スタのソース・ドレイン領域の一方とを接続するための
ビット・コンタクト孔の存在のため、キャパシタ構造を
３次元的に工夫することが容易ではなかった。このた
め、１６ＭビットＤＲＡＭではＣＯＢ構造のメモリ・セ
ルが採用されるようになった。
【０００３】ＤＲＡＭのメモリ・セルの平面模式図であ
る図１５（ａ）と、図１５（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１５（ｂ），（ｃ）お
よび（ｄ）と、図１５（ａ）のＡＡ線，ＢＢ線およびＣ
Ｃ線での製造工程の断面模式図である図１６，図１７お
よび図１８とを併せて参照して、従来のＣＯＢ構造のメ
モリ・セルを有するＤＲＡＭをその製造方法に沿って説
明する。なお、理解を容易にするために、図１５（ａ）
では、Ｎ+ 型ソース・ドレイン領域，チャネル領域に、
斜め左下りの実線，点線からなるハッチングを施してあ
る。
る図１５（ａ）と、図１５（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１５（ｂ），（ｃ）お
よび（ｄ）と、図１５（ａ）のＡＡ線，ＢＢ線およびＣ
Ｃ線での製造工程の断面模式図である図１６，図１７お
よび図１８とを併せて参照して、従来のＣＯＢ構造のメ
モリ・セルを有するＤＲＡＭをその製造方法に沿って説
明する。なお、理解を容易にするために、図１５（ａ）
では、Ｎ+ 型ソース・ドレイン領域，チャネル領域に、
斜め左下りの実線，点線からなるハッチングを施してあ
る。
【０００４】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域に、選択酸化により膜厚５００ｎｍ程度のフ
ィールド酸化膜２０２が形成される。Ｐ型シリコン基板
２０１の表面の素子形成領域に、例えば９００℃の乾燥
酸素雰囲気で膜厚１５ｎｍ程度のゲート酸化膜２０３が
形成される。これら素子形成領域は、Ｔ字型の形状から
なり、Ｐ型シリコン基板２０１の表面に規則的に配列さ
れている。ＭＯＳトランジスタのしきい値制御のため、
例えば３０ｋｅＶで２×１０12ｃｍ-2のボロンのイオン
注入が行なわれる。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜が形成され、このＮ+ 型多結晶シリコ
ン膜がパターニングされてゲート電極を兼ねるワード線
２０４が形成される。例えば５０ｋｅＶで５×１０15ｃ
ｍ-2の砒素のイオン注入が行なわれ、フィールド酸化膜
２０２およびワード線２０４に自己整合的なＮ+ 型ソー
ス・ドレイン領域２０５，２０６が形成される〔図１
５〕。
子分離領域に、選択酸化により膜厚５００ｎｍ程度のフ
ィールド酸化膜２０２が形成される。Ｐ型シリコン基板
２０１の表面の素子形成領域に、例えば９００℃の乾燥
酸素雰囲気で膜厚１５ｎｍ程度のゲート酸化膜２０３が
形成される。これら素子形成領域は、Ｔ字型の形状から
なり、Ｐ型シリコン基板２０１の表面に規則的に配列さ
れている。ＭＯＳトランジスタのしきい値制御のため、
例えば３０ｋｅＶで２×１０12ｃｍ-2のボロンのイオン
注入が行なわれる。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜が形成され、このＮ+ 型多結晶シリコ
ン膜がパターニングされてゲート電極を兼ねるワード線
２０４が形成される。例えば５０ｋｅＶで５×１０15ｃ
ｍ-2の砒素のイオン注入が行なわれ、フィールド酸化膜
２０２およびワード線２０４に自己整合的なＮ+ 型ソー
ス・ドレイン領域２０５，２０６が形成される〔図１
５〕。
【０００５】例えば膜厚４００ｎｍ程度のＰＳＧ膜から
なる第１の層間絶縁膜２１１が、ＣＶＤにより全面に形
成される。次に、Ｎ+ 型ソース・ドレイン領域２０５に
達するビット・コンタクト孔２１３が、アライメント精
度の高いフォト・リソグラフィ技術と異方性エッチング
技術とにより、層間絶縁膜２１１に形成される。膜厚１
００ｎｍ程度のタングステン・シリサイド膜が、スパッ
タリングにより、全面に形成される。このタングステン
・シリサイド膜がパターニングされ、ビット・コンタク
ト孔２１３を介してＮ+ 型ソース・ドレイン領域２０５
に直接に接続されるビット線２１６が形成される〔図１
５，図１６（ａ），図１７（ａ），図１８（ａ）〕。
なる第１の層間絶縁膜２１１が、ＣＶＤにより全面に形
成される。次に、Ｎ+ 型ソース・ドレイン領域２０５に
達するビット・コンタクト孔２１３が、アライメント精
度の高いフォト・リソグラフィ技術と異方性エッチング
技術とにより、層間絶縁膜２１１に形成される。膜厚１
００ｎｍ程度のタングステン・シリサイド膜が、スパッ
タリングにより、全面に形成される。このタングステン
・シリサイド膜がパターニングされ、ビット・コンタク
ト孔２１３を介してＮ+ 型ソース・ドレイン領域２０５
に直接に接続されるビット線２１６が形成される〔図１
５，図１６（ａ），図１７（ａ），図１８（ａ）〕。
【０００６】次に、例えば膜厚４００ｎｍ程度のＰＳＧ
膜からなる第２の層間絶縁膜２２１が、ＣＶＤにより全
面に形成される。次に、層間絶縁膜２２１，２１１を貫
通してＮ+ 型ソース・ドレイン領域２０６に達するノー
ド・コンタクト孔２２４が、アライメント精度の高いフ
ォト・リソグラフィ技術と異方性エッチング技術とによ
り形成される〔図１５，図１６（ｂ），図１７（ｂ），
図１８（ｂ）〕。
膜からなる第２の層間絶縁膜２２１が、ＣＶＤにより全
面に形成される。次に、層間絶縁膜２２１，２１１を貫
通してＮ+ 型ソース・ドレイン領域２０６に達するノー
ド・コンタクト孔２２４が、アライメント精度の高いフ
ォト・リソグラフィ技術と異方性エッチング技術とによ
り形成される〔図１５，図１６（ｂ），図１７（ｂ），
図１８（ｂ）〕。
【０００７】次に、膜厚３００ｎｍ程度の多結晶シリコ
ン膜がＣＶＤにより全面に形成される。この多結晶シリ
コン膜がフォト・リソグラフィ技術と異方性エッチング
技術とによりパターニングされ、ストレージ・ノード電
極の形成予定領域にのみ多結晶シリコン膜パターンが残
置形成される。これらの多結晶シリコン膜パターンは、
ノード・コンタクト孔２２４を介して、Ｎ+ 型ソース・
ドレイン領域２０６に（電気的にではなく機械的に）直
接に接続されている。これらの多結晶シリコン膜パター
ンに例えばリン等の高濃度のＮ型不純物が添加され、Ｎ
+ 型多結晶シリコン膜パターンからなるストレージ・ノ
ード電極２２６が形成される。その後、（ＣＶＤにより
形成された）膜厚７ｎｍ程度の窒化シリコン膜からなる
容量絶縁膜２３３が形成され、さらに（ＣＶＤ等により
形成された）膜厚１００ｎｍ程度のＮ+ 型多結晶シリコ
ン膜からなるセル・プレート電極２３４が形成され、Ｃ
ＯＢ構造のメモリ・セルを有したＤＲＡＭが形成される
〔図１５〕。
ン膜がＣＶＤにより全面に形成される。この多結晶シリ
コン膜がフォト・リソグラフィ技術と異方性エッチング
技術とによりパターニングされ、ストレージ・ノード電
極の形成予定領域にのみ多結晶シリコン膜パターンが残
置形成される。これらの多結晶シリコン膜パターンは、
ノード・コンタクト孔２２４を介して、Ｎ+ 型ソース・
ドレイン領域２０６に（電気的にではなく機械的に）直
接に接続されている。これらの多結晶シリコン膜パター
ンに例えばリン等の高濃度のＮ型不純物が添加され、Ｎ
+ 型多結晶シリコン膜パターンからなるストレージ・ノ
ード電極２２６が形成される。その後、（ＣＶＤにより
形成された）膜厚７ｎｍ程度の窒化シリコン膜からなる
容量絶縁膜２３３が形成され、さらに（ＣＶＤ等により
形成された）膜厚１００ｎｍ程度のＮ+ 型多結晶シリコ
ン膜からなるセル・プレート電極２３４が形成され、Ｃ
ＯＢ構造のメモリ・セルを有したＤＲＡＭが形成される
〔図１５〕。
【０００８】
【発明が解決しようとする課題】ＣＯＢ構造のメモリ・
セルを有するＤＲＡＭの上記製造方法では、それぞれ別
々にアライメント精度の高いフォト・リソグラフィ技術
等を駆使してビット・コンタクト孔とノード・コンタク
ト孔とを形成している。アライメント精度の高いフォト
・リソグラフィ技術を含んだ製造工程では、（他の製造
工程に比べて）その製造工程に帰因した歩留り低下を引
き起しやすくなる。またこのような製造工程は、必然的
に製造のスルー・プットが低下する。すなわち、コンタ
クト孔を形成するための製造工程の回数に比例して製造
原価の上昇が生じる。
セルを有するＤＲＡＭの上記製造方法では、それぞれ別
々にアライメント精度の高いフォト・リソグラフィ技術
等を駆使してビット・コンタクト孔とノード・コンタク
ト孔とを形成している。アライメント精度の高いフォト
・リソグラフィ技術を含んだ製造工程では、（他の製造
工程に比べて）その製造工程に帰因した歩留り低下を引
き起しやすくなる。またこのような製造工程は、必然的
に製造のスルー・プットが低下する。すなわち、コンタ
クト孔を形成するための製造工程の回数に比例して製造
原価の上昇が生じる。
【０００９】したがって本発明の半導体記憶装置の製造
方法の目的は、ＣＯＢ構造のメモリ・セルを有するＤＲ
ＡＭの形成において、コンタクト孔を形成するための製
造工程の回数を低減し、歩留りの低下，製造原価の上昇
を抑制することにある。
方法の目的は、ＣＯＢ構造のメモリ・セルを有するＤＲ
ＡＭの形成において、コンタクト孔を形成するための製
造工程の回数を低減し、歩留りの低下，製造原価の上昇
を抑制することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第１の態様は、Ｐ型シリコン基板の表面の
素子分離領域にフィールド酸化膜を形成し、このＰ型シ
リコン基板の表面の素子形成領域にゲート酸化膜を形成
し、ゲート電極を兼ねたワード線を形成し、これらのワ
ード線に自己整合的にこれらの素子形成領域にＮ+ 型ソ
ース・ドレイン領域を形成する工程と、酸化シリコン膜
からなる第１の層間絶縁膜を形成する工程と、上記第１
の層間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域
の一方の一部にオーバー・ラップ部を有するビット線を
この第１の層間絶縁膜の表面上に形成する工程と、酸化
シリコン膜からなる第２の層間絶縁膜を形成する工程
と、上記第２および第１の層間絶縁膜を貫通し，上記オ
ーバー・ラップ部において上記ビット線の上面の一部並
びに側面の一部を露出し，上記上記Ｎ+ 型ソース・ドレ
イン領域の一方に達するビット・コンタクト孔と、この
第２および第１の層間絶縁膜を貫通して上記Ｎ+ 型ソー
ス・ドレイン領域の他方に達するノード・コンタクト孔
とを形成する工程と、全面にＮ+ 型多結晶シリコン膜を
形成し、ストレージ・ノード電極の形成予定領域を選択
的に覆うフォト・レジスト膜パターンをこのＮ+ 型多結
晶シリコン膜の表面上に形成する工程と、上記フォト・
レジスト膜パターンをマスクにした上記Ｎ+ 型多結晶シ
リコン膜に対する異方性エッチングを行なって、上記ノ
ード・コンタクト孔を介して上記Ｎ+ 型ソース・ドレイ
ン領域の他方に直接に接続されるストレージ・ノード電
極を形成し、上記ビット・コンタクト孔にはこれらのビ
ット・コンタクト孔の上端および上記ビット線の上面の
間の所要の高さに上面が位置して上記Ｎ+ 型ソース・ド
レイン領域の一方に直接に接続されるコンタクト・プラ
グとこれらのコンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、ＬＰＣＶＤ
により全面に絶縁膜を形成し、この絶縁膜をエッチ・バ
ックして、上記ストレージ・ノード電極の側面を覆う絶
縁膜スペーサと上記プラグ・ロス部を充填する絶縁膜キ
ャップとを形成する工程と、容量絶縁膜を形成し、セル
・プレート電極を形成する工程とを有することを特徴と
する。
の製造方法の第１の態様は、Ｐ型シリコン基板の表面の
素子分離領域にフィールド酸化膜を形成し、このＰ型シ
リコン基板の表面の素子形成領域にゲート酸化膜を形成
し、ゲート電極を兼ねたワード線を形成し、これらのワ
ード線に自己整合的にこれらの素子形成領域にＮ+ 型ソ
ース・ドレイン領域を形成する工程と、酸化シリコン膜
からなる第１の層間絶縁膜を形成する工程と、上記第１
の層間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域
の一方の一部にオーバー・ラップ部を有するビット線を
この第１の層間絶縁膜の表面上に形成する工程と、酸化
シリコン膜からなる第２の層間絶縁膜を形成する工程
と、上記第２および第１の層間絶縁膜を貫通し，上記オ
ーバー・ラップ部において上記ビット線の上面の一部並
びに側面の一部を露出し，上記上記Ｎ+ 型ソース・ドレ
イン領域の一方に達するビット・コンタクト孔と、この
第２および第１の層間絶縁膜を貫通して上記Ｎ+ 型ソー
ス・ドレイン領域の他方に達するノード・コンタクト孔
とを形成する工程と、全面にＮ+ 型多結晶シリコン膜を
形成し、ストレージ・ノード電極の形成予定領域を選択
的に覆うフォト・レジスト膜パターンをこのＮ+ 型多結
晶シリコン膜の表面上に形成する工程と、上記フォト・
レジスト膜パターンをマスクにした上記Ｎ+ 型多結晶シ
リコン膜に対する異方性エッチングを行なって、上記ノ
ード・コンタクト孔を介して上記Ｎ+ 型ソース・ドレイ
ン領域の他方に直接に接続されるストレージ・ノード電
極を形成し、上記ビット・コンタクト孔にはこれらのビ
ット・コンタクト孔の上端および上記ビット線の上面の
間の所要の高さに上面が位置して上記Ｎ+ 型ソース・ド
レイン領域の一方に直接に接続されるコンタクト・プラ
グとこれらのコンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、ＬＰＣＶＤ
により全面に絶縁膜を形成し、この絶縁膜をエッチ・バ
ックして、上記ストレージ・ノード電極の側面を覆う絶
縁膜スペーサと上記プラグ・ロス部を充填する絶縁膜キ
ャップとを形成する工程と、容量絶縁膜を形成し、セル
・プレート電極を形成する工程とを有することを特徴と
する。
【００１１】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁と同一材料からなる第２の酸化シ
リコン系絶縁膜に窒化シリコン膜が積層してなる第２の
層間絶縁膜を形成する工程と、上記第２および第１の層
間絶縁膜を貫通し，上記オーバー・ラップ部において上
記ビット線の上面の一部並びに側面の一部を露出し，上
記上記Ｎ+ 型ソース・ドレイン領域の一方に達するビッ
ト・コンタクト孔と、この第２および第１の層間絶縁膜
を貫通して上記Ｎ+ 型ソース・ドレイン領域の他方に達
するノード・コンタクト孔とを形成する工程と、全面に
Ｎ+ 型多結晶シリコン膜を形成し、ストレージ・ノード
電極の形成予定領域を選択的に覆うフォト・レジスト膜
パターンをこのＮ+ 型多結晶シリコン膜の表面上に形成
する工程と、上記フォト・レジスト膜パターンをマスク
にした上記Ｎ+ 型多結晶シリコン膜に対する異方性エッ
チングを行なって、上記ノード・コンタクト孔を介して
上記Ｎ+ 型ソース・ドレイン領域の他方に直接に接続さ
れるストレージ・ノード電極を形成し、上記ビット・コ
ンタクト孔にはこれらのビット・コンタクト孔の上端お
よび上記ビット線の上面の間の所要の高さに上面が位置
して上記Ｎ+ 型ソース・ドレイン領域の一方に直接に接
続されるコンタクト・プラグとこれらのコンタクト・プ
ラグが充填されない部分からなるプラグ・ロス部とを形
成する工程と、ＬＰＣＶＤにより全面に絶縁膜を形成
し、この絶縁膜をエッチ・バックして、上記ストレージ
・ノード電極の側面を覆う絶縁膜スペーサと上記プラグ
・ロス部を充填する絶縁膜キャップとを形成する工程
と、上記絶縁膜スペーサを選択的に除去する工程と、容
量絶縁膜を形成し、セル・プレート電極を形成する工程
とを有することを特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁と同一材料からなる第２の酸化シ
リコン系絶縁膜に窒化シリコン膜が積層してなる第２の
層間絶縁膜を形成する工程と、上記第２および第１の層
間絶縁膜を貫通し，上記オーバー・ラップ部において上
記ビット線の上面の一部並びに側面の一部を露出し，上
記上記Ｎ+ 型ソース・ドレイン領域の一方に達するビッ
ト・コンタクト孔と、この第２および第１の層間絶縁膜
を貫通して上記Ｎ+ 型ソース・ドレイン領域の他方に達
するノード・コンタクト孔とを形成する工程と、全面に
Ｎ+ 型多結晶シリコン膜を形成し、ストレージ・ノード
電極の形成予定領域を選択的に覆うフォト・レジスト膜
パターンをこのＮ+ 型多結晶シリコン膜の表面上に形成
する工程と、上記フォト・レジスト膜パターンをマスク
にした上記Ｎ+ 型多結晶シリコン膜に対する異方性エッ
チングを行なって、上記ノード・コンタクト孔を介して
上記Ｎ+ 型ソース・ドレイン領域の他方に直接に接続さ
れるストレージ・ノード電極を形成し、上記ビット・コ
ンタクト孔にはこれらのビット・コンタクト孔の上端お
よび上記ビット線の上面の間の所要の高さに上面が位置
して上記Ｎ+ 型ソース・ドレイン領域の一方に直接に接
続されるコンタクト・プラグとこれらのコンタクト・プ
ラグが充填されない部分からなるプラグ・ロス部とを形
成する工程と、ＬＰＣＶＤにより全面に絶縁膜を形成
し、この絶縁膜をエッチ・バックして、上記ストレージ
・ノード電極の側面を覆う絶縁膜スペーサと上記プラグ
・ロス部を充填する絶縁膜キャップとを形成する工程
と、上記絶縁膜スペーサを選択的に除去する工程と、容
量絶縁膜を形成し、セル・プレート電極を形成する工程
とを有することを特徴とする。
【００１２】好ましくは、上記絶縁膜スペーサおよび上
記絶縁膜キャップを形成した後に全面を覆うフォト・レ
ジスト膜を形成してこれらの絶縁膜スペーサの一部が露
出するまでこのフォト・レジスト膜を選択的にエッチ・
バックする工程と、残置された上記フォト・レジスト膜
をマスクにして上記絶縁膜スペーサを選択的に除去して
このフォト・レジスト膜を除去する工程とを有すか、あ
るいは、上記絶縁膜スペーサおよび上記絶縁膜キャップ
を形成した後に全面を覆うフォト・レジスト膜を形成し
てこのフォト・レジスト膜とこれらの絶縁膜スペーサと
を同時にエッチ・バックする工程を有する。
記絶縁膜キャップを形成した後に全面を覆うフォト・レ
ジスト膜を形成してこれらの絶縁膜スペーサの一部が露
出するまでこのフォト・レジスト膜を選択的にエッチ・
バックする工程と、残置された上記フォト・レジスト膜
をマスクにして上記絶縁膜スペーサを選択的に除去して
このフォト・レジスト膜を除去する工程とを有すか、あ
るいは、上記絶縁膜スペーサおよび上記絶縁膜キャップ
を形成した後に全面を覆うフォト・レジスト膜を形成し
てこのフォト・レジスト膜とこれらの絶縁膜スペーサと
を同時にエッチ・バックする工程を有する。
【００１３】本発明の半導体記憶装置の製造方法の第３
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁膜と同一材料の第２の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第２の層間
絶縁膜を形成する工程と、上記第２および第１の層間絶
縁膜を貫通し，上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し，上記上
記Ｎ+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第２および第１の層間絶縁膜を貫
通して上記Ｎ+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面にＮ+
型多結晶シリコン膜を形成し、ストレージ・ノード電極
の形成予定領域を選択的に覆うフォト・レジスト膜パタ
ーンをこのＮ+ 型多結晶シリコン膜の表面上に形成する
工程と、上記フォト・レジスト膜パターンをマスクにし
た上記Ｎ+ 型多結晶シリコン膜に対する異方性エッチン
グを行なって、上記ノード・コンタクト孔を介して上記
Ｎ+ 型ソース・ドレイン領域の他方に直接に接続される
ストレージ・ノード電極を形成し、上記ビット・コンタ
クト孔にはこれらのビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置して
上記Ｎ+ 型ソース・ドレイン領域の一方に直接に接続さ
れるコンタクト・プラグとこれらのコンタクト・プラグ
が充填されない部分からなるプラグ・ロス部とを形成す
る工程と、全面に酸化シリコン膜を形成し、上記プラグ
・ロス部にこの酸化シリコン膜からなる絶縁膜キャップ
を残置形成する工程と、容量絶縁膜を形成し、セル・プ
レート電極を形成する工程とを有することを特徴とす
る。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁膜と同一材料の第２の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第２の層間
絶縁膜を形成する工程と、上記第２および第１の層間絶
縁膜を貫通し，上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し，上記上
記Ｎ+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第２および第１の層間絶縁膜を貫
通して上記Ｎ+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面にＮ+
型多結晶シリコン膜を形成し、ストレージ・ノード電極
の形成予定領域を選択的に覆うフォト・レジスト膜パタ
ーンをこのＮ+ 型多結晶シリコン膜の表面上に形成する
工程と、上記フォト・レジスト膜パターンをマスクにし
た上記Ｎ+ 型多結晶シリコン膜に対する異方性エッチン
グを行なって、上記ノード・コンタクト孔を介して上記
Ｎ+ 型ソース・ドレイン領域の他方に直接に接続される
ストレージ・ノード電極を形成し、上記ビット・コンタ
クト孔にはこれらのビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置して
上記Ｎ+ 型ソース・ドレイン領域の一方に直接に接続さ
れるコンタクト・プラグとこれらのコンタクト・プラグ
が充填されない部分からなるプラグ・ロス部とを形成す
る工程と、全面に酸化シリコン膜を形成し、上記プラグ
・ロス部にこの酸化シリコン膜からなる絶縁膜キャップ
を残置形成する工程と、容量絶縁膜を形成し、セル・プ
レート電極を形成する工程とを有することを特徴とす
る。
【００１４】好ましくは、上記酸化シリコン膜がＬＰＣ
ＶＤにより形成され、上記絶縁膜キャップの残置形成が
この酸化シリコン膜を覆うフォト・レジスト膜の形成
と、このフォト・レジスト膜およびこの酸化シリコン膜
のエッチ・バックとからなされるか、上記酸化シリコン
膜が液相成長法により形成されてこの酸化シリコン膜の
エッチ・バックにより上記絶縁膜キャップが残置形成さ
れるか、あるいは、上記酸化シリコン膜がバイアスＥＣ
ＲプラズマＣＶＤにより形成されてこの酸化シリコン膜
のエッチ・バックにより上記絶縁膜キャップが残置形成
される。
ＶＤにより形成され、上記絶縁膜キャップの残置形成が
この酸化シリコン膜を覆うフォト・レジスト膜の形成
と、このフォト・レジスト膜およびこの酸化シリコン膜
のエッチ・バックとからなされるか、上記酸化シリコン
膜が液相成長法により形成されてこの酸化シリコン膜の
エッチ・バックにより上記絶縁膜キャップが残置形成さ
れるか、あるいは、上記酸化シリコン膜がバイアスＥＣ
ＲプラズマＣＶＤにより形成されてこの酸化シリコン膜
のエッチ・バックにより上記絶縁膜キャップが残置形成
される。
【００１５】本発明の半導体記憶装置の製造方法の第４
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁膜と同一材料の第２の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第２の層間
絶縁膜を形成する工程と、上記第２および第１の層間絶
縁膜を貫通し，上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し，上記上
記Ｎ+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第２および第１の層間絶縁膜を貫
通して上記Ｎ+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面に導電
体膜を形成し、この導電体膜をエッチ・バックして、上
記ノード・コンタクト孔の上端まで充填し，上記Ｎ+ 型
ソース・ドレイン領域の他方に直接に接続される第１の
コンタクト・プラグと、上記ビット・コンタクト孔の上
端まで充填し，上記Ｎ+ 型ソース・ドレイン領域の一方
に直接に接続される第２のコンタクト・プラグとを形成
する工程と、上記第１のコンタクト・プラグの表面を覆
い，上記第２のコンタクト・プラグの表面に開口部を有
するフォト・レジスト膜パターンをマスクにしたこれら
の第２のコンタクト・プラグに対する選択的にエッチン
グを行なって、上記ビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置する
第３のコンタクト・プラグと、これらの第３のコンタク
ト・プラグが充填されない部分からなるプラグ・ロス部
とをこれらのビット・コンタクト孔に形成する工程と、
全面に酸化シリコン膜を形成し、上記プラグ・ロス部に
この酸化シリコン膜からなる絶縁膜キャップを残置形成
する工程と、全面にＮ+ 型多結晶シリコン膜を形成し、
このＮ+ 型多結晶シリコン膜をパターニングして上記第
１のコンタクト・プラグに直接に接続されるストレージ
・ノード電極を形成する工程と、容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有することを特
徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の素子形成領域にゲート酸化膜を形成し、ゲート電極を
兼ねたワード線を形成し、これらのワード線に自己整合
的にこれらの素子形成領域にＮ+ 型ソース・ドレイン領
域を形成する工程と、第１の酸化シリコン系絶縁膜から
なる第１の層間絶縁膜を形成する工程と、上記第１の層
間絶縁膜を介して上記Ｎ+ 型ソース・ドレイン領域の一
方の一部にオーバー・ラップ部を有するビット線をこの
第１の層間絶縁膜の表面上に形成する工程と、上記第１
の酸化シリコン系絶縁膜と同一材料の第２の酸化シリコ
ン系絶縁膜に窒化シリコン膜が積層してなる第２の層間
絶縁膜を形成する工程と、上記第２および第１の層間絶
縁膜を貫通し，上記オーバー・ラップ部において上記ビ
ット線の上面の一部並びに側面の一部を露出し，上記上
記Ｎ+ 型ソース・ドレイン領域の一方に達するビット・
コンタクト孔と、この第２および第１の層間絶縁膜を貫
通して上記Ｎ+ 型ソース・ドレイン領域の他方に達する
ノード・コンタクト孔とを形成する工程と、全面に導電
体膜を形成し、この導電体膜をエッチ・バックして、上
記ノード・コンタクト孔の上端まで充填し，上記Ｎ+ 型
ソース・ドレイン領域の他方に直接に接続される第１の
コンタクト・プラグと、上記ビット・コンタクト孔の上
端まで充填し，上記Ｎ+ 型ソース・ドレイン領域の一方
に直接に接続される第２のコンタクト・プラグとを形成
する工程と、上記第１のコンタクト・プラグの表面を覆
い，上記第２のコンタクト・プラグの表面に開口部を有
するフォト・レジスト膜パターンをマスクにしたこれら
の第２のコンタクト・プラグに対する選択的にエッチン
グを行なって、上記ビット・コンタクト孔の上端および
上記ビット線の上面の間の所要の高さに上面が位置する
第３のコンタクト・プラグと、これらの第３のコンタク
ト・プラグが充填されない部分からなるプラグ・ロス部
とをこれらのビット・コンタクト孔に形成する工程と、
全面に酸化シリコン膜を形成し、上記プラグ・ロス部に
この酸化シリコン膜からなる絶縁膜キャップを残置形成
する工程と、全面にＮ+ 型多結晶シリコン膜を形成し、
このＮ+ 型多結晶シリコン膜をパターニングして上記第
１のコンタクト・プラグに直接に接続されるストレージ
・ノード電極を形成する工程と、容量絶縁膜を形成し、
セル・プレート電極を形成する工程とを有することを特
徴とする。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１７】ＤＲＡＭのメモリ・セルの平面模式図であ
る図１（ａ）と、図１（ａ）のＡＡ線，ＢＢ線およびＣ
Ｃ線での断面模式図である図１（ｂ），（ｃ）および
（ｄ）と、図１（ａ）のＡＡ線での製造工程の断面模式
図である図２および図３と、図１（ａ）のＢＢ線での製
造工程の断面模式図である図４と、図１（ａ）のＣＣ線
での製造工程の断面模式図である図５とを併せて参照し
て、本発明の第１の実施の形態をその製造方法に沿って
説明する。なお、理解を容易にするために、図１（ａ）
では、Ｎ+ 型ソース・ドレイン領域，チャネル領域に、
斜め左下りの実線，点線からなるハッチングを施してあ
る。
る図１（ａ）と、図１（ａ）のＡＡ線，ＢＢ線およびＣ
Ｃ線での断面模式図である図１（ｂ），（ｃ）および
（ｄ）と、図１（ａ）のＡＡ線での製造工程の断面模式
図である図２および図３と、図１（ａ）のＢＢ線での製
造工程の断面模式図である図４と、図１（ａ）のＣＣ線
での製造工程の断面模式図である図５とを併せて参照し
て、本発明の第１の実施の形態をその製造方法に沿って
説明する。なお、理解を容易にするために、図１（ａ）
では、Ｎ+ 型ソース・ドレイン領域，チャネル領域に、
斜め左下りの実線，点線からなるハッチングを施してあ
る。
【００１８】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域に、選択酸化により膜厚５００ｎｍ程度のフ
ィールド酸化膜１０２が形成される。Ｐ型シリコン基板
１０１の表面の素子形成領域に、例えば９００℃の乾燥
酸素雰囲気で膜厚１５ｎｍ程度のゲート酸化膜１０３が
形成される。これら素子形成領域（例えばＴ字型の形状
からなる）は、Ｐ型シリコン基板１０１の表面に規則的
に配列されている。ＭＯＳトランジスタのしきい値制御
のため、例えば３０ｋｅＶで２×１０12ｃｍ-2のボロン
のイオン注入が行なわれる。全面に膜厚２００ｎｍ程度
のＮ+ 型多結晶シリコン膜が形成され、このＮ+ 型多結
晶シリコン膜がパターニングされてゲート電極を兼ねる
ワード線１０４が形成される。例えば３０ｋｅＶで１×
１０15ｃｍ-2の燐のイオン注入が行なわれ、フィールド
酸化膜１０２およびワード線１０４に自己整合的なＮ+
型ソース・ドレイン領域１０５，１０６が形成される。
例えば膜厚４００ｎｍ程度の酸化シリコン膜からなる第
１の層間絶縁膜１１１ａが、常圧気相成長法（ＡＰＣＶ
Ｄ）もしくはＬＰＣＶＤ等により全面に形成される。層
間絶縁膜１１１ａの上面は、好ましくは例えば化学機械
研磨法（ＣＭＰ）により平坦化されている。膜厚１００
ｎｍ程度のタングステン・シリサイド膜が、スパッタリ
ングにより、全面に形成される。このタングステン・シ
リサイド膜がパターニングされ、層間絶縁膜１１１ａを
介してＮ+ 型ソース・ドレイン領域１０５の一部に対し
てオーバー・ラップ部を有するビット線１１６が形成さ
れる。次に、例えば４００ｎｍ程度の膜厚を有し，平坦
な上面を有する酸化シリコン膜からなる第２の層間絶縁
膜１２１ａが、ＡＰＣＶＤあるいはＬＰＣＶＤおよびＣ
ＭＰ等により全面に形成される〔図１，図２（ａ），図
４（ａ），図５（ａ）〕。
子分離領域に、選択酸化により膜厚５００ｎｍ程度のフ
ィールド酸化膜１０２が形成される。Ｐ型シリコン基板
１０１の表面の素子形成領域に、例えば９００℃の乾燥
酸素雰囲気で膜厚１５ｎｍ程度のゲート酸化膜１０３が
形成される。これら素子形成領域（例えばＴ字型の形状
からなる）は、Ｐ型シリコン基板１０１の表面に規則的
に配列されている。ＭＯＳトランジスタのしきい値制御
のため、例えば３０ｋｅＶで２×１０12ｃｍ-2のボロン
のイオン注入が行なわれる。全面に膜厚２００ｎｍ程度
のＮ+ 型多結晶シリコン膜が形成され、このＮ+ 型多結
晶シリコン膜がパターニングされてゲート電極を兼ねる
ワード線１０４が形成される。例えば３０ｋｅＶで１×
１０15ｃｍ-2の燐のイオン注入が行なわれ、フィールド
酸化膜１０２およびワード線１０４に自己整合的なＮ+
型ソース・ドレイン領域１０５，１０６が形成される。
例えば膜厚４００ｎｍ程度の酸化シリコン膜からなる第
１の層間絶縁膜１１１ａが、常圧気相成長法（ＡＰＣＶ
Ｄ）もしくはＬＰＣＶＤ等により全面に形成される。層
間絶縁膜１１１ａの上面は、好ましくは例えば化学機械
研磨法（ＣＭＰ）により平坦化されている。膜厚１００
ｎｍ程度のタングステン・シリサイド膜が、スパッタリ
ングにより、全面に形成される。このタングステン・シ
リサイド膜がパターニングされ、層間絶縁膜１１１ａを
介してＮ+ 型ソース・ドレイン領域１０５の一部に対し
てオーバー・ラップ部を有するビット線１１６が形成さ
れる。次に、例えば４００ｎｍ程度の膜厚を有し，平坦
な上面を有する酸化シリコン膜からなる第２の層間絶縁
膜１２１ａが、ＡＰＣＶＤあるいはＬＰＣＶＤおよびＣ
ＭＰ等により全面に形成される〔図１，図２（ａ），図
４（ａ），図５（ａ）〕。
【００１９】次に、アライメント精度の高いフォト・リ
ソグラフィ技術と異方性エッチング技術とにより、層間
絶縁膜１２１ａおよび１１１ａを貫通してＮ+ 型ソース
・ドレイン領域１０５，１０６に達するビット・コンタ
クト孔１２３ａ，ノード・コンタクト孔１２４ａが形成
される。ビット・コンタクト孔１２３ａとワード線１０
４との間隔，ノード・コンタクト孔１２４ａとワード線
１０４およびビット線１１６との間隔は、所定の間隔に
なっている。ビット・コンタクト孔１２３ａの上端の開
口部の形状は概ね長方形の形状をなし、短かい方の開口
径は最小加工寸法（＝Ｆ）に等しくなっている。ノード
・コンタクト孔１２４ａの開口部の形状は概ね正方形の
形状をなし、開口径はＦである。ビット・コンタクト孔
１２３ａは、ビット線１１６の上記オーバー・ラップ部
において、ビット線１１６の上面の一部並びに側面の一
部を露出させている〔図１，図２（ｂ），図４（ｂ），
図５（ｂ）〕。この異方性エッチングは、平行平板型の
ＲＩＥ装置を用いて、高周波電力が０．８ｋＷ／ｃ
ｍ2 ，ガス圧が６６Ｐａ，トリ・フルオロ・メタン（Ｃ
ＨＦ3 ）のガス流量が３０ｓｃｃｍ，テトラ・フルオロ
・メタン（ＣＦ4 ）のガス流量が１０ｓｃｃｍ，アルゴ
ン（Ａｒ）のガス流量が２００ｓｃｃｍ，周波数が４０
０ｋＨｚの条件の下で行なわれる。このような形状のビ
ット・コンタクト孔１２３ａの形成には、層間絶縁膜１
２１ａ，１１１ａのエッチング速度（８００ｎｍ／ｍｉ
ｎ程度）に対してビット線１１６（を構成するタングス
テン・シリサイド膜）のエッチング速度（４０ｎｍ／ｍ
ｉｎ程度）が１／２０程度になることを利用している。
ソグラフィ技術と異方性エッチング技術とにより、層間
絶縁膜１２１ａおよび１１１ａを貫通してＮ+ 型ソース
・ドレイン領域１０５，１０６に達するビット・コンタ
クト孔１２３ａ，ノード・コンタクト孔１２４ａが形成
される。ビット・コンタクト孔１２３ａとワード線１０
４との間隔，ノード・コンタクト孔１２４ａとワード線
１０４およびビット線１１６との間隔は、所定の間隔に
なっている。ビット・コンタクト孔１２３ａの上端の開
口部の形状は概ね長方形の形状をなし、短かい方の開口
径は最小加工寸法（＝Ｆ）に等しくなっている。ノード
・コンタクト孔１２４ａの開口部の形状は概ね正方形の
形状をなし、開口径はＦである。ビット・コンタクト孔
１２３ａは、ビット線１１６の上記オーバー・ラップ部
において、ビット線１１６の上面の一部並びに側面の一
部を露出させている〔図１，図２（ｂ），図４（ｂ），
図５（ｂ）〕。この異方性エッチングは、平行平板型の
ＲＩＥ装置を用いて、高周波電力が０．８ｋＷ／ｃ
ｍ2 ，ガス圧が６６Ｐａ，トリ・フルオロ・メタン（Ｃ
ＨＦ3 ）のガス流量が３０ｓｃｃｍ，テトラ・フルオロ
・メタン（ＣＦ4 ）のガス流量が１０ｓｃｃｍ，アルゴ
ン（Ａｒ）のガス流量が２００ｓｃｃｍ，周波数が４０
０ｋＨｚの条件の下で行なわれる。このような形状のビ
ット・コンタクト孔１２３ａの形成には、層間絶縁膜１
２１ａ，１１１ａのエッチング速度（８００ｎｍ／ｍｉ
ｎ程度）に対してビット線１１６（を構成するタングス
テン・シリサイド膜）のエッチング速度（４０ｎｍ／ｍ
ｉｎ程度）が１／２０程度になることを利用している。
【００２０】次に、全面に膜厚３００ｎｍ程度のＮ+ 型
多結晶シリコン膜１４５ａが、ＬＰＣＶＤ等により形成
される。Ｎ+ 型多結晶シリコン膜１４５ａはノンドープ
の多結晶シリコン膜を形成した後に高濃度のＮ型不純物
を添加してもよいが、成膜段階でＮ+ 型の（多結晶もし
くは非晶質）シリコン膜であることが好ましい。このＮ
+ 型多結晶シリコン膜１４５ａの形成にＬＰＣＶＤを利
用するのはビット・コンタクト孔１２３ａ，ノード・コ
ンタクト孔１２４ａに対する充填性が優れているためで
あり、このＮ+ 型多結晶シリコン膜１４５ａが成膜段階
でＮ+ 型のシリコン膜であるのが好ましいのは層間絶縁
膜１２１ａ上面およびビット・コンタクト孔１２３ａ，
ノード・コンタクト孔１２４ａ底部でのＮ+ 型多結晶シ
リコン膜１４５ａの不純物濃度の差を少なくするためで
ある。続いて、ストレージ・ノード電極の形成予定領域
の覆うフォト・レジスト膜パターン１５５ａが、Ｎ+ 型
多結晶シリコン膜１４５ａの表面上に形成される〔図２
（ｃ），図４（ｃ），図５（ｃ）〕。なお、上記ストレ
ージ・ノード電極の形成予定領域は、これらストレージ
・ノード電極の側面に形成される絶縁膜スペーサの厚
さ，ストレージ・ノード電極とビット・コンタクト孔１
２３ａとの間隔，隣接するストレージ・ノード電極の絶
縁膜スペーサの間の間隔等を配慮して設定される。
多結晶シリコン膜１４５ａが、ＬＰＣＶＤ等により形成
される。Ｎ+ 型多結晶シリコン膜１４５ａはノンドープ
の多結晶シリコン膜を形成した後に高濃度のＮ型不純物
を添加してもよいが、成膜段階でＮ+ 型の（多結晶もし
くは非晶質）シリコン膜であることが好ましい。このＮ
+ 型多結晶シリコン膜１４５ａの形成にＬＰＣＶＤを利
用するのはビット・コンタクト孔１２３ａ，ノード・コ
ンタクト孔１２４ａに対する充填性が優れているためで
あり、このＮ+ 型多結晶シリコン膜１４５ａが成膜段階
でＮ+ 型のシリコン膜であるのが好ましいのは層間絶縁
膜１２１ａ上面およびビット・コンタクト孔１２３ａ，
ノード・コンタクト孔１２４ａ底部でのＮ+ 型多結晶シ
リコン膜１４５ａの不純物濃度の差を少なくするためで
ある。続いて、ストレージ・ノード電極の形成予定領域
の覆うフォト・レジスト膜パターン１５５ａが、Ｎ+ 型
多結晶シリコン膜１４５ａの表面上に形成される〔図２
（ｃ），図４（ｃ），図５（ｃ）〕。なお、上記ストレ
ージ・ノード電極の形成予定領域は、これらストレージ
・ノード電極の側面に形成される絶縁膜スペーサの厚
さ，ストレージ・ノード電極とビット・コンタクト孔１
２３ａとの間隔，隣接するストレージ・ノード電極の絶
縁膜スペーサの間の間隔等を配慮して設定される。
【００２１】次に、フォト・レジスト膜パターン１５５
ａをマスクにしてＮ+ 型多結晶シリコン膜１４５ａに対
する異方性エッチングが行なわれる。この異方性エッチ
ングは、平行平板型のＲＩＥ装置を用いて、高周波電力
が０．３ｋＷ／ｃｍ2 ，ガス圧が６０Ｐａ，塩素（Ｃｌ
2 ）のガス流量が２００ｓｃｃｍ，臭化水素（ＨＢｒ）
のガス流量が１００ｓｃｃｍ，周波数が１３．５６ＭＨ
ｚの条件下で行なわれる。またこの異方性エッチングで
は、反応生成したハロゲン化シリコン・ガスのプラズマ
発光強度によりモニタリングされている。このモニタリ
ングを利用して、ビット・コンタクト孔１２３ａの上端
から５０ｎｍ程度の深さまでＮ+ 型多結晶シリコン膜１
４５ａが除去されるように、このＮ+ 型多結晶シリコン
膜１４５ａに対してオーバー・エッチングが行なわれ
る。これにより、ノード・コンタクト孔１２４ａを介し
てＮ+ 型ソース・ドレイン領域１０６に直接に接続され
るストレージ・ノード電極１２６ａが形成され、ビット
・コンタクト孔１２３ａにはＮ+ 型ソース・ドレイン領
域１０５およびビット線１１６を電気的に接続するコン
タクト・プラグ１２５ａとプラグ・ロス部１４６ａとが
形成される〔図１，図３（ａ），図４（ｄ），図５
（ｄ）〕。
ａをマスクにしてＮ+ 型多結晶シリコン膜１４５ａに対
する異方性エッチングが行なわれる。この異方性エッチ
ングは、平行平板型のＲＩＥ装置を用いて、高周波電力
が０．３ｋＷ／ｃｍ2 ，ガス圧が６０Ｐａ，塩素（Ｃｌ
2 ）のガス流量が２００ｓｃｃｍ，臭化水素（ＨＢｒ）
のガス流量が１００ｓｃｃｍ，周波数が１３．５６ＭＨ
ｚの条件下で行なわれる。またこの異方性エッチングで
は、反応生成したハロゲン化シリコン・ガスのプラズマ
発光強度によりモニタリングされている。このモニタリ
ングを利用して、ビット・コンタクト孔１２３ａの上端
から５０ｎｍ程度の深さまでＮ+ 型多結晶シリコン膜１
４５ａが除去されるように、このＮ+ 型多結晶シリコン
膜１４５ａに対してオーバー・エッチングが行なわれ
る。これにより、ノード・コンタクト孔１２４ａを介し
てＮ+ 型ソース・ドレイン領域１０６に直接に接続され
るストレージ・ノード電極１２６ａが形成され、ビット
・コンタクト孔１２３ａにはＮ+ 型ソース・ドレイン領
域１０５およびビット線１１６を電気的に接続するコン
タクト・プラグ１２５ａとプラグ・ロス部１４６ａとが
形成される〔図１，図３（ａ），図４（ｄ），図５
（ｄ）〕。
【００２２】続いて、所要膜厚の酸化シリコン膜１４７
ａ（もしくは窒化シリコン膜）がＬＰＣＶＤにより全面
に形成される〔図３（ｂ），図４（ｅ），図５
（ｅ）〕。
ａ（もしくは窒化シリコン膜）がＬＰＣＶＤにより全面
に形成される〔図３（ｂ），図４（ｅ），図５
（ｅ）〕。
【００２３】続いて、酸化シリコン膜１４７ａが異方性
エッチングによりエッチ・バックされ、ストレージ・ノ
ード電極１２６ａの側面を覆う絶縁膜スペーサ１２７ａ
とプラグ・ロス部１４６ａを充填する絶縁膜キャップ１
２８ａとが残置形成される〔図１，図３（ｃ），図４
（ｆ），図５（ｆ）〕。
エッチングによりエッチ・バックされ、ストレージ・ノ
ード電極１２６ａの側面を覆う絶縁膜スペーサ１２７ａ
とプラグ・ロス部１４６ａを充填する絶縁膜キャップ１
２８ａとが残置形成される〔図１，図３（ｃ），図４
（ｆ），図５（ｆ）〕。
【００２４】その後、膜厚７ｎｍ程度の窒化シリコン膜
からなる容量絶縁膜１３３ａが形成され、さらに膜厚１
００ｎｍ程度のＮ+ 型多結晶シリコン膜からなるセル・
プレート電極１３４ａが形成され、本第１の実施の形態
によるＣＯＢ構造のメモリ・セルを有したＤＲＡＭが形
成される〔図１〕。
からなる容量絶縁膜１３３ａが形成され、さらに膜厚１
００ｎｍ程度のＮ+ 型多結晶シリコン膜からなるセル・
プレート電極１３４ａが形成され、本第１の実施の形態
によるＣＯＢ構造のメモリ・セルを有したＤＲＡＭが形
成される〔図１〕。
【００２５】上述したように、本第１の実施の形態で
は、層間絶縁膜１２１ａを形成した後に１回のフォト・
リソグラフィ工程によりビット・コンタクト孔１２３ａ
およびノード・コンタクト孔１２４ａを形成するため、
従来の製造方法よりコンタクト孔を形成するための（ア
ライメント精度の高いフォト・リソグラフィ技術を含ん
でなる）製造工程の回数を減らすことになり、その結
果、歩留りの低下，製造原価の上昇を抑制することが容
易になる。
は、層間絶縁膜１２１ａを形成した後に１回のフォト・
リソグラフィ工程によりビット・コンタクト孔１２３ａ
およびノード・コンタクト孔１２４ａを形成するため、
従来の製造方法よりコンタクト孔を形成するための（ア
ライメント精度の高いフォト・リソグラフィ技術を含ん
でなる）製造工程の回数を減らすことになり、その結
果、歩留りの低下，製造原価の上昇を抑制することが容
易になる。
【００２６】本発明の第２の実施の形態によるＤＲＡＭ
のメモリ・セルの平面模式図である図６（ａ）と、図６
（ａ）のＡＡ線，ＢＢ線およびＣＣ線での断面模式図で
ある図６（ｂ），（ｃ）および（ｄ）と、図６（ａ）の
ＡＡ線での製造工程の断面模式図であり，本第２の実施
の形態の第１の実施例による製造工程の断面模式図であ
る図７と、図６（ａ）のＢＢ線での製造工程の断面模式
図であり，本第２の実施の形態の第１の実施例による製
造工程の断面模式図である図８と、図６（ａ）のＣＣ線
での製造工程の断面模式図であり，本第２の実施の形態
の第１の実施例による製造工程の断面模式図である図９
とを併せて参照すると、本発明の第２の実施の形態の第
１の実施例は層間絶縁膜の形成（構成）と絶縁膜スペー
サを除去するという点で上記第１の実施の形態と相違し
ており、本第１の実施例による製造方法は以下のとおり
になっている。
のメモリ・セルの平面模式図である図６（ａ）と、図６
（ａ）のＡＡ線，ＢＢ線およびＣＣ線での断面模式図で
ある図６（ｂ），（ｃ）および（ｄ）と、図６（ａ）の
ＡＡ線での製造工程の断面模式図であり，本第２の実施
の形態の第１の実施例による製造工程の断面模式図であ
る図７と、図６（ａ）のＢＢ線での製造工程の断面模式
図であり，本第２の実施の形態の第１の実施例による製
造工程の断面模式図である図８と、図６（ａ）のＣＣ線
での製造工程の断面模式図であり，本第２の実施の形態
の第１の実施例による製造工程の断面模式図である図９
とを併せて参照すると、本発明の第２の実施の形態の第
１の実施例は層間絶縁膜の形成（構成）と絶縁膜スペー
サを除去するという点で上記第１の実施の形態と相違し
ており、本第１の実施例による製造方法は以下のとおり
になっている。
【００２７】まず、上記第１の実施の形態と同様に、ワ
ード線１０４まで形成した後、膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｂが形成され
る。ビット線１１６が形成された後、平坦な上面を有す
る膜厚４００ｎｍ程度の酸化シリコン膜１４１ｂと膜厚
２０ｎｍ程度の窒化シリコン膜１４２ｂとを積層してな
る層間絶縁膜１２１ｂが形成される。なお、層間絶縁膜
１１１ｂとしては酸化シリコン膜の代りにＰＳＧ膜で構
成してもよい。このときには、コンタクト孔形成時のエ
ッチッグを配慮して、層間絶縁膜１２１ｂを構成する酸
化シリコン膜１４１ｂもＰＳＧ膜に代えることが好まし
い。続いて、上記第１の実施の形態と同様の方法によ
り、ビット・コンタクト孔１２３ｂおよびノード・コン
タクト孔１２４ｂが形成され、ストレージ・ノード電極
１２６ｂおよびコンタクト・プラグ１２５ｂが形成さ
れ、さらに酸化シリコン膜からなる絶縁膜スペーサ１２
７ｂおよび絶縁膜キャップ１２８ｂが残置形成される
〔図６〕。本第２の実施の形態においては層間絶縁膜１
２１ｂの上面が窒化シリコン膜１４２ｂからなるため、
酸化シリコン膜をエッチ・バックして絶縁膜スペーサ１
２７ｂおよび絶縁膜キャップ１２８ｂを形成する際の制
御性は、上記第１の実施の形態より優れている。次に、
全面を覆うフォト・レジスト膜１５６ｂが形成される
〔図７（ａ），図８（ａ），図９（ａ）〕。
ード線１０４まで形成した後、膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｂが形成され
る。ビット線１１６が形成された後、平坦な上面を有す
る膜厚４００ｎｍ程度の酸化シリコン膜１４１ｂと膜厚
２０ｎｍ程度の窒化シリコン膜１４２ｂとを積層してな
る層間絶縁膜１２１ｂが形成される。なお、層間絶縁膜
１１１ｂとしては酸化シリコン膜の代りにＰＳＧ膜で構
成してもよい。このときには、コンタクト孔形成時のエ
ッチッグを配慮して、層間絶縁膜１２１ｂを構成する酸
化シリコン膜１４１ｂもＰＳＧ膜に代えることが好まし
い。続いて、上記第１の実施の形態と同様の方法によ
り、ビット・コンタクト孔１２３ｂおよびノード・コン
タクト孔１２４ｂが形成され、ストレージ・ノード電極
１２６ｂおよびコンタクト・プラグ１２５ｂが形成さ
れ、さらに酸化シリコン膜からなる絶縁膜スペーサ１２
７ｂおよび絶縁膜キャップ１２８ｂが残置形成される
〔図６〕。本第２の実施の形態においては層間絶縁膜１
２１ｂの上面が窒化シリコン膜１４２ｂからなるため、
酸化シリコン膜をエッチ・バックして絶縁膜スペーサ１
２７ｂおよび絶縁膜キャップ１２８ｂを形成する際の制
御性は、上記第１の実施の形態より優れている。次に、
全面を覆うフォト・レジスト膜１５６ｂが形成される
〔図７（ａ），図８（ａ），図９（ａ）〕。
【００２８】次に、少なくとも絶縁膜スペーサ１２７ｂ
の上端が露出するまで、例えば酸素プラズマによるフォ
ト・レジスト膜１５６ｂのエッチ・バックが行なわれ、
フォト・レジスト膜１５６ｂａが残置される。このフォ
ト・レジスト膜１５６ｂａをマスクにして、例えばバッ
ファード弗酸によるウェット・エッチングにより、絶縁
膜スペーサ１２７ｂが選択的な除去される〔図６，図７
（ｂ），図８（ｂ），図９（ｂ）〕。
の上端が露出するまで、例えば酸素プラズマによるフォ
ト・レジスト膜１５６ｂのエッチ・バックが行なわれ、
フォト・レジスト膜１５６ｂａが残置される。このフォ
ト・レジスト膜１５６ｂａをマスクにして、例えばバッ
ファード弗酸によるウェット・エッチングにより、絶縁
膜スペーサ１２７ｂが選択的な除去される〔図６，図７
（ｂ），図８（ｂ），図９（ｂ）〕。
【００２９】酸素プラズマによりフォト・レジスト膜１
５６ｂａを除去した後、膜厚７ｎｍ程度の窒化シリコン
膜からなる容量絶縁膜１３３ｂが形成され、さらに膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜からなるセル
・プレート電極１３４ｂが形成され、本第２の実施の形
態によるＣＯＢ構造のメモリ・セルを有したＤＲＡＭが
形成される〔図６〕。
５６ｂａを除去した後、膜厚７ｎｍ程度の窒化シリコン
膜からなる容量絶縁膜１３３ｂが形成され、さらに膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜からなるセル
・プレート電極１３４ｂが形成され、本第２の実施の形
態によるＣＯＢ構造のメモリ・セルを有したＤＲＡＭが
形成される〔図６〕。
【００３０】本第２の実施の形態の第１の実施例は、上
記第１の実施の形態の有した効果を有し、さらに、上述
の絶縁膜スペーサ１２７ｂおよび絶縁膜キャップ１２８
ｂの加工性の優位性を有している。さらにまた本第１の
実施例によれば、上記第１の実施の形態とは相違して、
ストレージ・ノード電極１２６ｂの側面もキャパシタと
して機能するという効果を有している。
記第１の実施の形態の有した効果を有し、さらに、上述
の絶縁膜スペーサ１２７ｂおよび絶縁膜キャップ１２８
ｂの加工性の優位性を有している。さらにまた本第１の
実施例によれば、上記第１の実施の形態とは相違して、
ストレージ・ノード電極１２６ｂの側面もキャパシタと
して機能するという効果を有している。
【００３１】ＤＲＡＭのメモリ・セルの主要製造工程の
断面模式図である図１０と図６とを併せて参照すると、
本第２の実施の形態の第２の実施例は、絶縁膜スペーサ
１２７ｂの除去方法が本第２の実施の形態の上記第１の
実施例と相違する。
断面模式図である図１０と図６とを併せて参照すると、
本第２の実施の形態の第２の実施例は、絶縁膜スペーサ
１２７ｂの除去方法が本第２の実施の形態の上記第１の
実施例と相違する。
【００３２】本第２の実施の形態の上記第１の実施例と
同様の方法により、絶縁膜スペーサ１２７ｂおよび絶縁
膜キャップ１２８ｂが形成され、フォト・レジスト膜１
５６ｂが形成される。その後、フォト・レジスト膜１５
６ｂと絶縁膜スペーサ１５６ｂとに対するエッチング速
度がほぼ同じになる異方性エッチングにより、フォト・
レジスト膜１５６ｂおよび絶縁膜スペーサ１５６ｂがエ
ッチ・バックされる。この異方性エッチングは、平行平
板型のＲＩＥ装置を用いて、パワーが６００Ｗ，ガス圧
が６７０Ｐａ，ＣＨＦ3 のガス流量が６０ｓｃｃｍ，酸
素（Ｏ2 ）のガス流量が４０ｓｃｃｍの条件の下で行な
われる。この異方性エッチングによるＮ+ 型多結晶シリ
コン膜のエッチング速度は酸化シリコン膜およびフォト
・レジスト膜のエッチング速度の１／２０〜１／３０程
度である。このため、図１０に示すように、フォト・レ
ジスト膜１５６ｂおよび絶縁膜スペーサ１５６がエッチ
・バックされて、それぞれがフォト・レジスト膜１５６
ｂｂおよび絶縁膜スペーサ１５６ｂｂになっても、スト
レージ・ノード電極１２６ｂはほとんど影響を受けな
い。
同様の方法により、絶縁膜スペーサ１２７ｂおよび絶縁
膜キャップ１２８ｂが形成され、フォト・レジスト膜１
５６ｂが形成される。その後、フォト・レジスト膜１５
６ｂと絶縁膜スペーサ１５６ｂとに対するエッチング速
度がほぼ同じになる異方性エッチングにより、フォト・
レジスト膜１５６ｂおよび絶縁膜スペーサ１５６ｂがエ
ッチ・バックされる。この異方性エッチングは、平行平
板型のＲＩＥ装置を用いて、パワーが６００Ｗ，ガス圧
が６７０Ｐａ，ＣＨＦ3 のガス流量が６０ｓｃｃｍ，酸
素（Ｏ2 ）のガス流量が４０ｓｃｃｍの条件の下で行な
われる。この異方性エッチングによるＮ+ 型多結晶シリ
コン膜のエッチング速度は酸化シリコン膜およびフォト
・レジスト膜のエッチング速度の１／２０〜１／３０程
度である。このため、図１０に示すように、フォト・レ
ジスト膜１５６ｂおよび絶縁膜スペーサ１５６がエッチ
・バックされて、それぞれがフォト・レジスト膜１５６
ｂｂおよび絶縁膜スペーサ１５６ｂｂになっても、スト
レージ・ノード電極１２６ｂはほとんど影響を受けな
い。
【００３３】上記異方性エッチングでは、反応生成ガス
である一酸化炭素（ＣＯ）のプラズマ発光強度がモニタ
リングに利用されている。この異方性エッチングにより
絶縁膜スペーサとフォト・レジスト膜とが完全に除去さ
れ、層間絶縁膜１２１ｂの上面をなす窒化シリコン膜１
４２ｂが露出したことの検出は、この発光強度の変化を
利用して行なわれる。その後は、上記第１の実施例と同
様の方法により、図６に示したＤＲＡＭが形成される。
である一酸化炭素（ＣＯ）のプラズマ発光強度がモニタ
リングに利用されている。この異方性エッチングにより
絶縁膜スペーサとフォト・レジスト膜とが完全に除去さ
れ、層間絶縁膜１２１ｂの上面をなす窒化シリコン膜１
４２ｂが露出したことの検出は、この発光強度の変化を
利用して行なわれる。その後は、上記第１の実施例と同
様の方法により、図６に示したＤＲＡＭが形成される。
【００３４】ＤＲＡＭのメモリ・セルの平面模式図であ
る図１１（ａ）と、図１１（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１１（ｂ），（ｃ）お
よび（ｄ）と、図１１（ａ）のＡＡ線での製造工程の断
面模式図である図１２とを併せて参照して、本発明の第
３の実施の形態をその製造方法に沿って説明する。本第
３の実施の形態の上記第２の実施の形態に対する大きな
相違点は、本第３の実施の形態ではストレージ・ノード
電極の側面に当初から絶縁膜スペーサが形成されないと
いう点にある。
る図１１（ａ）と、図１１（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１１（ｂ），（ｃ）お
よび（ｄ）と、図１１（ａ）のＡＡ線での製造工程の断
面模式図である図１２とを併せて参照して、本発明の第
３の実施の形態をその製造方法に沿って説明する。本第
３の実施の形態の上記第２の実施の形態に対する大きな
相違点は、本第３の実施の形態ではストレージ・ノード
電極の側面に当初から絶縁膜スペーサが形成されないと
いう点にある。
【００３５】まず、上記第２の実施の形態と同様の方法
により、層間絶縁膜１１１ｃ，ビット線１１６，酸化シ
リコン膜１４１ｃに窒化シリコン膜１４２ｃが積層して
なる層間絶縁膜１２１ｃ，さらにはビット・コンタクト
孔１２３ｃおよびノード・コンタクト孔１２４ｃまでが
形成される。続いて、膜厚３００ｎｍ程度のＮ+ 型多結
晶シリコン膜がＬＰＣＶＤにより全面に形成される。ス
トレージ・ノード電極の形成予定領域のみを覆うフォト
・レジスト膜パターン１５５ｃが、このＮ+ 型多結晶シ
リコン膜の表面上に形成される。本第３の実施の形態で
は、絶縁膜スペーサを形成しないため、例えばフォト・
レジスト膜パターン１５５ｃとビット・コンタクト孔１
２３ｃとの（水平面に射影した）間隔を、上記第１の実
施の形態におけるストレージ・ノード電極１２６ａとビ
ット・コンタクト孔１２３ａとの間隔より狭くし，例え
ばビット・コンタント孔１２３ｃとワード線１０４ある
いはビット線１１６との間の所定の間隔に等しくするこ
とが可能になる。次に、上記第１，第２の実施の形態と
同様の異方性エッチングにより、ストレージ・ノード電
極１２６ｃおよびコンタクト・プラグ１２５ｃとプラグ
・ロス部１４６ｃとが形成される〔図１１，図１２
（ａ）〕。
により、層間絶縁膜１１１ｃ，ビット線１１６，酸化シ
リコン膜１４１ｃに窒化シリコン膜１４２ｃが積層して
なる層間絶縁膜１２１ｃ，さらにはビット・コンタクト
孔１２３ｃおよびノード・コンタクト孔１２４ｃまでが
形成される。続いて、膜厚３００ｎｍ程度のＮ+ 型多結
晶シリコン膜がＬＰＣＶＤにより全面に形成される。ス
トレージ・ノード電極の形成予定領域のみを覆うフォト
・レジスト膜パターン１５５ｃが、このＮ+ 型多結晶シ
リコン膜の表面上に形成される。本第３の実施の形態で
は、絶縁膜スペーサを形成しないため、例えばフォト・
レジスト膜パターン１５５ｃとビット・コンタクト孔１
２３ｃとの（水平面に射影した）間隔を、上記第１の実
施の形態におけるストレージ・ノード電極１２６ａとビ
ット・コンタクト孔１２３ａとの間隔より狭くし，例え
ばビット・コンタント孔１２３ｃとワード線１０４ある
いはビット線１１６との間の所定の間隔に等しくするこ
とが可能になる。次に、上記第１，第２の実施の形態と
同様の異方性エッチングにより、ストレージ・ノード電
極１２６ｃおよびコンタクト・プラグ１２５ｃとプラグ
・ロス部１４６ｃとが形成される〔図１１，図１２
（ａ）〕。
【００３６】上記フォト・レジスト膜パターン１５５ｃ
が除去された後、ＬＰＣＶＤにより全面に酸化シリコン
膜１４７ｃが形成される。さらに全面を覆うフォト・レ
ジスト膜１５６ｃが形成される〔図１２（ｂ）〕。
が除去された後、ＬＰＣＶＤにより全面に酸化シリコン
膜１４７ｃが形成される。さらに全面を覆うフォト・レ
ジスト膜１５６ｃが形成される〔図１２（ｂ）〕。
【００３７】続いて、例えば上記第２の実施の形態の第
２の実施例と同様の方法により、フォト・レジスト膜１
５６ｃおよび酸化シリコン膜１４７ｃがエッチ・バック
され、プラグ・ロス部１４６ｃを充填する絶縁膜キャッ
プ１２８ｃが残置形成される〔図１１，図１２
（ｃ）〕。
２の実施例と同様の方法により、フォト・レジスト膜１
５６ｃおよび酸化シリコン膜１４７ｃがエッチ・バック
され、プラグ・ロス部１４６ｃを充填する絶縁膜キャッ
プ１２８ｃが残置形成される〔図１１，図１２
（ｃ）〕。
【００３８】その後、上記第１，第２の実施の形態と同
様に、容量絶縁膜１３３ｃが形成され、さらにセル・プ
レート電極１３４ｃが形成され、本第３の実施の形態に
よるＤＲＡＭが完成する〔図１１〕。
様に、容量絶縁膜１３３ｃが形成され、さらにセル・プ
レート電極１３４ｃが形成され、本第３の実施の形態に
よるＤＲＡＭが完成する〔図１１〕。
【００３９】本第３の実施の形態は、上記第２の実施の
形態の有した効果を有している。さらに本第３の実施の
形態ではストレージ・ノード電極間の間隔，ストレージ
・ノード電極とビット・コンタクト孔との間隔を上記第
２の実施の形態より狭くすることが可能なことから、本
第３の実施の形態の方が上記第２の実施の形態よりも電
荷蓄積容量の大きなキャパシタが得られる。
形態の有した効果を有している。さらに本第３の実施の
形態ではストレージ・ノード電極間の間隔，ストレージ
・ノード電極とビット・コンタクト孔との間隔を上記第
２の実施の形態より狭くすることが可能なことから、本
第３の実施の形態の方が上記第２の実施の形態よりも電
荷蓄積容量の大きなキャパシタが得られる。
【００４０】なお、上記第３の実施の形態では、プラグ
・ロス部を充填する絶縁膜キャップの形成方法は上記に
限定されるものではない。ＬＰＣＶＤによる上記酸化シ
リコン膜１４７ｃの形成の代りに、液相成長法もしくは
バイアスＥＣＲプラズマＣＶＤにより、ストレージ・ノ
ード電極の上面を覆い，概ね平坦な上面を有する酸化シ
リコン膜を形成してもよい。これらの場合、フォト・レ
ジスト膜を設けずに酸化シリコン膜のみをエッチ・バッ
クすることにより、絶縁膜キャップを形成することが可
能になる。
・ロス部を充填する絶縁膜キャップの形成方法は上記に
限定されるものではない。ＬＰＣＶＤによる上記酸化シ
リコン膜１４７ｃの形成の代りに、液相成長法もしくは
バイアスＥＣＲプラズマＣＶＤにより、ストレージ・ノ
ード電極の上面を覆い，概ね平坦な上面を有する酸化シ
リコン膜を形成してもよい。これらの場合、フォト・レ
ジスト膜を設けずに酸化シリコン膜のみをエッチ・バッ
クすることにより、絶縁膜キャップを形成することが可
能になる。
【００４１】このときの液相成長は、ハイドロ・フルオ
ロ・シリシック・アシッド（Ｈ2 ＳｉＦ6 ）の溶液に酸
化シリコン（ＳｉＯ2 ）を分散させ、さらに硼酸（Ｈ3
ＢＯ3 ）を添加し、３５℃程度で行なわれる。また、バ
イアスＥＣＲプラズマＣＶＤは、例えばマイクロ波パワ
ーが２ｋＷ，バイアス用のＲＦパワーが１ｋＷ，モノ・
シラン（ＳｉＨ4 ）のガス流量が２０ｓｃｃｍ，Ｏ2 の
ガス流量が１００ｓｃｃｍ，ＣＦ4 のガス流量が６ｓｃ
ｃｍの条件下で行なわれる。
ロ・シリシック・アシッド（Ｈ2 ＳｉＦ6 ）の溶液に酸
化シリコン（ＳｉＯ2 ）を分散させ、さらに硼酸（Ｈ3
ＢＯ3 ）を添加し、３５℃程度で行なわれる。また、バ
イアスＥＣＲプラズマＣＶＤは、例えばマイクロ波パワ
ーが２ｋＷ，バイアス用のＲＦパワーが１ｋＷ，モノ・
シラン（ＳｉＨ4 ）のガス流量が２０ｓｃｃｍ，Ｏ2 の
ガス流量が１００ｓｃｃｍ，ＣＦ4 のガス流量が６ｓｃ
ｃｍの条件下で行なわれる。
【００４２】ＤＲＡＭのメモリ・セルの平面模式図であ
る図１３（ａ）と、図１３（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１３（ｂ），（ｃ）お
よび（ｄ）と、図１３（ａ）のＡＡ線での製造工程の断
面模式図である図１４とを併せて参照して、本発明の第
４の実施の形態をその製造方法に沿って説明する。本第
４の実施の形態は上記第３の実施の形態と同様に当初か
ら絶縁膜スペーサが形成されないが、本第４の実施の形
態の上記第３の実施の形態に対する大きな相違点はノー
ド・コンタクト孔にもコンタクト・プラグが形成されて
ストレージ・ノード電極はこのコンタクト・プラグを介
してＮ+ 型ソース・ドレイン領域（の他方）に接続され
るという点にある。
る図１３（ａ）と、図１３（ａ）のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図１３（ｂ），（ｃ）お
よび（ｄ）と、図１３（ａ）のＡＡ線での製造工程の断
面模式図である図１４とを併せて参照して、本発明の第
４の実施の形態をその製造方法に沿って説明する。本第
４の実施の形態は上記第３の実施の形態と同様に当初か
ら絶縁膜スペーサが形成されないが、本第４の実施の形
態の上記第３の実施の形態に対する大きな相違点はノー
ド・コンタクト孔にもコンタクト・プラグが形成されて
ストレージ・ノード電極はこのコンタクト・プラグを介
してＮ+ 型ソース・ドレイン領域（の他方）に接続され
るという点にある。
【００４３】まず、上記第３の実施の形態と同様の方法
により、層間絶縁膜１１１ｄ，ビット線１１６，酸化シ
リコン膜１４１ｄに窒化シリコン膜１４２ｄが積層して
なる層間絶縁膜１２１ｄ，さらにはビット・コンタクト
孔１２３ｄおよびノード・コンタクト孔１２４ｄまでが
形成される。
により、層間絶縁膜１１１ｄ，ビット線１１６，酸化シ
リコン膜１４１ｄに窒化シリコン膜１４２ｄが積層して
なる層間絶縁膜１２１ｄ，さらにはビット・コンタクト
孔１２３ｄおよびノード・コンタクト孔１２４ｄまでが
形成される。
【００４４】続いて、全面に導電体膜が形成される。こ
の導電体膜がエッチ・バックされてビット・コンタクト
孔１２３ｄ，ノード・コンタクト孔１２４ｄを充填する
コンタクト・プラグ１２５が形成される〔図１３，図１
４（ａ）〕。この導電体膜としては、ＬＰＣＶＤによる
成膜段階でＮ+ 型の多結晶シリコン膜でもよく、プラズ
マＣＶＤによる窒化チタン膜でもよい。さらには、チタ
ン膜および窒化チタン膜からなる積層構造の導電性バリ
ア膜と高融点金属シリサイド膜との積層膜でもよい。
の導電体膜がエッチ・バックされてビット・コンタクト
孔１２３ｄ，ノード・コンタクト孔１２４ｄを充填する
コンタクト・プラグ１２５が形成される〔図１３，図１
４（ａ）〕。この導電体膜としては、ＬＰＣＶＤによる
成膜段階でＮ+ 型の多結晶シリコン膜でもよく、プラズ
マＣＶＤによる窒化チタン膜でもよい。さらには、チタ
ン膜および窒化チタン膜からなる積層構造の導電性バリ
ア膜と高融点金属シリサイド膜との積層膜でもよい。
【００４５】次に、ノード・コンタクト孔１２３ｄに形
成されたコンタクト・プラグ１２５の上端部を覆い，ビ
ット・コンタクト孔１２４ｄに形成されたコンタクト・
プラグ１２５の上端部を露出させるフォト・レジスト膜
パターン１５７が、層間絶縁膜１２１ｄの表面上に形成
される。このフォト・レジスト膜パターン１５７は、ビ
ット・コンタクト孔１２３ｄ，ノード・コンタクト孔１
２４ｄの形成に必要なアライメント精度の高いフォト・
リソグラフィ技術ではなく、アライメント精度の低いフ
ォト・リソグラフィ技術を使用して形成できる。このフ
ォト・レジスト膜１５７をマスクにした異方性エッチン
グにより、ビット・コンタクト孔１２４ｄに形成された
コンタクト・プラグ１２５はコンタクト・プラグ１２５
ｄになり、同時に、プラグ・ロス部１４６ｄが形成され
る〔図１４（ｂ）〕。
成されたコンタクト・プラグ１２５の上端部を覆い，ビ
ット・コンタクト孔１２４ｄに形成されたコンタクト・
プラグ１２５の上端部を露出させるフォト・レジスト膜
パターン１５７が、層間絶縁膜１２１ｄの表面上に形成
される。このフォト・レジスト膜パターン１５７は、ビ
ット・コンタクト孔１２３ｄ，ノード・コンタクト孔１
２４ｄの形成に必要なアライメント精度の高いフォト・
リソグラフィ技術ではなく、アライメント精度の低いフ
ォト・リソグラフィ技術を使用して形成できる。このフ
ォト・レジスト膜１５７をマスクにした異方性エッチン
グにより、ビット・コンタクト孔１２４ｄに形成された
コンタクト・プラグ１２５はコンタクト・プラグ１２５
ｄになり、同時に、プラグ・ロス部１４６ｄが形成され
る〔図１４（ｂ）〕。
【００４６】フォト・レジスト膜１５７が除去された
後、上記第３の実施の形態と同様の方法により、プラグ
・ロス部１４６ｄを充填する絶縁膜キャップ１２８ｄが
形成される〔図１３，図１４（ｃ）〕。
後、上記第３の実施の形態と同様の方法により、プラグ
・ロス部１４６ｄを充填する絶縁膜キャップ１２８ｄが
形成される〔図１３，図１４（ｃ）〕。
【００４７】続いて、膜厚３００ｎｍ程度のＮ+ 型多結
晶シリコン膜が、ＬＰＣＶＤにより全面に形成される。
ストレージ・ノード電極の形成予定領域のみを覆うフォ
ト・レジスト膜パターンが、このＮ+ 型多結晶シリコン
膜の表面上に形成される。これらのフォト・レジスト膜
パターンをマスクにした異方性エッチングにより、スト
レージ・ノード電極１２６ｄが形成される〔図１３，図
１４（ｄ）〕。上記第３の実施の形態と異なり本第４の
実施の形態ではストレージ・ノード電極１２６ｄの形成
とコンタクト・プラグ１２５ｄの形成とが別途行なわれ
ることから、ストレージ・ノード電極１２６ｄの間の間
隔を最小加工寸法Ｆに等しくすることが可能になる。
晶シリコン膜が、ＬＰＣＶＤにより全面に形成される。
ストレージ・ノード電極の形成予定領域のみを覆うフォ
ト・レジスト膜パターンが、このＮ+ 型多結晶シリコン
膜の表面上に形成される。これらのフォト・レジスト膜
パターンをマスクにした異方性エッチングにより、スト
レージ・ノード電極１２６ｄが形成される〔図１３，図
１４（ｄ）〕。上記第３の実施の形態と異なり本第４の
実施の形態ではストレージ・ノード電極１２６ｄの形成
とコンタクト・プラグ１２５ｄの形成とが別途行なわれ
ることから、ストレージ・ノード電極１２６ｄの間の間
隔を最小加工寸法Ｆに等しくすることが可能になる。
【００４８】その後、上記第１，第２，第３の実施の形
態と同様に、容量絶縁膜１３３ｄが形成され、さらにセ
ル・プレート電極１３４ｄが形成され、本第４の実施の
形態によるＤＲＡＭが完成する〔図１３〕。
態と同様に、容量絶縁膜１３３ｄが形成され、さらにセ
ル・プレート電極１３４ｄが形成され、本第４の実施の
形態によるＤＲＡＭが完成する〔図１３〕。
【００４９】本第４の実施の形態は、上記第３の実施の
形態の有した効果を有している。さらに本第４の実施の
形態ではストレージ・ノード電極間の間隔を最小加工寸
法Ｆにすることが可能なことから、本第４の実施の形態
の方が上記第３の実施の形態よりも電荷蓄積容量の大き
なキャパシタが得られる。
形態の有した効果を有している。さらに本第４の実施の
形態ではストレージ・ノード電極間の間隔を最小加工寸
法Ｆにすることが可能なことから、本第４の実施の形態
の方が上記第３の実施の形態よりも電荷蓄積容量の大き
なキャパシタが得られる。
【００５０】
【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法では、ＣＯＢ構造のメモリ・セルを有す
るＤＲＡＭの形成において、第１の層間絶縁膜，ビット
線および第２の層間絶縁膜を形成した後に、アライメン
ト精度の高いフォト・リソグラフィ技術によりビット・
コンタクト孔およびノード・コンタクト孔を同時に形成
し、さらにビット・コンタクト孔にはコンタクト・プラ
グとプラグ・ロス部を形成し、これらのプラグ・ロス部
を絶縁膜キャップで充填することから、従来の製造方法
よりコンタクト孔形成のためのフォト・リソグラフィ工
程の回数を減らすことになる。その結果、従来の半導体
記憶装置の製造方法に比べて、歩留りの低下，製造原価
の上昇を抑制することが容易になる。
装置の製造方法では、ＣＯＢ構造のメモリ・セルを有す
るＤＲＡＭの形成において、第１の層間絶縁膜，ビット
線および第２の層間絶縁膜を形成した後に、アライメン
ト精度の高いフォト・リソグラフィ技術によりビット・
コンタクト孔およびノード・コンタクト孔を同時に形成
し、さらにビット・コンタクト孔にはコンタクト・プラ
グとプラグ・ロス部を形成し、これらのプラグ・ロス部
を絶縁膜キャップで充填することから、従来の製造方法
よりコンタクト孔形成のためのフォト・リソグラフィ工
程の回数を減らすことになる。その結果、従来の半導体
記憶装置の製造方法に比べて、歩留りの低下，製造原価
の上昇を抑制することが容易になる。
【図１】本発明の第１の実施の形態の平面模式図および
断面模式図である。
断面模式図である。
【図２】上記第１の実施の形態の製造工程の断面模式図
であり、図１（ａ）のＡＡ線での製造工程の断面模式図
である。
であり、図１（ａ）のＡＡ線での製造工程の断面模式図
である。
【図３】上記第１の実施の形態の製造工程の断面模式図
であり、図１（ａ）のＡＡ線での製造工程の断面模式図
である。
であり、図１（ａ）のＡＡ線での製造工程の断面模式図
である。
【図４】上記第１の実施の形態の製造工程の断面模式図
であり、図１（ａ）のＢＢ線での製造工程の断面模式図
である。
であり、図１（ａ）のＢＢ線での製造工程の断面模式図
である。
【図５】上記第１の実施の形態の製造工程の断面模式図
であり、図１（ａ）のＣＣ線での製造工程の断面模式図
である。
であり、図１（ａ）のＣＣ線での製造工程の断面模式図
である。
【図６】本発明の第２の実施の形態の平面模式図および
断面模式図である。
断面模式図である。
【図７】上記第２の実施の形態の第１の実施例の製造工
程の断面模式図であり、図６（ａ）のＡＡ線での製造工
程の断面模式図である。
程の断面模式図であり、図６（ａ）のＡＡ線での製造工
程の断面模式図である。
【図８】上記第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図６（ａ）のＢＢ線での製
造工程の断面模式図である。
造工程の断面模式図であり、図６（ａ）のＢＢ線での製
造工程の断面模式図である。
【図９】上記第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図６（ａ）のＣＣ線での製
造工程の断面模式図である。
造工程の断面模式図であり、図６（ａ）のＣＣ線での製
造工程の断面模式図である。
【図１０】上記第２の実施の形態の第２の実施例の主要
製造工程の断面模式図である。
製造工程の断面模式図である。
【図１１】本発明の第３の実施の形態の平面模式図およ
び断面模式図である。
び断面模式図である。
【図１２】上記第３の実施の形態の製造工程の断面模式
図であり、図１０（ａ）のＡＡ線での製造工程の断面模
式図である。
図であり、図１０（ａ）のＡＡ線での製造工程の断面模
式図である。
【図１３】本発明の第４の実施の形態の平面模式図およ
び断面模式図である。
び断面模式図である。
【図１４】上記第４の実施の形態の製造工程の断面模式
図であり、図１３（ａ）のＡＡ線での製造工程の断面模
式図である。
図であり、図１３（ａ）のＡＡ線での製造工程の断面模
式図である。
【図１５】従来のＣＯＢ構造のメモリ・セルを有するＤ
ＲＡＭの平面模式図および断面模式図である。
ＲＡＭの平面模式図および断面模式図である。
【図１６】上記従来のＤＲＡＭと製造工程の断面模式図
であり、図１５のＡＡ線での製造工程の断面模式図であ
る。
であり、図１５のＡＡ線での製造工程の断面模式図であ
る。
【図１７】上記従来のＤＲＡＭと製造工程の断面模式図
であり、図１５のＢＢ線での製造工程の断面模式図であ
る。
であり、図１５のＢＢ線での製造工程の断面模式図であ
る。
【図１８】上記従来のＤＲＡＭと製造工程の断面模式図
であり、図１５のＣＣ線での製造工程の断面模式図であ
る。
であり、図１５のＣＣ線での製造工程の断面模式図であ
る。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，２０４ ワード線 １０５，１０６，２０５，２０６ Ｎ+ 型ソース・ド
レイン領域 １１１ａ〜１１１ｄ，１２１ａ〜１２１ｄ，２１１，２
２１ 層間絶縁膜 １１６，２１６ ビット線 １２３ａ〜１２３ｄ，２１３ ビット・コンタクト孔 １２４ａ〜１２４ｄ，２２４ ノード・コンタクト孔 １２５，１２５ａ〜１２５ｄ コンタクト・プラグ １２６ａ〜１２６ｄ，２２６ ストレージ・ノード電
極 １２７ａ，１２７ｂ，１２７ｂｂ 絶縁膜スペーサ １２８ａ〜１２８ｄ 絶縁膜キャップ １３３ａ〜１３３ｄ，２３３ 容量絶縁膜 １３４ａ〜１３４ｄ，２３４ セル・プレート電極 １４１ｂ〜１４１ｄ，１４７ａ，１４７ｃ 酸化シリ
コン膜 １４２ｂ〜１４２ｄ 窒化シリコン膜 １４５ａ 導電体膜 １５５ａ，１５５ｃ，１５７ フォト・レジスト膜パ
ターン １５６ｂ，１５６ｂａ，１５６ｂｂ，１５６ｃ フォ
ト・レジスト膜
レイン領域 １１１ａ〜１１１ｄ，１２１ａ〜１２１ｄ，２１１，２
２１ 層間絶縁膜 １１６，２１６ ビット線 １２３ａ〜１２３ｄ，２１３ ビット・コンタクト孔 １２４ａ〜１２４ｄ，２２４ ノード・コンタクト孔 １２５，１２５ａ〜１２５ｄ コンタクト・プラグ １２６ａ〜１２６ｄ，２２６ ストレージ・ノード電
極 １２７ａ，１２７ｂ，１２７ｂｂ 絶縁膜スペーサ １２８ａ〜１２８ｄ 絶縁膜キャップ １３３ａ〜１３３ｄ，２３３ 容量絶縁膜 １３４ａ〜１３４ｄ，２３４ セル・プレート電極 １４１ｂ〜１４１ｄ，１４７ａ，１４７ｃ 酸化シリ
コン膜 １４２ｂ〜１４２ｄ 窒化シリコン膜 １４５ａ 導電体膜 １５５ａ，１５５ｃ，１５７ フォト・レジスト膜パ
ターン １５６ｂ，１５６ｂａ，１５６ｂｂ，１５６ｃ フォ
ト・レジスト膜
Claims (9)
- 【請求項１】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート酸化膜を形成し、ゲート電極
を兼ねたワード線を形成し、該ワード線に自己整合的に
該素子形成領域にＮ+ 型ソース・ドレイン領域を形成す
る工程と、 酸化シリコン膜からなる第１の層間絶縁膜を形成する工
程と、 前記第１の層間絶縁膜を介して前記Ｎ+ 型ソース・ドレ
イン領域の一方の一部にオーバー・ラップ部を有するビ
ット線を該第１の層間絶縁膜の表面上に形成する工程
と、 酸化シリコン膜からなる第２の層間絶縁膜を形成する工
程と、 前記第２および第１の層間絶縁膜を貫通し，前記オーバ
ー・ラップ部において前記ビット線の上面の一部並びに
側面の一部を露出し，前記前記Ｎ+ 型ソース・ドレイン
領域の一方に達するビット・コンタクト孔と、該第２お
よび第１の層間絶縁膜を貫通して前記Ｎ+ 型ソース・ド
レイン領域の他方に達するノード・コンタクト孔とを形
成する工程と、 全面にＮ+ 型多結晶シリコン膜を形成し、ストレージ・
ノード電極の形成予定領域を選択的に覆うフォト・レジ
スト膜パターンを該Ｎ+ 型多結晶シリコン膜の表面上に
形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記Ｎ
+ 型多結晶シリコン膜に対する異方性エッチングを行な
って、前記ノード・コンタクト孔を介して前記Ｎ+ 型ソ
ース・ドレイン領域の他方に直接に接続されるストレー
ジ・ノード電極を形成し、前記ビット・コンタクト孔に
は該ビット・コンタクト孔の上端および前記ビット線の
上面の間の所要の高さに上面が位置して前記Ｎ+ 型ソー
ス・ドレイン領域の一方に直接に接続されるコンタクト
・プラグと該コンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、 減圧気相成長法（ＬＰＣＶＤ）により全面に絶縁膜を形
成し、該絶縁膜をエッチ・バックして、前記ストレージ
・ノード電極の側面を覆う絶縁膜スペーサと前記プラグ
・ロス部を充填する絶縁膜キャップとを形成する工程
と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート酸化膜を形成し、ゲート電極
を兼ねたワード線を形成し、該ワード線に自己整合的に
該素子形成領域にＮ+ 型ソース・ドレイン領域を形成す
る工程と、 第１の酸化シリコン系絶縁膜からなる第１の層間絶縁膜
を形成する工程と、 前記第１の層間絶縁膜を介して前記Ｎ+ 型ソース・ドレ
イン領域の一方の一部にオーバー・ラップ部を有するビ
ット線を該第１の層間絶縁膜の表面上に形成する工程
と、 前記第１の酸化シリコン系絶縁と同一材料からなる第２
の酸化シリコン系絶縁膜に窒化シリコン膜が積層してな
る第２の層間絶縁膜を形成する工程と、 前記第２および第１の層間絶縁膜を貫通し，前記オーバ
ー・ラップ部において前記ビット線の上面の一部並びに
側面の一部を露出し，前記前記Ｎ+ 型ソース・ドレイン
領域の一方に達するビット・コンタクト孔と、該第２お
よび第１の層間絶縁膜を貫通して前記Ｎ+ 型ソース・ド
レイン領域の他方に達するノード・コンタクト孔とを形
成する工程と、 全面にＮ+ 型多結晶シリコン膜を形成し、ストレージ・
ノード電極の形成予定領域を選択的に覆うフォト・レジ
スト膜パターンを該Ｎ+ 型多結晶シリコン膜の表面上に
形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記Ｎ
+ 型多結晶シリコン膜に対する異方性エッチングを行な
って、前記ノード・コンタクト孔を介して前記Ｎ+ 型ソ
ース・ドレイン領域の他方に直接に接続されるストレー
ジ・ノード電極を形成し、前記ビット・コンタクト孔に
は該ビット・コンタクト孔の上端および前記ビット線の
上面の間の所要の高さに上面が位置して前記Ｎ+ 型ソー
ス・ドレイン領域の一方に直接に接続されるコンタクト
・プラグと該コンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、 ＬＰＣＶＤにより全面に絶縁膜を形成し、該絶縁膜をエ
ッチ・バックして、前記ストレージ・ノード電極の側面
を覆う絶縁膜スペーサと前記プラグ・ロス部を充填する
絶縁膜キャップとを形成する工程と、 前記絶縁膜スペーサを選択的に除去する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】 前記絶縁膜スペーサおよび前記絶縁膜キ
ャップを形成した後、全面を覆うフォト・レジスト膜を
形成し、該絶縁膜スペーサの一部が露出するまで該フォ
ト・レジスト膜を選択的にエッチ・バックする工程と、 残置された前記フォト・レジスト膜をマスクにして前記
絶縁膜スペーサを選択的に除去し、該フォト・レジスト
膜を除去する工程とを有することを特徴とする請求項２
記載の半導体記憶装置の製造方法。 - 【請求項４】 前記絶縁膜スペーサおよび前記絶縁膜キ
ャップを形成した後、全面を覆うフォト・レジスト膜を
形成し、該フォト・レジスト膜と該絶縁膜スペーサとを
同時にエッチ・バックする工程を有することを特徴とす
る請求項２記載の半導体記憶装置の製造方法。 - 【請求項５】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート酸化膜を形成し、ゲート電極
を兼ねたワード線を形成し、該ワード線に自己整合的に
該素子形成領域にＮ+ 型ソース・ドレイン領域を形成す
る工程と、 第１の酸化シリコン系絶縁膜からなる第１の層間絶縁膜
を形成する工程と、 前記第１の層間絶縁膜を介して前記Ｎ+ 型ソース・ドレ
イン領域の一方の一部にオーバー・ラップ部を有するビ
ット線を該第１の層間絶縁膜の表面上に形成する工程
と、 前記第１の酸化シリコン系絶縁膜と同一材料の第２の酸
化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
２の層間絶縁膜を形成する工程と、 前記第２および第１の層間絶縁膜を貫通し，前記オーバ
ー・ラップ部において前記ビット線の上面の一部並びに
側面の一部を露出し，前記前記Ｎ+ 型ソース・ドレイン
領域の一方に達するビット・コンタクト孔と、該第２お
よび第１の層間絶縁膜を貫通して前記Ｎ+ 型ソース・ド
レイン領域の他方に達するノード・コンタクト孔とを形
成する工程と、 全面にＮ+ 型多結晶シリコン膜を形成し、ストレージ・
ノード電極の形成予定領域を選択的に覆うフォト・レジ
スト膜パターンを該Ｎ+ 型多結晶シリコン膜の表面上に
形成する工程と、 前記フォト・レジスト膜パターンをマスクにした前記Ｎ
+ 型多結晶シリコン膜に対する異方性エッチングを行な
って、前記ノード・コンタクト孔を介して前記Ｎ+ 型ソ
ース・ドレイン領域の他方に直接に接続されるストレー
ジ・ノード電極を形成し、前記ビット・コンタクト孔に
は該ビット・コンタクト孔の上端および前記ビット線の
上面の間の所要の高さに上面が位置して前記Ｎ+ 型ソー
ス・ドレイン領域の一方に直接に接続されるコンタクト
・プラグと該コンタクト・プラグが充填されない部分か
らなるプラグ・ロス部とを形成する工程と、 全面に酸化シリコン膜を形成し、前記プラグ・ロス部に
該酸化シリコン膜からなる絶縁膜キャップを残置形成す
る工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】 前記酸化シリコン膜がＬＰＣＶＤにより
形成され、前記絶縁膜キャップの残置形成が該酸化シリ
コン膜を覆うフォト・レジスト膜の形成と、該フォト・
レジスト膜および該酸化シリコン膜のエッチ・バックと
からなされることを特徴とする請求項５記載の半導体記
憶装置の製造方法。 - 【請求項７】 前記酸化シリコン膜が液相成長法により
形成され、該酸化シリコン膜のエッチ・バックにより前
記絶縁膜キャップが残置形成されることを特徴とする請
求項５記載の半導体記憶装置の製造方法。 - 【請求項８】 前記酸化シリコン膜がバイアスＥＣＲプ
ラズマＣＶＤにより形成され、該酸化シリコン膜のエッ
チ・バックにより前記絶縁膜キャップが残置形成される
ことを特徴とする請求項５記載の半導体記憶装置の製造
方法。 - 【請求項９】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、該Ｐ型シリコン基板の表
面の素子形成領域にゲート酸化膜を形成し、ゲート電極
を兼ねたワード線を形成し、該ワード線に自己整合的に
該素子形成領域にＮ+ 型ソース・ドレイン領域を形成す
る工程と、 第１の酸化シリコン系絶縁膜からなる第１の層間絶縁膜
を形成する工程と、 前記第１の層間絶縁膜を介して前記Ｎ+ 型ソース・ドレ
イン領域の一方の一部にオーバー・ラップ部を有するビ
ット線を該第１の層間絶縁膜の表面上に形成する工程
と、 前記第１の酸化シリコン系絶縁膜と同一材料の第２の酸
化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
２の層間絶縁膜を形成する工程と、 前記第２および第１の層間絶縁膜を貫通し，前記オーバ
ー・ラップ部において前記ビット線の上面の一部並びに
側面の一部を露出し，前記前記Ｎ+ 型ソース・ドレイン
領域の一方に達するビット・コンタクト孔と、該第２お
よび第１の層間絶縁膜を貫通して前記Ｎ+ 型ソース・ド
レイン領域の他方に達するノード・コンタクト孔とを形
成する工程と、 全面に導電体膜を形成し、該導電体膜をエッチ・バック
して、前記ノード・コンタクト孔の上端まで充填し，前
記Ｎ+ 型ソース・ドレイン領域の他方に直接に接続され
る第１のコンタクト・プラグと、前記ビット・コンタク
ト孔の上端まで充填し，前記Ｎ+ 型ソース・ドレイン領
域の一方に直接に接続される第２のコンタクト・プラグ
とを形成する工程と、 前記第１のコンタクト・プラグの表面を覆い，前記第２
のコンタクト・プラグの表面に開口部を有するフォト・
レジスト膜パターンをマスクにした該第２のコンタクト
・プラグに対する選択的にエッチングを行なって、前記
ビット・コンタクト孔の上端および前記ビット線の上面
の間の所要の高さに上面が位置する第３のコンタクト・
プラグと、該第３のコンタクト・プラグが充填されない
部分からなるプラグ・ロス部とを該ビット・コンタクト
孔に形成する工程と、 全面に酸化シリコン膜を形成し、前記プラグ・ロス部に
該酸化シリコン膜からなる絶縁膜キャップを残置形成す
る工程と、 全面にＮ+ 型多結晶シリコン膜を形成し、該Ｎ+ 型多結
晶シリコン膜をパターニングして前記第１のコンタクト
・プラグに直接に接続されるストレージ・ノード電極を
形成する工程と、 容量絶縁膜を形成し、セル・プレート電極を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。
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|---|---|---|---|
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