JPH1140778A - 半導体デバイスのキャパシタ製造方法 - Google Patents
半導体デバイスのキャパシタ製造方法Info
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- JPH1140778A JPH1140778A JP10173571A JP17357198A JPH1140778A JP H1140778 A JPH1140778 A JP H1140778A JP 10173571 A JP10173571 A JP 10173571A JP 17357198 A JP17357198 A JP 17357198A JP H1140778 A JPH1140778 A JP H1140778A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 45
- 239000001301 oxygen Substances 0.000 claims abstract description 45
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 45
- 239000007789 gas Substances 0.000 claims abstract description 24
- 238000004544 sputter deposition Methods 0.000 claims abstract description 21
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract description 95
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 229910052726 zirconium Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000012790 adhesive layer Substances 0.000 abstract description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910052745 lead Inorganic materials 0.000 abstract description 2
- 230000003449 preventive effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 キャパシタの逆方向漏洩電流を効率的に減少
させてデバイスの特性を向上させることができる半導体
デバイスのキャパシタ製造方法を提供すること。 【解決手段】 誘電体に接触する電極層を形成させると
きに、その電極層に酸素が含まれるように、酸素を供給
する。かくして、電極の酸素濃度が増加し、酸素濃度の
低下による漏洩電流の増加を抑えることができる。
させてデバイスの特性を向上させることができる半導体
デバイスのキャパシタ製造方法を提供すること。 【解決手段】 誘電体に接触する電極層を形成させると
きに、その電極層に酸素が含まれるように、酸素を供給
する。かくして、電極の酸素濃度が増加し、酸素濃度の
低下による漏洩電流の増加を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに係
り、特にキャパシタの逆方向漏洩電流を効率的に減少さ
せて特性を向上させることができる半導体デバイスのキ
ャパシタ製造方法に関する。
り、特にキャパシタの逆方向漏洩電流を効率的に減少さ
せて特性を向上させることができる半導体デバイスのキ
ャパシタ製造方法に関する。
【０００２】
【従来の技術】半導体製造技術の発展に伴って、電子回
路の微細化が進み、かつその集積度が増大してきた。例
えば、１６Ｍ ＤＲＡＭと６４Ｍ ＤＲＡＭの量産が行
われており、さらにそれ以上の集積度を有するデバイス
の開発が進んでいる。ＤＲＡＭデバイスの集積度の増加
に伴ってセルのキャパシタ領域が急激に減少しつつあ
り、これにより減縮した領域でも広い領域と同一の容量
を確保できるキャパシタ製造技術がＤＲＡＭ集積度向上
の主な問題となってきた。特に、キャパシタを構成する
電極層における漏洩電流の問題は重要な解決課題になっ
ている。
路の微細化が進み、かつその集積度が増大してきた。例
えば、１６Ｍ ＤＲＡＭと６４Ｍ ＤＲＡＭの量産が行
われており、さらにそれ以上の集積度を有するデバイス
の開発が進んでいる。ＤＲＡＭデバイスの集積度の増加
に伴ってセルのキャパシタ領域が急激に減少しつつあ
り、これにより減縮した領域でも広い領域と同一の容量
を確保できるキャパシタ製造技術がＤＲＡＭ集積度向上
の主な問題となってきた。特に、キャパシタを構成する
電極層における漏洩電流の問題は重要な解決課題になっ
ている。
【０００３】以下、添付図面を参照して従来の技術の半
導体デバイスのキャパシタについて説明する。図１は一
般的な半導体デバイスのキャパシタ構成図、図２は従来
の技術のキャパシタ上部電極の酸素原子移動経路及び酸
素濃度を示すグラフ、図３は従来の技術のキャパシタの
漏洩電流特性を示すグラフである。ＤＲＡＭ記憶デバイ
スのサイズが縮小するにつれて適切な有効容量を確保す
るために電極間の誘電膜としてＮＯ（Ｎｉｔｒｉｄ−Ｏ
ｘｉｄｅ），ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏ
ｘｉｄｅ）などのような低誘電膜に代えて、ＢＳＴ（Ｂ
ａＳｒＴｉＯ3 ），ＳＴ（ＳｒＴｉＯ3 ），ＰＺＴ（Ｐ
ｂＺｒＴｉＯ3 ），ＰＬＺＴ（ＰｂＬｉＺｒＴｉＯ3 ）
のような高誘電薄膜を用いてＤＲＡＭキャパシタを製造
する技術が提案されている。高誘電膜を用いてキャパシ
タを製造すれば、電極の表面積を確保するために電極構
造を複雑な３次元的構造とせずに、図１に示すような単
純積層型構造でも向上した有効容量を確保することがで
きる。
導体デバイスのキャパシタについて説明する。図１は一
般的な半導体デバイスのキャパシタ構成図、図２は従来
の技術のキャパシタ上部電極の酸素原子移動経路及び酸
素濃度を示すグラフ、図３は従来の技術のキャパシタの
漏洩電流特性を示すグラフである。ＤＲＡＭ記憶デバイ
スのサイズが縮小するにつれて適切な有効容量を確保す
るために電極間の誘電膜としてＮＯ（Ｎｉｔｒｉｄ−Ｏ
ｘｉｄｅ），ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏ
ｘｉｄｅ）などのような低誘電膜に代えて、ＢＳＴ（Ｂ
ａＳｒＴｉＯ3 ），ＳＴ（ＳｒＴｉＯ3 ），ＰＺＴ（Ｐ
ｂＺｒＴｉＯ3 ），ＰＬＺＴ（ＰｂＬｉＺｒＴｉＯ3 ）
のような高誘電薄膜を用いてＤＲＡＭキャパシタを製造
する技術が提案されている。高誘電膜を用いてキャパシ
タを製造すれば、電極の表面積を確保するために電極構
造を複雑な３次元的構造とせずに、図１に示すような単
純積層型構造でも向上した有効容量を確保することがで
きる。
【０００４】高誘電膜を用いたキャパシタの電極材料と
しては反応性が少なくて仕事関数の大きいＰｔが多く利
用されている。Ｐｔ薄膜はＣＶＤによる成膜技術が開発
されていないために通常スパッタリング方法で成膜す
る。図１に示すような半導体デバイスのキャパシタを形
成するためには、まず半導体基板１上にセルトランジス
タ（図示せず）を形成し、そのセルトランジスタを含む
全面に層間絶縁層２を形成し、層間絶縁層２を選択的に
取り除いてコンタクトホールを形成する。次に、コンタ
クトホールが完全埋め込まれるようにポリシリコンを用
いてプラグ層３を形成する。そしてプラグ層３に接触さ
れる拡散防止膜４（プラグ層と下部電極層との間の元素
移動を遮断する）と、その上にＰｔなどの金属を用いた
下部電極層５を形成し、それらの側面に側壁６を形成す
る。次に、キャパシタ下部電極層５を含む全面に誘電体
層７を形成し、誘電体層７上にＰｔなどの金属を用いた
キャパシタの上部電極層８を形成する。
しては反応性が少なくて仕事関数の大きいＰｔが多く利
用されている。Ｐｔ薄膜はＣＶＤによる成膜技術が開発
されていないために通常スパッタリング方法で成膜す
る。図１に示すような半導体デバイスのキャパシタを形
成するためには、まず半導体基板１上にセルトランジス
タ（図示せず）を形成し、そのセルトランジスタを含む
全面に層間絶縁層２を形成し、層間絶縁層２を選択的に
取り除いてコンタクトホールを形成する。次に、コンタ
クトホールが完全埋め込まれるようにポリシリコンを用
いてプラグ層３を形成する。そしてプラグ層３に接触さ
れる拡散防止膜４（プラグ層と下部電極層との間の元素
移動を遮断する）と、その上にＰｔなどの金属を用いた
下部電極層５を形成し、それらの側面に側壁６を形成す
る。次に、キャパシタ下部電極層５を含む全面に誘電体
層７を形成し、誘電体層７上にＰｔなどの金属を用いた
キャパシタの上部電極層８を形成する。
【０００５】このような工程で上部電極層８を形成させ
る際には、下部電極層５、誘電体層７を形成した後にＡ
ｒガスを用いて金属Ｐｔターゲットをスパッタリングし
てＰｔ薄膜を形成しなければならない。このとき、誘電
体層７がプラズマに露出されて、図２の左側に示すよう
に誘電体層７上に蒸着されるＰｔ薄膜を通して誘電体層
７の酸素が抜け出して誘電体層７の表面に酸素空乏層が
形成され、図２の右側に示すグラフのような酸素濃度分
布となる。誘電体層の漏洩電流特性は誘電体層内の酸素
濃度に依存し、特に電極層との界面に存在する酸素濃度
によって漏洩電流特性が異なる。
る際には、下部電極層５、誘電体層７を形成した後にＡ
ｒガスを用いて金属Ｐｔターゲットをスパッタリングし
てＰｔ薄膜を形成しなければならない。このとき、誘電
体層７がプラズマに露出されて、図２の左側に示すよう
に誘電体層７上に蒸着されるＰｔ薄膜を通して誘電体層
７の酸素が抜け出して誘電体層７の表面に酸素空乏層が
形成され、図２の右側に示すグラフのような酸素濃度分
布となる。誘電体層の漏洩電流特性は誘電体層内の酸素
濃度に依存し、特に電極層との界面に存在する酸素濃度
によって漏洩電流特性が異なる。
【０００６】
【発明が解決しようとする課題】このような従来の技術
の半導体デバイスのキャパシタ製造工程においては、誘
電体層上に上部電極を形成する時に誘電体層がプラズマ
に露出され、酸素濃度の分布を変化させる。その結果、
同一の電圧を印加した場合、図３に示すように下部電極
層より上部電極層での電流が大きく現れる。実際のデバ
イスでは、正方向と逆方向の漏洩電流が全て１＊１０-7
Ａ／ ｃｍ2以下に保持されなければならないが、従来の
技術の製造工程によるキャパシタでは逆方向漏洩電流が
大きくてデバイスの特性を低下させる問題点がある。本
発明はかかる従来の技術における半導体デバイスのキャ
パシタの問題点を解決するためのもので、その目的はキ
ャパシタの逆方向漏洩電流を効率的に減少させてデバイ
スの特性を向上させることができる半導体デバイスのキ
ャパシタ製造方法を提供することにある。
の半導体デバイスのキャパシタ製造工程においては、誘
電体層上に上部電極を形成する時に誘電体層がプラズマ
に露出され、酸素濃度の分布を変化させる。その結果、
同一の電圧を印加した場合、図３に示すように下部電極
層より上部電極層での電流が大きく現れる。実際のデバ
イスでは、正方向と逆方向の漏洩電流が全て１＊１０-7
Ａ／ ｃｍ2以下に保持されなければならないが、従来の
技術の製造工程によるキャパシタでは逆方向漏洩電流が
大きくてデバイスの特性を低下させる問題点がある。本
発明はかかる従来の技術における半導体デバイスのキャ
パシタの問題点を解決するためのもので、その目的はキ
ャパシタの逆方向漏洩電流を効率的に減少させてデバイ
スの特性を向上させることができる半導体デバイスのキ
ャパシタ製造方法を提供することにある。
【０００７】
【課題を解決するための手段】キャパシタの逆方向漏洩
電流を効率的に減少させることができるようにした本発
明の半導体デバイスのキャパシタ製造方法は、誘電体層
の上下に配置される電極層の少なくとも上部電極層の誘
電体層と接触する部分に酸素が含まれるように電極層形
成のスパッタリング時に酸素をも供給するようにしたこ
とを特徴とするものである。
電流を効率的に減少させることができるようにした本発
明の半導体デバイスのキャパシタ製造方法は、誘電体層
の上下に配置される電極層の少なくとも上部電極層の誘
電体層と接触する部分に酸素が含まれるように電極層形
成のスパッタリング時に酸素をも供給するようにしたこ
とを特徴とするものである。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の半導体デバイスのキャパシタの構造及びその
製造方法を詳細に説明する。図４Ａ〜Ｃは本発明の第
１、２、３実施形態による半導体デバイスのキャパシタ
構造（左側）と酸素濃度を示すグラフであり、図５はこ
れらの実施形態による半導体デバイスのキャパシタの漏
洩電流特性を示すグラフである。
実施形態の半導体デバイスのキャパシタの構造及びその
製造方法を詳細に説明する。図４Ａ〜Ｃは本発明の第
１、２、３実施形態による半導体デバイスのキャパシタ
構造（左側）と酸素濃度を示すグラフであり、図５はこ
れらの実施形態による半導体デバイスのキャパシタの漏
洩電流特性を示すグラフである。
【０００９】本発明はキャパシタの漏洩電流を減少させ
るためにキャパシタの上部電極層または下部電極層３の
形成時に酸素ガスを混入させて、誘電体層３１に隣接す
る上部電極層３２及び下部電極層３０の酸素分布度を調
整して正方向・逆方向の漏洩電流を減少させるようにし
たことが特徴である。
るためにキャパシタの上部電極層または下部電極層３の
形成時に酸素ガスを混入させて、誘電体層３１に隣接す
る上部電極層３２及び下部電極層３０の酸素分布度を調
整して正方向・逆方向の漏洩電流を減少させるようにし
たことが特徴である。
【００１０】まず、本発明の第１実施形態によるキャパ
シタの製造方法は、図４Ａに示すように、Ｐｔなどの金
属で形成された下部電極層３０上に誘電体層３１を形成
し、その上に上部電極層３２を形成するためのスパッタ
リングを行う時、Ａｒガスに酸素ガスを添加させてＰｔ
薄膜を蒸着する。このとき、Ａｒガスはスパッタリング
装備の電極ターゲット側に流れ、酸素ガスは基板方向に
流れる。誘電体層３１はＡＢＯ3 （Ａ＝Ｂａ，Ｓｒ，Ｐ
ｂ，Ｌａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて形成す
る。下部電極層３０はポリシリコンプラグ層に直接また
はそのプラグ層上に形成させたＴｉ，Ｚｒなどからなる
接着層またはＴｉＮ，ＴａＮ，ＴｉＷなどからなる拡散
防止層上に形成される。そして、ポリシリコンプラグ
層、接着層または拡散防止層は半導体基板上に形成され
たセルトランジスタの一方の不純物拡散領域にコンタク
トされる（図示せず）。
シタの製造方法は、図４Ａに示すように、Ｐｔなどの金
属で形成された下部電極層３０上に誘電体層３１を形成
し、その上に上部電極層３２を形成するためのスパッタ
リングを行う時、Ａｒガスに酸素ガスを添加させてＰｔ
薄膜を蒸着する。このとき、Ａｒガスはスパッタリング
装備の電極ターゲット側に流れ、酸素ガスは基板方向に
流れる。誘電体層３１はＡＢＯ3 （Ａ＝Ｂａ，Ｓｒ，Ｐ
ｂ，Ｌａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて形成す
る。下部電極層３０はポリシリコンプラグ層に直接また
はそのプラグ層上に形成させたＴｉ，Ｚｒなどからなる
接着層またはＴｉＮ，ＴａＮ，ＴｉＷなどからなる拡散
防止層上に形成される。そして、ポリシリコンプラグ
層、接着層または拡散防止層は半導体基板上に形成され
たセルトランジスタの一方の不純物拡散領域にコンタク
トされる（図示せず）。
【００１１】上記本発明の第１実施形態によるキャパシ
タの製造方法は、上部電極層３２の形成時に酸素濃度の
分布を調節するためにスパッタリング工程に用いられる
Ａｒガスに酸素（２０ｓｃｃｍ）を添加させて、誘電体
層から酸素が抜け出すことを防いで逆方向への漏洩電流
を防いでいる。
タの製造方法は、上部電極層３２の形成時に酸素濃度の
分布を調節するためにスパッタリング工程に用いられる
Ａｒガスに酸素（２０ｓｃｃｍ）を添加させて、誘電体
層から酸素が抜け出すことを防いで逆方向への漏洩電流
を防いでいる。
【００１２】そして、図４Ｂは本発明の第２実施形態に
よるキャパシタの構造を示すもので、その形成工程順序
は次の通りである。この実施形態は、Ａｒガスとともに
酸素ガスを流入させる場合に発生する蒸着速度低下問題
を改善するようにしたものである。まずＰｔなどを用い
た下部電極層３０上にＡＢＯ3 （Ａ＝Ｂａ，Ｓｒ，Ｐ
ｂ，Ｌａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて誘電体層
３１を形成する。そして、誘電体層３１上にＡｒガス
（２０ｓｃｃｍ）と酸素ガス（２０ｓｃｃｍ）をスパッ
タリング装備内に同時に流入させて最初に酸素を含有し
たＰｔ薄膜層を形成し、二度目に酸素ガスを排除した状
態でＡｒガス（４０ｓｃｃｍ）のみを用いて酸素が含有
されていないＰｔ薄膜層を形成する。下部電極層３０な
どは先の例と特に変わるところはない。
よるキャパシタの構造を示すもので、その形成工程順序
は次の通りである。この実施形態は、Ａｒガスとともに
酸素ガスを流入させる場合に発生する蒸着速度低下問題
を改善するようにしたものである。まずＰｔなどを用い
た下部電極層３０上にＡＢＯ3 （Ａ＝Ｂａ，Ｓｒ，Ｐ
ｂ，Ｌａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて誘電体層
３１を形成する。そして、誘電体層３１上にＡｒガス
（２０ｓｃｃｍ）と酸素ガス（２０ｓｃｃｍ）をスパッ
タリング装備内に同時に流入させて最初に酸素を含有し
たＰｔ薄膜層を形成し、二度目に酸素ガスを排除した状
態でＡｒガス（４０ｓｃｃｍ）のみを用いて酸素が含有
されていないＰｔ薄膜層を形成する。下部電極層３０な
どは先の例と特に変わるところはない。
【００１３】図４Ｃは本発明の第３実施形態によるキャ
パシタの構造を示すもので、その形成工程順序は次の通
りである。本発明の第３実施形態はＡｒガスとともに酸
素ガスを流入させる場合に発生する蒸着速度低下問題を
改善し、かつ、酸素を含有したＰｔ薄膜を下部電極層３
０にも適用したものである。まず、Ｐｔなどを用いた下
部電極層３０の形成時に最初にＡｒガス（４０ｓｃｃ
ｍ）のみを用いてＰｔ薄膜層を形成した後、二度目にＡ
ｒガス（２０ｓｃｃｍ）と酸素ガス（２０ｓｃｃｍ）を
スパッタリング装備内に同時に流入させて下部電極層３
０を［酸素の含有されていないＰｔ薄膜＋酸素の含有さ
れているＰｔ薄膜］の構造で形成する。
パシタの構造を示すもので、その形成工程順序は次の通
りである。本発明の第３実施形態はＡｒガスとともに酸
素ガスを流入させる場合に発生する蒸着速度低下問題を
改善し、かつ、酸素を含有したＰｔ薄膜を下部電極層３
０にも適用したものである。まず、Ｐｔなどを用いた下
部電極層３０の形成時に最初にＡｒガス（４０ｓｃｃ
ｍ）のみを用いてＰｔ薄膜層を形成した後、二度目にＡ
ｒガス（２０ｓｃｃｍ）と酸素ガス（２０ｓｃｃｍ）を
スパッタリング装備内に同時に流入させて下部電極層３
０を［酸素の含有されていないＰｔ薄膜＋酸素の含有さ
れているＰｔ薄膜］の構造で形成する。
【００１４】次に、この［酸素の含有されていないＰｔ
薄膜＋酸素の含有されているＰｔ薄膜］の構造をもつ下
部電極層３０上にＡＢＯ3（Ａ＝Ｂａ，Ｓｒ，Ｐｂ，Ｌ
ａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて誘電体層３１を
形成する。そして、誘電体層３１上にＡｒガス（２０ｓ
ｃｃｍ）と酸素ガス（２０ｓｃｃｍ）をスパッタリング
装備内に同時に流入させて最初に酸素の含有されたＰｔ
薄膜層を形成し、二度目に酸素ガスを排除した状態でＡ
ｒガス（４０ｓｃｃｍ）のみを用いて酸素の含有されて
いないＰｔ薄膜層を形成する。即ち、上部電極層３２の
構造を［酸素の含有されているＰｔ薄膜＋酸素の含有さ
れていないＰｔ薄膜］の構造で形成する。下部電極層３
０はポリシリコンプラグ層や接着層または拡散防止層上
に形成され、そのポリシリコンプラグ層、接着層または
拡散防止層は半導体基板上に形成されたセルトランジス
タの一方の不純物拡散領域にコンタクトされる（図示せ
ず）。
薄膜＋酸素の含有されているＰｔ薄膜］の構造をもつ下
部電極層３０上にＡＢＯ3（Ａ＝Ｂａ，Ｓｒ，Ｐｂ，Ｌ
ａなど、Ｂ＝Ｚｒ，Ｔｉなど）を用いて誘電体層３１を
形成する。そして、誘電体層３１上にＡｒガス（２０ｓ
ｃｃｍ）と酸素ガス（２０ｓｃｃｍ）をスパッタリング
装備内に同時に流入させて最初に酸素の含有されたＰｔ
薄膜層を形成し、二度目に酸素ガスを排除した状態でＡ
ｒガス（４０ｓｃｃｍ）のみを用いて酸素の含有されて
いないＰｔ薄膜層を形成する。即ち、上部電極層３２の
構造を［酸素の含有されているＰｔ薄膜＋酸素の含有さ
れていないＰｔ薄膜］の構造で形成する。下部電極層３
０はポリシリコンプラグ層や接着層または拡散防止層上
に形成され、そのポリシリコンプラグ層、接着層または
拡散防止層は半導体基板上に形成されたセルトランジス
タの一方の不純物拡散領域にコンタクトされる（図示せ
ず）。
【００１５】前記のような本発明の各実施形態でＰｔ薄
膜層を形成する工程は、スパッタリングによる形成方法
以外にＣＶＤ、蒸発法、レーザ蒸着法などを用いて形成
することも可能である。上記した本発明の半導体デバイ
スのキャパシタ形成方法で得たキャパシタは、図５に示
すように、正方向及び逆方向への漏洩電流特性に優れて
いる。まず、図５Ａは上部電極層３２の形成時にのみＡ
ｒガスと酸素ガスを同時にスパッタリング装備内に流入
させて酸素の含有されたＰｔ薄膜層を形成したもので、
正方向漏洩電流のみならず逆方向への漏洩電流の特性に
優れていることが分かる。そして、図５Ｂは上部、下部
電極層３２，３０の形成工程両方ともでＡｒガスと酸素
ガスを混入させてＰｔ薄膜層を形成したキャパシタの漏
洩電流特性を示すもので、図５Ａより逆方向・正方向の
漏洩電流特性がさらに改善されていることが分かる。
膜層を形成する工程は、スパッタリングによる形成方法
以外にＣＶＤ、蒸発法、レーザ蒸着法などを用いて形成
することも可能である。上記した本発明の半導体デバイ
スのキャパシタ形成方法で得たキャパシタは、図５に示
すように、正方向及び逆方向への漏洩電流特性に優れて
いる。まず、図５Ａは上部電極層３２の形成時にのみＡ
ｒガスと酸素ガスを同時にスパッタリング装備内に流入
させて酸素の含有されたＰｔ薄膜層を形成したもので、
正方向漏洩電流のみならず逆方向への漏洩電流の特性に
優れていることが分かる。そして、図５Ｂは上部、下部
電極層３２，３０の形成工程両方ともでＡｒガスと酸素
ガスを混入させてＰｔ薄膜層を形成したキャパシタの漏
洩電流特性を示すもので、図５Ａより逆方向・正方向の
漏洩電流特性がさらに改善されていることが分かる。
【００１６】
【発明の効果】上述した本発明の方法によって得たキャ
パシタは、少なくとも上部電極層を構成するＰｔ薄膜層
に酸素を含有させてあるので、誘電体層との界面の酸素
濃度が低下するのを防止でき、キャパシタの正方向・逆
方向の漏洩電流特性を改善する効果がある。また、上部
電極層のみならず、下部電極層にも酸素を含有させるよ
うにすると、よりキャパシタの正方向・逆方向の漏洩電
流特性を改善する効果がある。さらに、誘電体層の酸素
が少なくなるのは電極との接触領域を形成させるときだ
けであるので、電極層全体に酸素を含有させずに、誘電
層との境界部分にのみ酸素を供給するようにしてやれ
ば、蒸着速度の低下を防ぎ、より早く漏洩電流の少ない
キャパシタを形成させることができる。
パシタは、少なくとも上部電極層を構成するＰｔ薄膜層
に酸素を含有させてあるので、誘電体層との界面の酸素
濃度が低下するのを防止でき、キャパシタの正方向・逆
方向の漏洩電流特性を改善する効果がある。また、上部
電極層のみならず、下部電極層にも酸素を含有させるよ
うにすると、よりキャパシタの正方向・逆方向の漏洩電
流特性を改善する効果がある。さらに、誘電体層の酸素
が少なくなるのは電極との接触領域を形成させるときだ
けであるので、電極層全体に酸素を含有させずに、誘電
層との境界部分にのみ酸素を供給するようにしてやれ
ば、蒸着速度の低下を防ぎ、より早く漏洩電流の少ない
キャパシタを形成させることができる。
【図１】 一般的な半導体デバイスのキャパシタ構成
図。
図。
【図２】 従来の技術のキャパシタ上部電極の酸素原子
移動経路及び酸素濃度を示すグラフ。
移動経路及び酸素濃度を示すグラフ。
【図３】 従来の技術のキャパシタの漏洩電流特性を示
すグラフ。
すグラフ。
【図４】 本発明の第１、２、３実施形態による半導体
デバイスのキャパシタ構成図及び酸素濃度を示すグラ
フ。
デバイスのキャパシタ構成図及び酸素濃度を示すグラ
フ。
【図５】 本発明による半導体デバイスのキャパシタの
漏洩電流特性を示すグラフ。
漏洩電流特性を示すグラフ。
３０ 下部電極層 ３１ 誘電体層 ３２ 上部電極層
フロントページの続き (72)発明者 ジョン・ミン・ション 大韓民国・ジョラナム−ド・ザンション− グン・ナム−ミョン・ノクジン−リ・338
Claims (7)
- 【請求項１】 下部電極層、その上の誘電体層、その上
の上部電極層からなるキャパシタの少なくとも上部電極
層の誘電体層に隣接した部分に酸素が含まれるように少
なくとも上部電極層は酸素を供給しながら形成すること
を特徴とする半導体デバイスのキャパシタ製造方法。 - 【請求項２】 上部電極層の全体に酸素が含有されるよ
うに形成することを特徴とする請求項１記載の半導体デ
バイスのキャパシタ製造方法。 - 【請求項３】 上部電極層の誘電体層と接している層に
のみ酸素が含有されるように形成することを特徴とする
請求項１記載の半導体デバイスのキャパシタ製造方法。 - 【請求項４】 上部電極層と下部電極層とに酸素が含有
されるように形成することを特徴とする請求項１記載の
半導体デバイスのキャパシタ製造方法。 - 【請求項５】 セルトランジスタを含む半導体基板上に
Ａｒガスを用いたスパッタリング工程でＰｔ薄膜を蒸着
して下部電極層を形成する工程と、 前記下部電極層上に誘電体層を形成する工程と、 前記誘電体層上にＡｒガスと酸素ガスを同時に流入させ
るスパッタリング工程で酸素を含有したＰｔ薄膜を蒸着
して上部電極層を形成する工程とを有することを特徴と
する半導体デバイスのキャパシタ製造方法。 - 【請求項６】 セルトランジスタを含む半導体基板上に
Ａｒガスを用いたスパッタリング工程でＰｔを蒸着して
下部電極層を形成する工程と、 前記下部電極層上に誘電体層を形成する工程と、 前記誘電体層上にＡｒガスと酸素ガスを同時に流入させ
るスパッタリング工程で最初に酸素を含有したＰｔ薄膜
を蒸着し、再びＡｒガスを用いたスパッタリング工程で
二度目にＰｔ薄膜を蒸着して上部電極層を形成する工程
とを有することを特徴とする半導体デバイスのキャパシ
タ製造方法。 - 【請求項７】 セルトランジスタを含む半導体基板上に
Ａｒガスを用いたスパッタリング工程で最初にＰｔ薄膜
を蒸着し、再びＡｒガスと酸素ガスを同時に流入させる
スパッタリング工程で二度目に酸素を含有したＰｔ薄膜
を蒸着して下部電極層を形成する工程と、 前記下部電極層上に誘電体層を形成する工程と、 前記誘電体層上にＡｒガスと酸素ガスを同時に流入させ
るスパッタリング工程で最初に酸素を含有したＰｔ薄膜
を蒸着し、再びＡｒガスを用いたスパッタリング工程で
二度目にＰｔ薄膜を蒸着して上部電極層を形成する工程
とを有することを特徴とする半導体デバイスのキャパシ
タ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR25838/1997 | 1997-06-19 | ||
| KR1019970025838A KR100244251B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체 소자의 커패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140778A true JPH1140778A (ja) | 1999-02-12 |
Family
ID=19510283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173571A Pending JPH1140778A (ja) | 1997-06-19 | 1998-06-19 | 半導体デバイスのキャパシタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6096593A (ja) |
| JP (1) | JPH1140778A (ja) |
| KR (1) | KR100244251B1 (ja) |
| DE (1) | DE19825266B4 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698435B1 (en) | 1994-08-24 | 2000-04-19 | Quebec Metal Powders Ltd. | Powder metallurgy apparatus and process using electrostatic die wall lubrication |
| KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
| KR100351047B1 (ko) * | 1999-04-07 | 2002-09-10 | 삼성전자 주식회사 | 산소이온 주입을 이용한 커패시터의 형성방법 |
| KR100360413B1 (ko) * | 2000-12-19 | 2002-11-13 | 삼성전자 주식회사 | 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법 |
| TWI223817B (en) * | 2002-11-08 | 2004-11-11 | Ind Tech Res Inst | Dielectric material compositions with high dielectric constant and low dielectric loss |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68922118T2 (de) * | 1988-01-25 | 1995-10-12 | Toshiba Kawasaki Kk | Schaltungsplatte. |
| US5443030A (en) * | 1992-01-08 | 1995-08-22 | Sharp Kabushiki Kaisha | Crystallizing method of ferroelectric film |
| JPH07263570A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 誘電体装置の製造方法 |
| JP3460347B2 (ja) * | 1994-03-30 | 2003-10-27 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5489548A (en) * | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| KR0174594B1 (ko) * | 1994-11-26 | 1999-04-01 | 이재복 | 실리콘 웨이퍼상에 백금 박막을 형성하는 방법, 그 방법에 의하여 제조된 실리콘 기판 및 그 기판을 이용한 반도체 소자 |
| US5555486A (en) * | 1994-12-29 | 1996-09-10 | North Carolina State University | Hybrid metal/metal oxide electrodes for ferroelectric capacitors |
| JPH08274270A (ja) * | 1995-03-30 | 1996-10-18 | Toshiba Corp | 電子部品 |
| JPH09115829A (ja) * | 1995-10-17 | 1997-05-02 | Nissan Motor Co Ltd | アルミニウム配線部を有する半導体装置およびその製造方法 |
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
| US5790366A (en) * | 1996-12-06 | 1998-08-04 | Sharp Kabushiki Kaisha | High temperature electrode-barriers for ferroelectric and other capacitor structures |
| US5932907A (en) * | 1996-12-24 | 1999-08-03 | International Business Machines Corporation | Method, materials, and structures for noble metal electrode contacts to silicon |
-
1997
- 1997-06-19 KR KR1019970025838A patent/KR100244251B1/ko not_active IP Right Cessation
-
1998
- 1998-06-05 DE DE19825266A patent/DE19825266B4/de not_active Expired - Fee Related
- 1998-06-17 US US09/098,533 patent/US6096593A/en not_active Expired - Lifetime
- 1998-06-19 JP JP10173571A patent/JPH1140778A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244251B1 (ko) | 2000-02-01 |
| US6096593A (en) | 2000-08-01 |
| DE19825266B4 (de) | 2009-12-10 |
| DE19825266A1 (de) | 1998-12-24 |
| KR19990002277A (ko) | 1999-01-15 |
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|
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