CN118553752A - 图像传感器集成芯片结构及其形成方法 - Google Patents

Abstract

本公开涉及一种图像传感器集成芯片结构。所述图像传感器集成芯片结构包括一个或多个逻辑器件，设置在第一衬底内并耦合到所述第一衬底上的第一互连结构。多个像素支撑器件沿着第二衬底的第一侧设置并耦合到所述第二衬底上的第二互连结构。第一衬底接合到第二衬底。多个图像感测元件在第三衬底内设置在像素区域中，像素区域分别包括所述多个图像感测元件中的两个或多个。多个传输栅极和第三互连结构设置在第三衬底的第一侧上。第三互连结构包括限制在所述第二衬底的所述第一侧与所述第三衬底的所述第一侧之间的互连线和互连通孔。本申请的实施例还提供了形成图像传感器集成芯片结构的方法。

Description

图像传感器集成芯片结构及其形成方法

技术领域

本申请的实施例提供了图像传感器集成芯片结构及其形成方法。

背景技术

具有图像传感器的集成电路(IC)用于各种现代电子设备。近年来，互补金属氧化物半导体(CMOS)图像传感器(CIS)开始得到广泛使用，在很大程度上取代了电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CIS由于功耗低、体积小、数据处理快、数据直接输出和制造成本低而越来越受到青睐。

发明内容

根据本申请的实施例的一个方面，提供了一种图像传感器集成芯片结构，包括：一个或多个逻辑器件，设置在第一衬底内并耦合到第一衬底上的第一互连结构；多个像素支撑器件，沿着第二衬底的第一侧设置并耦合到第二衬底上的第二互连结构，第一衬底接合到二衬底；多个图像感测元件，在第三衬底内设置在像素区域中，像素区域分别包括多个图像感测元件中的两个或多个；多个传输栅极，设置在第三衬底的第一侧上；以及第三互连结构，设置在第三衬底的第一侧上，并且包括限制在第二衬底的第一侧与第三衬底的第一侧之间的互连线和互连通孔。

根据本申请的实施例的另一个方面，提供了一种图像传感器集成芯片结构，包括：一个或多个晶体管器件，设置在第一衬底上并耦合到第一互连结构，第一互连结构包括位于第一层间介电(ILD)结构内的第一互连件；附加晶体管，设置在第二衬底上并耦合到第二互连结构，第二互连结构包括设置在第二ILD结构内的第二互连件；隔离结构，设置在第三衬底内并围绕包裹包括多个图像传感器区域的像素区域，多个图像传感器区域分别包括图像感测元件和传输栅极；第三互连结构，设置在第三衬底上并且包括设置在第三ILD结构内的第三互连件；以及其中，第二衬底沿着接合界面接合到第三衬底，接合界面包括位于第二内连线与第三互连件之间的一个或多个界面以及位于第二ILD结构与三ILD结构之间的一个或多个界面。

根据本申请的实施例的又一个方面，提供了一种形成图像传感器集成芯片结构的方法，包括：将第一衬底的第一侧接合到第二衬底的第二侧，使得第一互连结构位于第一衬底与第二衬底之间；在第二衬底的背离第一衬底的第一侧上形成多个像素支撑器件；在第二衬底的第一侧上形成第二互连结构；在第三衬底中形成多个图像感测元件；在第三衬底的第一侧上形成传输栅极；在第三衬底的第一侧上形成包括互连线和互连通孔的第三互连结构；以及将第三衬底的第一侧接合到第二衬底的第一侧。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了所公开的包括分离的集成芯片层级的图像传感器集成芯片结构的一些实施例的截面图，该集成芯片层级包括图像感测元件和像素支撑器件。

图2示出了所公开的包括分离的集成芯片层级的图像传感器集成芯片结构的一些实施例的框图，该图像传感器集成芯片结构包括图像感测元件和像素支撑器件。

图3A-图3D示出了所公开的包括水平双图像感测元件配置的图像传感器集成芯片结构的一些实施例。

图4A-图4C示出了所公开的包括水平双图像感测元件配置的图像传感器集成芯片结构的一些附加实施例。

图5A-图5B示出了所公开的包括水平双图像感测元件配置的图像传感器集成芯片结构的一些附加实施例。

图6A-图6B示出了所公开的包括垂直双图像感测元件配置的图像传感器集成芯片结构的一些附加实施例。

图7A-图7D示出了所公开的包括不对称双图像感测元件配置的图像传感器集成芯片结构的一些附加实施例。

图8A-图8C示出了所公开的图像传感器集成芯片结构的一些附加实施例，图像传感器集成芯片结构包括具有通过互连结构共享的浮置扩散区域的双图像感测元件配置。

图9示出了包括所公开的图像传感器集成芯片结构的相机系统的一些附加实施例。

图10-图32示出了形成集成芯片结构的方法的一些实施例，该集成芯片结构包括分离的集成芯片层级。

图33示出了形成包括分离的集成芯片层级的集成芯片结构的方法的一些实施例的流程图，该集成芯片结构包括单独的集成芯片层级，集成芯片层级包括图像感测元件和像素支撑器件。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

图像传感器集成芯片结构(例如，互补金属氧化物半导体传感器(CIS))通常包括按行和列排列的多个光电二极管。为了实现自动聚焦功能，图像传感器集成芯片结构可以包括双光电二极管像素区域，其被配置为包括一对光电二极管。例如，微透镜阵列可以设置在光电二极管阵列上，使得阵列中的各个微透镜覆盖包括一对光电二极管的像素区域。在操作期间，凸模块透镜可以被配置为将入射辐射聚焦到图像传感器集成芯片。如果入射辐射聚焦，辐射将均匀分布在这对光电二极管之间。然而，如果入射辐射失焦，一对光电二极管中的一个将接收到比另一个更多的辐射。因此，电荷量可以独立于一对光电二极管被读取，并用于改变凸模块透镜的焦点(例如，位置)。

多年来，半导体行业一直在缩小像素区域的尺寸。减小像素区域的尺寸允许增加图像传感器集成芯片结构中的像素区域的数量，从而提高图像传感器集成芯片结构的分辨率。然而，随着像素区域的尺寸减小，出现了许多问题。例如，各个像素区域的全阱容量(FWC)减小。较小的FWC意味着光电二极管将更快地饱和(例如，不再能够检测到附加的光)，并且相应的输出信号将不再有效，从而影响图像传感器集成芯片的性能(例如，在明亮的光条件下)。对于双光电二极管像素区域，像素区域尺寸的减小可能对器件性能特别有害。这是因为一旦双光电二极管像素区域内的光电二极管饱和，从该光电二极管读取的电荷量就不再准确。因此，除了光电二极管在明亮的光照条件下提供较差的性能外，凸模块透镜的焦点也可能受到影响，从而导致图像传感器集成芯片结构的性能进一步退化。

本公开涉及一种图像传感器集成芯片结构，其具有设置在与像素支撑器件(例如，复位晶体管、源极跟随器晶体管、行选择晶体管等)不同的衬底上的图像感测元件(例如，光电二极管等)。例如，在一些实施例中，所公开的图像传感器集成芯片可以包括多维集成芯片结构。第一衬底包括布置在包括两个或更多个像素的像素区域中的多个传输栅极和多个图像感测元件。第二衬底包括多个像素支撑器件。第一互连结构在第一衬底上，第二互连结构在第二衬底上。多个像素支撑器件通过第一互连结构和第二互连结构电耦合到多个图像感测元件。通过将图像感测元件设置在与多个像素支撑器件不同的衬底上，像素区域能够保持相对大的尺寸(例如，因为第一衬底上的空间不用于像素支撑器件)，从而提高图像传感器集成芯片结构的性能(例如，FWC)。此外，利用第一互连结构和第二互连结构将图像感测元件耦合到像素支撑器件能够实现设计自由度，从而允许不同的像素配置，从而进一步提高图像传感器集成芯片结构的性能。

图1示出了所公开的图像传感器集成芯片结构100的一些实施例的截面图，该图像传感器集成芯片结构100包括分离的集成芯片层级，该集成芯片层级包括图像感测元件和像素支撑器件。

图像传感器集成芯片结构100包括以多维集成芯片结构(例如，三维(3D)集成芯片结构)相互堆叠的多个集成芯片层级102a-102c。在一些实施例中，多个集成芯片层级102a-102c包括第一集成芯片层级102a、第二集成芯片层级102b和第三集成芯片层级102c。

第一集成芯片层级102a包括设置在第一衬底104a的前侧上和/或前侧内的多个逻辑器件106。在各种实施例中，多个逻辑器件106可以包括平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、全环栅FET(例如，纳米片)等。第一互连结构108a设置在第一衬底104a的前侧上。第一互连结构108a包括设置在第一层间介电(ILD)结构109a内的第一多个互连件110a。第一多个互连件110a电耦合到多个逻辑器件106。

第二集成芯片层级102b包括设置在第二衬底104b的前侧上和/或前侧内的多个像素支撑器件112。在一些实施例中，多个像素支撑器件112可以包括复位晶体管、源极跟随器晶体管和行选择晶体管。在一些附加实施例中，多个像素支撑器件112可以还包括一个或多个晶体管，其被配置为用作模数转换器、放大器、多路复用器等。在各种实施例中，多个像素支撑器件112可以包括平面FET、FinFET、全环栅(GAA)晶体管、纳米片晶体管等。第二互连结构108b设置在第二衬底104b的前侧上。第二互连结构108b包括设置在第二ILD结构109b内的第二多个互连件110b。在一些实施例中，第二多个互连件110b的尺寸(例如，宽度和/或高度)可以随着与第二衬底104b的距离的增加而单调增加。第二多个互连件110b电耦合到多个像素支撑器件112。第二多个互连件110b进一步通过衬底贯通孔(TSV)113电耦合到第一多个互连件110a。

第三集成芯片层级102c包括设置在第三衬底104c内的多个图像感测元件116。多个图像感测元件116设置在多个像素区域118a-118b内。在一些实施例中，多个像素区域118a-118b分别包括被配置为将电磁辐射转换为电信号的两个或多个图像感测元件116。例如，在一些实施例中，多个像素区域118a-118b可以分别包括以双图像感测元件配置布置的两个图像感测元件(例如，两个光电二极管)。在多个像素区域118a-118b中的每个像素区域内具有两个图像感测元件使得图像传感器集成芯片结构100能够具有自动聚焦功能。在各种实施例中，多个图像感测元件116可以包括光电二极管、光电晶体管等。

多个传输栅极114设置在第三衬底104c的前侧上。第三互连结构108c也设置在第三衬底104c的前侧上。第三互连结构108c包括设置在第三ILD结构109c内的第三多个互连件110c。第三互连结构108c沿着包括一个或多个导电界面和一个或多个介电界面的接合界面而接合到第二互连结构108b。第三多个互连件110c电耦合到多个传输栅极114和多个像素支撑器件112。第三多个互连件110c包括导电接触件115a、互连导线115b和/或互连通孔115c。互连线115b被配置为提供水平布线，而导电接触件115a和互连通孔115c。互连线115b被配置为提供水平路由，互连通孔115c被配置为在垂直相邻的互连线115b之间提供电连接。在一些实施例中，第三多个互连件110c的尺寸(例如，宽度和/或高度)可以随着与第三衬底104c的距离的增加而单调增加(使得最大尺寸的互连件通过附加的互连层与第二衬底104b和第三衬底104c分离)。

多个滤色器120设置在第三衬底104c的背侧上，多个微透镜122设置在滤色器120上。多个微透镜122分别且直接上覆在多个像素区域118a-118b中的一个像素区域内的图像感测元件上。例如，在一些实施例中，多个微透镜122分别并直接上覆在多个图像感测元件116中的两个上。

通过将多个像素支撑器件112(例如，复位晶体管、源极跟随器晶体管、行选择晶体管等)设置在与多个图像感测元件116分离的衬底上，多个图像感测元件116可以具有相对大的尺寸。多个图像感测元件116的相对大的尺寸通过增加多个像素区域118a-118b的全阱容量(FWC)(例如，在像素不饱和或不再能够存储任何电荷的情况下可以存储在单个像素内的电荷量)来提高图像传感器集成芯片结构100的性能。此外，利用第二互连结构108b和第三互连结构108c将图像感测元件116耦合到像素支撑器件112使得能够允许不同像素配置的设计自由度，从而进一步提高图像传感器集成芯片结构100的性能。

图2示出了所公开的包括分离的集成芯片层级的图像传感器集成芯片结构的一些实施例的框图200，该集成芯片层级包括图像感测元件和像素支撑器件。

如框图200所示，第一集成芯片层级102a包括一个或多个逻辑器件106(例如，晶体管器件)。一个或多个逻辑器件106可以被配置为执行诸如图像处理、模拟数据处理(例如，降噪、数据采样等)等操作。

第二集成芯片层级102b包括多个像素支撑器件112。在一些实施例中，多个像素支撑器件112包括复位晶体管204、源极跟随器晶体管206和行选择晶体管208。复位晶体管204包括耦合到浮置扩散区域202的源极。源极跟随器晶体管206包括耦合到浮置扩散区域202的栅极。行选择晶体管208耦合到源极跟随器晶体管206的漏极。在一些实施例中，第二集成芯片层级102b可以还包括耦合到多个像素支撑器件112的一个或多个像素内器件210(例如，包括列放大器和/或电容器508、列解码器510、模数转换器512等)。一个或多个像素内器件210进一步耦合到布置在第三集成芯片层级102c内的一个或多个逻辑器件106。

第三集成芯片层级102c包括多个图像感测元件116(例如，光电探测器)和多个传输栅极114。多个传输栅极114被配置为选择性地将电荷从多个图像感测元件116提供到设置在第三集成芯片层级102c内的浮置扩散区域202。浮置扩散区域202进一步耦合到第二集成芯片层级102b中的多个像素支撑器件112。

在操作期间，撞击多个图像感测元件116的电磁辐射212(例如光子)产生电荷载流子，电荷载流子被收集在多个图像感测元件116中。当多个传输栅极114导通时，由于多个图像感测元件116和浮置扩散区域202之间存在电势差，因此多个图像感测元件116中的电荷载流子被转移到浮置扩散区域202。电荷由源极跟随器晶体管206转换为电压信号，行选择晶体管208用于寻址。在电荷转移之前，通过导通复位晶体管204将浮置扩散区域202设置为预定的低电荷状态，这使得浮置扩散区域202中的电子流入电压源(VDD)。

图3A-图3D示出了所公开的包括水平双光电二极管结构的图像传感器集成芯片结构的一些实施例。

图3A示出了包括水平双图像感测元件配置的图像传感器集成芯片结构的一些实施例的截面图300。

如截面图300所示，图像传感器集成芯片结构包括第一集成芯片层级102a、堆叠在第一集成芯片级102a上的第二集成芯片层级102b和堆叠在第二集成芯片层级102b上的第三集成芯片层级102c。在一些实施例中，第一集成芯片层级102a通过包括介电界面和金属界面(例如，相邻介电之间的界面和相邻金属之间的界面)的第一接合界面而接合到第二集成芯片层级102b。在一些实施例中，第二集成芯片层级102b通过包括介电界面和金属界面的第二接合界面而接合到第三集成芯片层级102c。

第一集成芯片层级102a包括设置在第一衬底104a上和/或内的多个逻辑器件106。第一互连结构108a设置在第一衬底104a上。

第二集成芯片层级102b包括设置在第二衬底104b上和/或内的多个像素支撑器件。多个像素支撑器件包括复位晶体管204、源极跟随器晶体管206和行选择晶体管208。第二互连结构108b设置在第二衬底104b的前侧上。在一些实施例中，附加的互连结构306设置在第二衬底104b的背侧上。附加互连结构306围绕多个附加互连件310。在这样的实施例中，第一互连结构108a沿着第一接合界面耦合到附加互连结构306。

第三集成芯片层级102c包括布置在第三衬底104c内的多个图像感测元件116和沿第三衬底104的前侧布置的多个传输栅极114。多个传输栅极114被配置为选择性地将电荷从多个图像感测元件116传输到布置在第三衬底104c内的浮置扩散区域202。

多个图像感测元件116被布置在多个像素区域118a-118b内。隔离结构302沿着多个像素区域118a-118b的相对侧布置。隔离结构302可以包括设置在由第三衬底104c的侧壁形成的一个或多个沟槽内的一种或多种介电材料。在一些实施例中，隔离结构302可以包括背侧深沟槽隔离(BS-DTI)结构，该背侧深沟槽隔离包括设置在延伸到第三衬底104c的背侧的一个或多个沟槽内的一种或多种介电材料。在一些实施例中，隔离结构302可以完全延伸穿过第三衬底104c。通过利用包括一种或多种介电材料的隔离结构302而不是注入隔离区域，可以进一步提高所公开的图像传感器集成芯片结构的全阱容量(FWC)，因为隔离结构302可以在比注入隔离区域更小的尺寸上提供高度的电隔离。

在一些实施例中，一个或多个附加隔离区域303可以设置在浮置扩散区域202上方的第三衬底104c内。在一些这样的实施例中，多个像素区域118a-118b可以分别包括通过一个或多个附加隔离区域303彼此分离的多个图像传感器区域304a-304b。多个图像传感器区域304a-304b分别包括多个传输栅极114中的一个和多个图像感测元件116中的一个。一个或多个附加隔离区域303部分地延伸穿过第三衬底104c，以便在多个图像传感器区域304a-304b中的相邻图像传感器区域之间提供电隔离，同时仍然允许浮置扩散区域202被多个图像传感器区域304a-304b中的邻近图像传感器区域共享。

第三互连结构108c设置在第三衬底104c上。多个传输栅极114通过第二互连结构108b和第三互连结构108c耦合到复位晶体管204和源极跟随器晶体管206。第三互连结构108c包括导电接触件115a、互连线115b和互连通孔115c。导电接触件115a被配置为将互连线115b耦合到多个传输栅极114和浮置扩散区域202。互连线115b可以横向延伸经过导电接触件115a和/或互连通孔115c的一个或多个最外侧壁。

多个微透镜122设置在多个像素区域118a-118b上方。在一些实施例中，多个微透镜122可以分别设置在多个图像传感器区域304a-304b中的两个上方。

图3B示出了图3A所公开的图像传感器集成芯片结构的俯视图312的一些实施例。

如俯视图312所示，多个像素区域118a-118d以行和列布置在第三衬底104c中。行在第一方向314上延伸，列在垂直于第一方向314的第二方向316上延伸。隔离结构302沿着多个像素区域118a-118d的相对侧布置。在一些实施例中，隔离结构302沿着第一方向314和第二方向316围绕多个像素区域118a-118d。在一些实施例中，隔离结构302在俯视图中连续地围绕多个像素区域118a-118d中的相应像素区域的多个侧。在一些实施例中，隔离结构302可以以闭合且不间断的环围绕多个像素区域118a-118d中的两个或更多个。

在一些实施例中，隔离结构302包括彼此面对的侧壁，以形成在多个图像传感器区域304a-304d中的相邻图像传感器区域之间延伸的第一开口318。在这样的实施例中，第三衬底104c的前侧从第一图像感测元件116a的正上方连续地延伸到第二图像感测元件116b的正上方。在一些实施例中，第一开口318的宽度319可以在大约1微米(μm)和大约10μm之间、大约2μm和大约7μm之间或其他类似值的范围内。

在一些实施例中，掺杂阱区域320设置在隔离结构302中的第一开口318内。在一些实施例中，掺杂阱区域320可以包括拾取区(例如，被配置为提供到第三衬底104c的接地连接的p+拾取区)，该拾取区在像素区域内提供电荷和溢出(overflow)路径，该溢出路径被配置为减轻像素区域的高光溢出。通过使掺杂阱区域320设置在隔离结构302中的第一开口318内，图像感测元件116a-116b的尺寸可以更大，从而进一步增加图像传感器集成芯片结构的FWC。

在一些实施例中，隔离结构302可以还包括第二开口322，该第二开口322在多个图像传感器区域304a-304d中的相邻图像传感器区域之间延伸。在一些实施例中，第二开口322位于四个相邻图像传感器区域304a-304d的拐角处。在一些实施例中，浮置扩散区域202被布置在第二开口322内。在这样的实施例中，相邻的图像传感器区域304a-304d可以共享浮置扩散区域202(例如，使得多个图像传感器区域共享单个浮置扩散区域)。通过使浮置扩散区域202设置在隔离结构302中的第二开口322内，图像感测元件116a-116b的尺寸可以更大，从而进一步增加图像传感器集成芯片结构的FWC。此外，通过在相邻的图像传感器区域304a-304d之间共享浮置扩散区域202，可以降低浮置扩散区域202的电容(例如，因为在浮置扩散区域202和周围衬底之间只有一个结(而不是多个结)对浮置扩散区域电容有贡献)，从而降低噪声并增加图像传感器集成芯片结构的增益。

图3C示出了图3A所公开的图像传感器集成芯片结构的附加俯视图324的一些实施例，示出了互连件。在一些实施例中，图3A是沿着图3C的截面线A-A’截取的。

如附加俯视图324所示，第三互连结构包括导电接触件115a、互连线115b和互连通孔115c。导电接触件115a被配置为将互连线115b耦合到多个传输栅极114和浮置扩散区域202。互连线115b可以横向延伸经过导电接触件115a和/或互连通孔115c的一个或多个最外侧壁。多个微透镜122设置在多个像素区域118a-118d上方。

图3D示出了图3A-图3C所示的图像传感器集成芯片结构的一些实施例的框图326。

图4A示出了包括水平双图像感测元件配置的所公开的图像传感器集成芯片结构的一些附加实施例的俯视图400。

如俯视图400所示，多个像素区域118a-118d以行和列布置在第三衬底104c中。多个像素区域118a-118d分别包括多个传输栅极114和多个图像感测元件116。隔离结构302布置在第三衬底104c内，并且可以以闭合且不间断的环围绕多个像素区域118a-118d中的两个或更多个。隔离结构302包括在相邻图像传感器区域304a和304b之间延伸的第一开口318。掺杂阱区域320设置在隔离结构302中的第一开口318内。在一些实施例中，隔离结构302可替代地和/或附加地包括在多个图像传感器区域304a-304d中的相邻图像传感器区域之间延伸的第二开口322。浮置扩散区域202设置在隔离结构302中的第二开口322内。

图4B示出了沿图4A的线A-A’截取的图像传感器集成芯片结构的一些实施例的截面图402。

如截面图402所示，隔离结构302包括设置在连续延伸穿过第三衬底104c的一个或多个沟槽内的一种或多种介电材料。隔离结构302包括沿着浮置扩散区域202的相对侧和掺杂阱区域320的相对侧布置的侧壁。在一些实施例中，隔离结构302的侧壁通过第三衬底104c的具有较小掺杂浓度的区域(例如，本征掺杂或未掺杂的区域)与浮置扩散区域202和掺杂阱区域320分离。

一个或多个附加隔离区域303a布置在浮置扩散区域202和掺杂阱区域320上方。一个或多个附加隔离区域303a包括设置在连续延伸穿过第三衬底104c的部分而非全部的一个或多个附加沟槽内的一种或多种介电材料。换句话说，一个或多个附加隔离区域303a具有比第三衬底104c的厚度更小的高度。

图4C示出了沿图4A的线A-A’截取的图像传感器集成芯片结构的一些替代实施例的截面图404。

如截面图404所示，一个或多个附加隔离区域303b布置在浮置扩散区域202和掺杂阱区域320之上。一个或多个附加隔离区域303b包括布置在隔离结构302的侧壁之间的第三衬底104c中的注入隔离区域。一个或多个附加隔离区域303b延伸穿过第三衬底104c的部分，但不是全部。

应当理解，使用第三互连结构将第三衬底上的传输栅极和/或浮置扩散区域连接到第二衬底上的像素支撑器件，能够在所公开的图像传感器集成芯片结构的布局中实现宽范围的设计自由度。设计自由度可以允许在不同时间和/或以不同顺序读取像素区域内的图像传感器(例如，当使用滚动快门方案时)。在不同时间和/或以不同顺序读取像素区域内的图像传感器可以修改图像传感器的性能。图5A-图7D示出了所公开的具有不同示例布局的图像传感器集成芯片结构的一些实施例。

图5A示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图500，该图像传感器集成芯片结构包括以水平双图像感测元件配置设置的图像感测元件阵列。

如俯视图500所示，所公开的图像传感器集成芯片结构包括多个像素区域118，像素区域118包括多个传输栅极114和多个图像感测元件116。多个像素区域118分别包括一对图像感测元件116a-116b(例如，光电二极管)和一对传输栅极114a-114b。多个像素区域118内的多个图像感测元件116布置成沿着第一方向314延伸的行501a-501b和沿着第二方向316延伸的列。在多个像素区域118中的相应像素区域内，一对图像感测元件116a-116b沿着第一方向314(例如，“水平”方向)彼此相邻地布置，第一方向314沿着在相邻行之前被读出的行的方向延伸。在一些实施例中，滤色器和/或微透镜122可以覆盖多个像素区域118中的相应像素区域。

多个像素区域118中的相应像素区域内的一对图像感测元件116a-116b耦合到布置在多维集成芯片器件的第二集成芯片层级102b内的像素支撑电路。像素支撑电路可以包括行解码器502、像素支撑器件112a-112b、复位驱动器504、选择驱动器506、列放大器和/或电容器508、列解码器510(例如多路复用器)、模数转换器512等。

使用多个互连件(使得能够逐行读取多个图像感测元件116)将行解码器502耦合到多个传输栅极114。例如，在第二行501b中的多个图像感测元件116之前，读取第一行501a内的多个感测元件116。使用多个互连件以使得能够逐行读取多个图像感测元件116允许在读取同一行期间读取像素区域内的这对图像感测元件。在一些实施例中，使得能够逐行读取多个图像感测元件116的多个互连件允许由掺杂阱区域320分隔的一对传输栅极一个接一个地被立即激活。

图5B示出了图5A所公开的图像传感器集成芯片结构的读取过程的一些实施例的俯视图514。如俯视图514所示，逐行读取多个图像感测元件116的阵列，在此期间，第一行501a内的多个传输栅极114在第一时间段T＝t₁(其先于在第二时间段T＝t₂期间激活第二行501b内的多个传输栅极114)期间被激活。通过逐行读取多个图像感测元件116，第一像素区域内的一对传输栅极中的两者在第一时间段T＝t₁(其先于在第二时间段T＝t₂期间激活不同的第二像素区域中的一对传输栅极中的两者)期间(例如，在行的读取期间)被激活。允许第一像素区域内的一对传输栅极中的两者在行的读取期间被激活读取导致第一像素区域中的图像感测元件的读取时间基本相同。

图6A示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图600，该图像传感器集成芯片结构包括以垂直双图像感测元件配置设置的图像感测元件阵列。

如俯视图600所示，所公开的图像传感器集成芯片结构包括多个像素区域118，多个像素区域118包括多个传输栅极114和多个图像感测元件116。多个像素区域118分别包括沿着第二方向316(例如，“垂直”方向)彼此相邻布置的一对传输栅极114a-114b和一对图像感测元件116a-116b，该第二方向316与在相邻行之前读出的行的方向垂直伸展。多个像素区域118内的多个图像感测元件116布置成沿着第一方向314延伸的行501a-501d和沿着第二方向316延伸的列。

多个像素区域118中的相应像素区域内的一对图像感测元件116耦合到布置在多维集成芯片器件的第二集成芯片层级102b内的像素支撑电路。像素支撑电路包括使用多个互连件(使得能够逐行读取图像感测元件116)耦合到多个传输栅极114的行解码器502。使用多个互连件以使得能够逐行读取图像感测元件116允许在读取第一行501a期间读取像素区域内的一对图像感测元件中的第一图像感测元件，而在读取第二行501b期间读取像素区内的一对图像感测元件中的第二图像感测元件。

图6B示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图602，该图像传感器集成芯片结构包括以垂直双图像感测元件配置布置的图像感测元件阵列。

如图6A所公开的图像传感器集成芯片结构的读取过程的一些实施例的俯视图602所示。如俯视图602中所示，逐行读取图像感测元件阵列，在此期间，第一行501a内的多个传输栅极114在第一时间段T＝t₁期间被激活，第二行501b中的多个传输栅极114在第一时间段T＝t₁之后的第二时间段T＝t₂期间被激活，第三行501c内的多个传输栅极114在第二时间段T＝t₂之后的第三时间段T＝t₃期间被激活，并且第四行501d内的多个传输栅极114在第三时间段T＝t₃之后的第四时间段T＝t₄期间被激活。通过逐行读取多个图像感测元件116，在第一时间段T＝t₁期间(例如，在读取第一行期间)激活像素区域内的一对传输栅极中的第一传输栅极，该第一时间段先于第二时间段T＝t₂期间(例如在读取第二行期间)激活像素区域中的一对传输栅极中的第二传输栅极。

图7A-图7D示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图的各种实施例，该图像传感器集成芯片结构包括以不对称双图像感测元件配置设置的图像感测元件阵列。

图7A示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图700，该图像传感器集成芯片结构包括以不对称垂直双图像感测元件配置设置的图像感测元件阵列。

如俯视图700所示，图像传感器集成芯片结构包括多个像素区域118，多个像素区域118包括多个传输栅极114和多个图像感测元件116。在一些实施例中，多个传输栅极114中的一个或多个可以包括垂直传输栅极。在多个像素区域118中的相应像素区域内，一对图像感测元件116a-116b沿着第一方向314(例如，“水平”方向)彼此相邻地布置，第一方向314平行于在相邻行之前被读出的行的方向。一对图像感测元件116a-116b沿着平行于第一方向314的第二方向316彼此横向偏移，使得该对图像感测元件116a-16b关于平分掺杂阱区域320的垂直线和水平线不对称。

使一对图像感测元件116a-116b关于平分掺杂阱区域320的垂直线和水平线不对称，允许在多个传输栅极114和/或耦合到多个传输栅极114的互连线之间有更大的空间。在传输栅极114和/或耦合到多个传输栅极114的互连线之间具有更大的空间，降低了多个传输栅极114和/或者互连线之间的寄生电容。这还提供了更大的空间来实现路由，从而提供了更大的设计自由度。

图7B示出了所公开的图像传感器集成芯片结构的一些附加实施例的俯视图702，该图像传感器集成芯片结构包括以垂直双图像感测元件配置设置的图像感测元件阵列。

如俯视图702所示，在多个像素区域118中的相应像素区域内，一对图像感测元件116a-116b沿着第一方向314(例如，“水平”方向)彼此相邻布置，该第一方向314平行于在相邻行之前被读出的行的方向。该对图像感测元件116a-116b沿着平行于第一方向314的第二方向316彼此横向偏移，使得该对图像感测元件116a-16b关于平分掺杂阱区域320的垂直线和水平线不对称。

图7C示出了所公开的图像传感器集成芯片结构的一些实施例的俯视图704，该图像传感器集成芯片结构包括以水平双图像感测元件配置设置的图像感测元件阵列。

如俯视图704所示，在多个像素区域118中的相应像素区域内，一对图像感测元件116a-116b沿着第二方向316(例如，“垂直”方向)彼此相邻布置，该第二方向316与在相邻行之前被读出的行的方向垂直伸展。该对图像感测元件116a-116b沿着第一方向314彼此横向偏移，该第一方向314平行于被读出的行的方向。

图7D示出了所公开的图像传感器集成芯片结构的一些附加实施例的俯视图706，该图像传感器集成芯片结构包括以垂直双图像感测元件配置设置的图像感测元件阵列。

如俯视图706所示，在多个像素区域118中的相应像素区域内，一对图像感测元件116a-116b沿着第二方向316(例如，“垂直”方向)彼此相邻布置，该第二方向316与在相邻行之前被读出的行的方向垂直伸展。该对图像感测元件116a-116b沿着第一方向314彼此横向偏移，该第一方向314平行于被读出的行的方向。

图8A示出了所公开的图像传感器集成芯片结构的一些附加实施例的截面图800，该图像传感器集成芯片结构包括以垂直双图像感测元件配置设置的图像感测元件阵列。

如截面图800所示，阵列包括多个图像感测元件116，多个图像感测元件116设置在多个像素区域118的多个图像传感器区域304a-304b内。隔离结构302以闭合路径围绕多个像素区域118中的相应像素区域。在多个像素区域118中的相应像素区域内，多个图像感测元件116沿着第二方向316(例如，“垂直”方向)彼此相邻地布置，该第二方向316与在相邻行之前被读出的行的方向垂直伸展。在多个图像传感器区域304a-304b中的相应图像传感器区域内，传输栅极114被配置为选择性地控制电荷载流子从图像感测元件116到浮置扩散区域202的流动。隔离结构302直接位于多个像素区域118中的相邻像素区域内的浮置扩散区域202之间。

第三互连结构108c设置在第三衬底104c上。第三互连结构108c被配置为将多个像素区域118中的相邻像素区域内的浮置扩散区域202耦合在一起，并通过第三互连结构108c耦合到单独衬底上的复位晶体管和源极跟随器晶体管。

图8B示出了所公开的图像传感器集成芯片结构的一些附加实施例的截面图802，该图像传感器集成芯片结构包括以垂直双图像感测元件配置设置的图像感测元件阵列。

如截面图802所示，在多个像素区域118中的相应像素区域内，多个图像感测元件116沿着第一方向314(例如，“水平”方向)彼此相邻布置，该第一方向314平行于在相邻行之前被读出的行的方向。

图8C示出了图8A或图8B所示的图像传感器集成芯片结构的一些实施例的框图804。

图9示出了包括所公开的图像传感器集成芯片结构的相机系统900的一些附加实施例。

相机系统900包括设置在相机外壳904内的图像传感器集成芯片结构902。图像传感器集成芯片结构902包括多维集成芯片结构(例如，如图1-图8B所示)。多维集成芯片结构包括：具有布置在包括两个或更多个像素的像素区域中的多个传输栅极和多个图像感测元件的衬底，以及具有多个像素支撑晶体管的衬底。多个像素支撑晶体管通过互连结构电耦合到多个图像感测元件。

模块透镜906沿着相机外壳904的顶部布置。模块透镜906被配置为接收来自物体910的入射辐射908(例如，可见光、红外辐射、近红外辐射(NIR)等)，并将入射辐射908聚焦到图像传感器集成芯片结构902上。

在一些实施例中，聚焦元件912可以设置在相机外壳904内。聚焦元件912可以被配置为基于从图像传感器集成芯片结构902接收的信号S_F来调整模块透镜906的焦点。在一些实施例中，聚焦元件912可以包括致动器，该致动器被配置为响应于从图像传感器集成芯片结构902接收的信号S_F来改变模块透镜906的位置和/或图像传感器集成芯片结构902的位置。

应当理解，所公开的图像传感器集成芯片结构在相机系统900内的集成并非旨在限制，而是所公开的集成图像传感器可以在广泛的不同器件和/或应用中实施。例如，在各种实施例中，所公开的图像传感器集成芯片结构可以集成在智能手机应用、汽车应用、NIR应用、具有全局快门方案的应用等中。

图10-图32示出了对应于形成包括分离的集成芯片层级的集成芯片结构的方法的一些实施例的截面图1000-3200，该分离的集成芯片层级包括图像感测元件和像素支撑器件。尽管图10-图32是关于一种方法描述的，但应该理解，该方法中公开的结构不限于该方法，而是可以作为独立于该方法的结构单独存在。

如图10的截面图1000所示，提供第一衬底104a。在各种实施例中，第一衬底104a可以是任何类型的半导体本体(例如，硅、SiGe等)，例如半导体晶圆和/或晶圆上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。

如图11的截面图1100所示，多个逻辑器件106形成在第一衬底104a上和/或内部。在一些实施例中，多个逻辑器件106可以包括通过在第一衬底104a上沉积栅极电介质膜和栅电极膜而形成的晶体管。栅极电介质膜和栅电极膜随后被图案化以形成栅极电介质和栅电极。随后可以注入第一衬底104a，以在第一衬底104b内和栅电极的相对侧上形成源极/漏极区。

如图12的截面图1200所示，第一互连结构108a形成在第一衬底104a的第一侧(例如，前侧)上。第一互连结构108a包括形成在包括一个或多个ILD层的第一ILD结构109a内的第一多个互连件110a。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺和/或双镶嵌工艺)来形成第一互连结构108a。例如，镶嵌工艺通过以下步骤来执行：在第一衬底104a的第一侧上形成ILD层、蚀刻ILD层以形成通孔和/或沟槽并用导电材料填充通孔和(或)沟槽、以及执行平坦化工艺(例如化学机械平坦化工艺)以从ILD层上方去除过量的导电材料。在一些实施例中，ILD层可以通过沉积技术(例如PVD、CVD、PE-CVD、ALD等)沉积，并且导电材料可以使用沉积工艺和/或镀覆工艺(例如电镀、无电镀覆等)形成。在各种实施例中，导电材料可以包括钨、铜、铝等。

如图13的截面图1300所示，提供第二衬底104b。在各种实施例中，第二衬底104b可以是任何类型的半导体本体(例如，硅、SiGe等)，例如半导体晶圆和/或晶圆上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。

如图14的截面图1400所示，在第二衬底104b的第二侧(例如，背侧)上形成附加互连结构306。附加互连结构306包括形成在附加ILD结构308内的多个附加互连件310。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺和/或双镶嵌工艺)来形成附加互连结构306。

如图15的截面图1500所示，将第二衬底104b接合到第一衬底104a。在一些实施例中，第二衬底104b可以接合到第一衬底104a，使得第一互连结构108a和附加互连结构306在第一衬底104b和第二衬底104之间。在各种实施例中，可以通过形成包括介电界面和金属界面的接合界面的接合工艺而将第二衬底104b接合到第一衬底104a。

如图16的截面图1600所示，减小第二衬底104b的厚度。在一些实施例中，可以通过以下步骤来减小第二衬底104b的厚度：对第二衬底104b执行第一研磨工艺，以将第二衬底104b的厚度从第一厚度1602减小到小于第一厚度1602的第二厚度1604。在一些实施例中，第一厚度1602可以在介于约595μm与约950μm之间、介于约700μm与800μm之间的第一范围内，或者其他合适的值。在一些实施例中，第二厚度1604可以在介于约50μm与约250μm之间、介于约100μm与约200μm之间的第二范围内，或者其他合适的值。

如图17的截面图1700所示，形成多个衬底贯通孔(TSV)113以延伸穿过第二衬底104b。通过以下步骤来形成多个TSV 113：执行第一蚀刻工艺以选择性地蚀刻穿过第二衬底104b和/或附加互连结构306，以形成一个或多个TSV开口。电介质形成在第二衬底104b的侧壁上以及在一个或多个TSV开口内。可以执行第二蚀刻工艺以暴露附加互连件310中的一个或多个。随后在TSV开口内形成导电材料，随后进行平坦化工艺(例如CMP工艺)。

如图18的截面图1800所示，多个像素支撑器件112形成在第二衬底104b上和/或内。在一些实施例中，多个像素支撑器件112可以包括复位晶体管204、源极跟随器晶体管206和/或行选择晶体管208。在一些实施例中，可以通过在第二衬底104b上沉积栅极电介质膜和栅电极膜来形成多个像素支撑器件112。栅极电介质膜和栅电极膜随后被图案化以形成栅极电介质和栅电极。第二衬底104b可以随后被注入，以在第二衬底104b内且在栅电极的相对侧上形成源极/漏极区。

如图19的截面图1900所示，第二互连结构108b形成在第二衬底104b的第一侧(例如，前侧)上。第二互连结构108b包括形成在包括一个或多个ILD层的第二ILD结构109b内的第二多个互连件110b。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺和/或双镶嵌工艺)来形成第二互连结构108b。

如图20的截面图2000所示，对第一衬底104a和第二衬底104b进行第一边缘修剪切削。第一边缘修剪切削去除第一衬底104a和第二衬底104b的围绕第一衬底104a和第二衬底104b的中心部分2006的外围部分2004。在一些实施例中，第一边缘修剪切削在第一衬底104a内形成凹陷的上表面2008。在一些实施例中，可以通过使第一刀片2002沿着闭环与第二衬底104b接触来执行第一边缘修剪切削。第一刀片2002具有接合到具有圆形截面的芯上的研磨元件(例如金刚石颗粒)。当研磨元件与第二衬底104b接触时，芯被配置为围绕第一轴线旋转。

如图21的截面图2100所示，多个图像感测元件116形成在第三衬底104c内的多个像素区域118a-118d内。在一些实施例中，多个图像感测元件116可以包括通过将一种或多种掺杂剂物质注入第三衬底104c的第一侧(例如，前侧)而形成的光电二极管。例如，可以通过以下步骤来形成多个图像感测元件116：选择性地执行第一注入工艺(例如，根据第一掩模层)以形成具有第一掺杂类型(例如，n型)的第一区域，以及随后执行第二注入工艺以形成邻接第一区域且具有不同于第一掺杂类型的第二掺杂类型(例如，p型)的第二区域。

在一些实施例中，还可以在第三衬底104c内形成浮置扩散区域202。可以通过根据第二掩模层将一种或多种掺杂剂选择性地注入到第三衬底104c中来形成浮置扩散区域202。在一些实施例中，可以使用第一或第二注入工艺中的一个来形成浮置扩散区域202。

如图22的截面图2200所示，多个传输栅极114沿着第三衬底104c的第一侧形成，并位于多个像素区域118a-118d内。在一些实施例中，可以通过在第三衬底104c的第一侧上沉积栅极电介质膜和栅电极膜来形成多个传输栅极114。栅极电介质膜和栅电极膜随后被图案化以形成栅极电介质层和栅电极。侧壁间隔件可以形成在栅电极的外侧壁上。在一些实施例中，可以通过以下步骤来形成侧壁间隔件：在第三衬底104c的第一侧上沉积间隔件层(例如氮化物、氧化物等)，并选择性地蚀刻间隔件层以形成侧壁间隔件层。

如图23的截面图2300所示，第三互连结构108c形成在第三衬底104c的第一侧上。第三互连结构108c包括形成在包括一个或多个ILD层的第三ILD结构109c内的第三多个互连件110c。第三多个互连件110c包括导电接触件115a、互连导线115b和/或互连通孔115c。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺和/或双镶嵌工艺)来形成第三互连结构108c。

如图24的截面图2400所示，减小第三衬底104c的厚度。在一些实施例中，可以通过对第三衬底104c执行第二研磨工艺以将第三衬底104的厚度从第一厚度2402减小到小于第一厚度2402的第二厚度2404来减小第三衬底104c的厚度。使第三衬底104c变薄允许辐射更容易地传递到多个图像感测元件116。在各种实施例中，可以通过蚀刻和/或机械研磨第三衬底104c的第二侧来减薄第三衬底104c。

如图25的截面图2500所示，一个或多个沟槽2502形成在第三衬底104c的第二侧(例如，背侧)内。一个或多个沟槽2502沿着多个像素区域118a-118d的相对侧从第三衬底104c的第二侧垂直延伸到第三衬底104内。在一些实施例中，可以通过用第一蚀刻工艺选择性地蚀刻第三衬底104c的第二侧来形成一个或多个沟槽2502。在一些实施例中，可以通过根据第三掩模层将第三衬底104c的第二侧暴露于一种或多种第三蚀刻剂来选择性地蚀刻第三衬底104c的第二侧。在一些实施例中，第三掩模层可以包括光刻胶、硬掩模等。在一些实施例中，一种或多种第三蚀刻剂可以包括干蚀刻剂。在一些实施例中，干蚀刻剂可以具有蚀刻化学物质，该蚀刻化学物质包括氧(O₂)、氮(N₂)、氢(H₂)、氩(Ar)和/或氟物质(例如CF₄、CHF₃、C₄F₈等)中的一种或多种。

在一些附加实施例中，可以通过用第二蚀刻工艺选择性地蚀刻第三衬底104c的第二侧来形成一个或多个附加沟槽2504。在一些实施例中，可以通过根据第四掩模层将第三衬底104c的第二侧暴露于一种或多种第四蚀刻剂来选择性地蚀刻第三衬底104的第二侧。一个或多个附加沟槽2504可以延伸到第三衬底104c中比一个或多个沟槽2502更小的深度。在其他附加实施例(未示出)中，可以执行隔离注入工艺以在第三衬底104c内形成隔离注入区。

如图26的截面图2600所示，在沟槽2502内形成一种或多种介电材料，以在多个像素区域118a-118d的相对侧上形成隔离结构302。在一些实施例中，所述一种或多种介电材料可形成为对第三衬底104c限定的一个或多个沟槽2502的内表面进行衬垫，并进一步覆盖第三衬底104的第二侧。在一些这样的实施例中，在形成一种或多种介电材料之后，可以执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)以从第三衬底104c的第二侧去除一种或多种介电材料。在一些实施例中，可以通过气相沉积工艺(例如，化学气相沉积(CVD)工艺、等离子体增强CVD工艺等)来形成一种或多种介电材料。在其他实施例中，一种或多种介电材料可以通过原子层沉积(ALD)工艺形成。一种或多种介电材料也可以形成在一个或多个附加沟槽2504内，以形成一个或多个附加隔离区域303。

如图27的截面图2700所示，第二衬底104b接合到第三衬底104c。在各种实施例中，可以通过形成包括介电界面和金属界面的接合界面的接合工艺而将第二衬底104b接合到第三衬底104c。

如图28的截面图2800所示，对第三衬底104c的外围部分2804进行第二边缘修剪切削，该外围部分2804围绕第三衬底104c的中心部分2806。第二边缘修剪切削去除第三衬底104c的外围部分2804。在一些实施例中，可以通过使第二刀片2802沿着闭环与第三衬底104c接触来执行第二边缘修剪切削。

如图29的截面图2900所示，半导体结构被单体化以形成多个集成芯片管芯2902-2904。在一些实施例中，可以通过将半导体结构安装到切割带2906的粘性表面上的切割工艺来对半导体结构进行单体化。然后，晶圆锯切以沿着划线2908切割晶圆，以将晶圆分离成多个集成芯片管芯2902-2904。

如图30的截面图3000所示，从切割带(图29的2906)的片段上移除多个集成芯片管芯(图29中的2902-2904)中的集成芯片管芯。

如图31的截面图3100所示，在第三衬底104c上方形成多个滤色器120。在一些实施例中，通过在第三衬底104c上沉积(例如，经由CVD、PVD、ALD、溅镀、旋涂工艺等)滤光材料来形成多个滤色器120。滤光材料是允许具有特定波长范围的辐射(例如，光)透射，同时阻挡特定范围之外的波长的光的材料。随后，在一些实施例中，可以对多个滤色器120执行平坦化工艺(例如，CMP)，以平坦化多个滤色器120的上表面。

如图32的截面图3200所示，在多个滤色器120上方形成多个微透镜122。在一些实施例中，可以通过在多个滤色器120上沉积微透镜材料(例如，通过CVD、PVD、ALD、溅镀、旋涂工艺等)来形成多个微透镜122。在微透镜材料上方图案化具有弯曲上表面的微透镜模板(未示出)。在一些实施例中，微透镜模板可以包括光刻胶材料，该光刻胶材料使用分布式曝光光剂量进行曝光(例如，对于负光刻胶，在曲率的底部处曝光较多的光而在曲率的顶部处曝光较少的光)、显影和烘焙以形成圆形。然后通过根据微透镜模板选择性地蚀刻微透镜材料来形成多个微透镜122。

图33示出了形成集成芯片结构的方法的一些实施例的流程图，该集成芯片结构包括单独的集成芯片层级，集成芯片层级包括图像感测元件和像素支撑器件。

尽管方法3300在本文中被示出和描述为一系列行为或事件，但应理解的是，所示的此类行为或事件的顺序不应被解释为限制性的。例如，一些行为可以以不同的顺序和/或与除本文所示和/或描述的行为或事件之外的其他行为或事件同时发生。此外，并非所有所示的动作都可能被要求来实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中进行。

在动作3302处，在第一衬底的前侧上形成一个或多个逻辑器件。图11示出了与动作3302相对应的一些实施例的截面图1100。

在动作3304处，在第一衬底的前侧上形成第一互连结构。图12示出了与动作3304相对应的一些实施例的截面图1200。

在动作3306处，在第二衬底的背侧上形成附加的互连结构。图14示出了与动作3306相对应的一些实施例的截面图1400。

在动作3308处，将第一衬底的前侧接合到第二衬底的背侧。图15示出了与动作3308相对应的一些实施例的截面图1500。

在动作3310处，形成衬底贯通孔(TSV)以延伸穿过第二衬底。图17示出了与动作3310相对应的一些实施例的截面图1700。

在动作3312处，在第二衬底的前侧上形成多个像素支撑器件。图18示出了与动作3312相对应的一些实施例的截面图1800。

在动作3314处，在第二衬底的前侧上形成第二互连结构。图19示出了与动作3314相对应的一些实施例的截面图1900。

在动作3316处，在第三衬底内形成多个图像感测元件。图21示出了与动作3316相对应的一些实施例的截面图2100。

在动作3318处，在第三衬底的前侧上形成传输栅极。图22示出了与动作3318相对应的一些实施例的截面图2200。

在动作3320处，在第三衬底的前侧上形成第三互连结构。第三互连结构包括互连线和互连通孔。图23示出了与动作3320相对应的一些实施例的截面图2300。

在动作3322处，沿着第三衬底的背侧形成隔离结构。图25-图26示出了与动作3318相对应的一些实施例的截面图2500-2600。

在动作3324处，将第三衬底的前侧接合到第二衬底的前侧。图27示出了与动作3324相对应的一些实施例的截面图2700。

在动作3326处，在第三衬底的背侧上形成滤色器。图31示出了与动作3326相对应的一些实施例的截面图3100。

在动作3328处，在滤色器上形成微透镜。图32示出了与动作3328相对应的一些实施例的截面图3200。

因此，本公开涉及一种图像传感器集成芯片结构，其具有设置在与像素支撑晶体管(例如，复位晶体管、源极跟随器晶体管、行选择晶体管等)不同的衬底上的图像感测元件(例如，光电二极管)。

在一些实施例中，本公开涉及一种图像传感器集成芯片结构。图像传感器集成芯片结构包括一个或多个逻辑器件，一个或多个逻辑器件设置在第一衬底内并耦合到第一衬底上的第一互连结构；多个像素支撑器件，沿着第二衬底的第一侧设置并耦合到第二衬底上的第二互连结构，第一衬底接合到二衬底；多个图像感测元件，在第三衬底内设置在像素区域中，像素区域分别包括多个图像感测元件中的两个或多个；多个传输栅极，设置在第三衬底的第一侧上；以及第三互连结构，设置在第三衬底的第一侧上，并且包括限制在第二衬底的第一侧与第三衬底的第一侧之间的互连线和互连通孔。在一些实施例中，第二互连结构沿着包括一个或多个金属界面和一个或多个介电界面的界面接合到第三互连结构。在一些实施例中，图像传感器集成芯片结构还包括：隔离结构，包括设置在第三衬底中的沟槽内的介电材料，隔离结构围绕像素区域并横向分离相邻的图像传感器区域，相邻的图像传感器区域分别包括多个传输栅极中的传输栅极和多个图像感测元件中的图像感测元件；以及一个或多个浮置扩散区域，设置在第三衬底内并可操作地耦合到相邻的图像传感器区域内的传输栅极。在一些实施例中，第三互连结构被配置为通过第二互连结构将一个或多个浮置扩散区域连接到多个像素支撑器件。在一些实施例中，隔离结构在截面视角下垂直延伸穿过第三衬底；并且，隔离结构在俯视视角下连续地围绕包裹多个图像感测元件中的相应图像感测元件的多侧。在一些实施例中，第三衬底的第一侧包括一表面，表面从多个图像感测元件中的第一图像感测元件上方穿过隔离结构中的开口连续地延伸到多个图像感测元件中的第二图像感测元件上方。在一些实施例中，图像传感器集成芯片结构还包括：第一掺杂阱区域，布置在开口内。在一些实施例中，一个或多个浮置扩散区域是位于相邻的图像传感器区域之间共享的单个的浮置扩散区域。在一些实施例中，图像传感器集成芯片结构还包括：一个或多个附加隔离区域，设置在一个或多个浮置扩散区域下方的第三衬底内，其中，一个或多个附加隔离区域具有小于第三衬底的厚度的高度。在一些实施例中，第三互连结构包括接触第一互连通孔的第一互连线，第一互连线横向延伸经过第一互连通孔的一个或多个最外侧壁。

在其他实施例中，本公开涉及一种图像传感器集成芯片结构。图像传感器集成芯片结构包括：一个或多个晶体管器件，设置在第一衬底上并耦合到第一互连结构，第一互连结构包括位于第一层间介电(ILD)结构内的第一互连件；附加晶体管，设置在第二衬底上并耦合到第二互连结构，第二互连结构包括设置在第二ILD结构内的第二互连件；隔离结构，设置在第三衬底内并围绕包裹包括多个图像传感器区域的像素区域，多个图像传感器区域分别包括图像感测元件和传输栅极；第三互连结构，设置在第三衬底上并且包括设置在第三ILD结构内的第三互连件；以及其中，第二衬底沿着接合界面接合到第三衬底，接合界面包括位于第二内连线与第三互连件之间的一个或多个界面以及位于第二ILD结构与三ILD结构之间的一个或多个界面。在一些实施例中，图像传感器集成芯片结构还包括：浮置扩散区域，电耦合到多个图像传感器区域内的传输栅极，第三互连件电耦合到浮置扩散区域；并且其中，隔离结构在多个图像传感器区域中的相邻的图像传感器区域之间延伸并且包括彼此面对的侧壁，以形成在图像传感器区域的相邻的图像传感器区域之间延伸的开口，浮置扩散区域布置在形成开口的侧壁之间。在一些实施例中，多个图像传感器区域布置成阵列，阵列具有在第一方向上延伸的行和在垂直于第一方向的第二方向上延伸的列，隔离结构将行中和列中的多个图像传感器区域中的相邻的图像传感器区域分隔开。在一些实施例中，图像传感器集成芯片结构还包括：浮置扩散区域，电耦合到多个图像传感器区域内的传输栅极，第三互连件电耦合到浮置扩散区域；并且其中，开口延伸穿过隔离结构，开口位于多个图像传感器区域中的四个图像传感器区域的拐角处，并且浮置扩散区域位于开口内。在一些实施例中，图像传感器集成芯片结构还包括：行选择晶体管，设置在第二衬底上；以及源极跟随器晶体管，设置在第二衬底上，其中，第二互连结构将复位晶体管电耦合到行选择晶体管和源极跟随器晶体管。

在其他实施例中，本公开涉及一种形成图像传感器集成芯片结构的方法。该方法包括：将第一衬底的第一侧接合到第二衬底的第二侧，使得第一互连结构位于第一衬底与第二衬底之间；在第二衬底的背离第一衬底的第一侧上形成多个像素支撑器件；在第二衬底的第一侧上形成第二互连结构；在第三衬底中形成多个图像感测元件；在第三衬底的第一侧上形成传输栅极；在第三衬底的第一侧上形成包括互连线和互连通孔的第三互连结构；以及将第三衬底的第一侧接合到第二衬底的第一侧。在一些实施例中，该方法还包括：形成延伸穿过第二衬底的衬底贯通孔(TSV)，TSV被配置为将第一互连结构电耦合到第二互连结构。在一些实施例中，该方法还包括：形成隔离结构以垂直地延伸完全穿过第三衬底，其中，隔离结构被配置为横向地位于多个图像感测元件中的相邻的图像感测元件之间。在一些实施例中，第三衬底的第一侧包括一表面，表面从多个图像感测元件中的第一图像感测元件上方穿过所述隔离结构中的开口连续地延伸到多个图像感测元件中的第二图像感测元件上方。在一些实施例中，该方法还包括：形成沿着第三衬底的第一侧布置并且位于开口内的第一掺杂阱区域。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种图像传感器集成芯片结构，包括：

一个或多个逻辑器件，设置在第一衬底内并耦合到所述第一衬底上的第一互连结构；

多个像素支撑器件，沿着第二衬底的第一侧设置并耦合到所述第二衬底上的第二互连结构，所述第一衬底接合到所述二衬底；

多个图像感测元件，在第三衬底内设置在像素区域中，所述像素区域分别包括所述多个图像感测元件中的两个或多个；

多个传输栅极，设置在所述第三衬底的第一侧上；以及

第三互连结构，设置在所述第三衬底的所述第一侧上，并且包括限制在所述第二衬底的所述第一侧与所述第三衬底的所述第一侧之间的互连线和互连通孔。

2.根据权利要求1所述的图像传感器集成芯片结构，其中，所述第二互连结构沿着包括一个或多个金属界面和一个或多个介电界面的界面而接合到所述第三互连结构。

3.根据权利要求1所述的图像传感器集成芯片结构，还包括：

隔离结构，包括设置在所述第三衬底中的沟槽内的介电材料，所述隔离结构围绕所述像素区域并横向分离相邻的图像传感器区域，相邻的所述图像传感器区域分别包括所述多个传输栅极中的传输栅极和所述多个图像感测元件中的图像感测元件；以及

一个或多个浮置扩散区域，设置在所述第三衬底内且可操作地耦合到相邻的所述图像传感器区域内的所述传输栅极。

4.根据权利要求3所述的图像传感器集成芯片结构，其中，所述第三互连结构被配置为通过所述第二互连结构将所述一个或多个浮置扩散区域连接到所述多个像素支撑器件。

5.一种图像传感器集成芯片结构，包括：

一个或多个晶体管器件，设置在第一衬底上并耦合到第一互连结构，所述第一互连结构包括位于第一层间介电结构内的第一互连件；

附加晶体管，设置在第二衬底上并耦合到第二互连结构，所述第二互连结构包括设置在第二层间介电结构内的第二互连件；

隔离结构，设置在第三衬底内并围绕包裹包括多个图像传感器区域的像素区域，所述多个图像传感器区域分别包括图像感测元件和传输栅极；

第三互连结构，设置在所述第三衬底上并且包括设置在第三层间介电结构内的第三互连件；以及

其中，所述第二衬底沿着接合界面接合到所述第三衬底，所述接合界面包括位于所述第二内连线与所述第三互连件之间的一个或多个界面以及位于所述第二层间介电结构与所述三层间介电结构之间的一个或多个界面。

6.根据权利要求5所述的图像传感器集成芯片结构，还包括：

浮置扩散区域，电耦合到所述多个图像传感器区域内的所述传输栅极，所述第三互连件电耦合到所述浮置扩散区域；并且

其中，所述隔离结构在所述多个图像传感器区域中的相邻的图像传感器区域之间延伸并且包括彼此面对的侧壁，以形成在所述图像传感器区域中的相邻的图像传感器区域之间延伸的开口，所述浮置扩散区域布置在形成所述开口的所述侧壁之间。

7.根据权利要求5所述的图像传感器集成芯片结构，还包括：

浮置扩散区域，电耦合到所述多个图像传感器区域内的所述传输栅极，所述第三互连件电耦合到所述浮置扩散区域；并且

其中，开口延伸穿过所述隔离结构，所述开口位于所述多个图像传感器区域中的四个图像传感器区域的拐角处，并且所述浮置扩散区域位于所述开口内。

8.一种形成图像传感器集成芯片结构的方法，包括：

将第一衬底的第一侧接合到第二衬底的第二侧，使得第一互连结构位于所述第一衬底与所述第二衬底之间；

在所述第二衬底的背离所述第一衬底的第一侧上形成多个像素支撑器件；

在所述第二衬底的所述第一侧上形成第二互连结构；

在第三衬底中形成多个图像感测元件；

在所述第三衬底的第一侧上形成传输栅极；

在所述第三衬底的所述第一侧上形成包括互连线和互连通孔的第三互连结构；以及

将所述第三衬底的所述第一侧接合到所述第二衬底的所述第一侧。

9.根据权利要求8所述的方法，还包括：

形成延伸穿过所述第二衬底的衬底贯通孔，所述衬底贯通孔被配置为将所述第一互连结构电耦合到所述第二互连结构。

10.根据权利要求8所述的方法，还包括：

形成隔离结构以垂直地延伸完全穿过所述第三衬底，其中，所述隔离结构被配置为横向地位于所述多个图像感测元件中的相邻的图像感测元件之间。