JPH0257346B2 - - Google Patents
Info
- Publication number
- JPH0257346B2 JPH0257346B2 JP60184954A JP18495485A JPH0257346B2 JP H0257346 B2 JPH0257346 B2 JP H0257346B2 JP 60184954 A JP60184954 A JP 60184954A JP 18495485 A JP18495485 A JP 18495485A JP H0257346 B2 JPH0257346 B2 JP H0257346B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- oxidation
- oxide film
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010936 titanium Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にフ
イールド酸化膜の形成に改良を施したMOS型ト
ランジスタの製造方法に関する。
イールド酸化膜の形成に改良を施したMOS型ト
ランジスタの製造方法に関する。
従来、MOS型トランジスタは、例えば第２図
ａ〜ｃに示すように形成されている。
ａ〜ｃに示すように形成されている。
まず、Ｐ型のシリコン基板１上にシリコン窒化
膜２を形成する（第２図ａ図示）。つづいて、前
記窒化膜２の全面にフオトレジスト膜を塗布した
後、ガラスマスクを用いてフイールド酸化膜形成
予定部上のフオトレジスト膜の露光現像を行い、
レジストパターン３を形成する。次いで、このレ
ジストパターン３をマスクとして前記窒化膜２を
選択的にエツチング除去する（第２図ｂ図示）。
この後、前記レジストパターン３を剥離した後、
前記シリコン窒化膜２マスクとしてフイールド酸
化を行いフイールド酸化膜４を形成した。更に、
このフイールド酸化膜４で囲まれた素子領域上に
ゲート酸化膜５を介してゲート電極６を形成し
た。しかる後、前記ゲート電極６をマスクとして
前記素子領域にｎ型不純物を導入し、N+型のソ
ース・ドレイン領域７，８を形成する。以下、全
面に、層間絶縁膜９を形成した後、前記ソース・
ドレイン領域７，８上の層間絶縁膜９を選択的に
開孔しコンタクトホール１０を形成し、更にこの
コンタクトホールド１０にAl配線１１を形成し
Ｎチヤネル型のMOSトランジスタを製造する
（第２図ｃ図示）。
膜２を形成する（第２図ａ図示）。つづいて、前
記窒化膜２の全面にフオトレジスト膜を塗布した
後、ガラスマスクを用いてフイールド酸化膜形成
予定部上のフオトレジスト膜の露光現像を行い、
レジストパターン３を形成する。次いで、このレ
ジストパターン３をマスクとして前記窒化膜２を
選択的にエツチング除去する（第２図ｂ図示）。
この後、前記レジストパターン３を剥離した後、
前記シリコン窒化膜２マスクとしてフイールド酸
化を行いフイールド酸化膜４を形成した。更に、
このフイールド酸化膜４で囲まれた素子領域上に
ゲート酸化膜５を介してゲート電極６を形成し
た。しかる後、前記ゲート電極６をマスクとして
前記素子領域にｎ型不純物を導入し、N+型のソ
ース・ドレイン領域７，８を形成する。以下、全
面に、層間絶縁膜９を形成した後、前記ソース・
ドレイン領域７，８上の層間絶縁膜９を選択的に
開孔しコンタクトホール１０を形成し、更にこの
コンタクトホールド１０にAl配線１１を形成し
Ｎチヤネル型のMOSトランジスタを製造する
（第２図ｃ図示）。
しかしながら、従来技術によれば、Ｐ型のシリ
コン基板１上にシリコン窒化膜２を形成し、レジ
ストパターン３を用いてこの窒化膜２をパターニ
ングした後、該窒化膜２をマスクしてフイールド
酸化を行うことによりフイールド酸化膜４が形成
される。従つて、前記フイールド酸化膜４の幅
は、パターニングされたシリコン窒化膜２の幅で
決まつており、任意にフイールド酸化膜４の幅を
変えることができない。即ち、フイールド酸化膜
４の幅は、フオトレジスト膜をパターニングする
際の写真蝕刻技術の限界により制限される。その
結果、微細なフイールド酸化膜が形成される。
コン基板１上にシリコン窒化膜２を形成し、レジ
ストパターン３を用いてこの窒化膜２をパターニ
ングした後、該窒化膜２をマスクしてフイールド
酸化を行うことによりフイールド酸化膜４が形成
される。従つて、前記フイールド酸化膜４の幅
は、パターニングされたシリコン窒化膜２の幅で
決まつており、任意にフイールド酸化膜４の幅を
変えることができない。即ち、フイールド酸化膜
４の幅は、フオトレジスト膜をパターニングする
際の写真蝕刻技術の限界により制限される。その
結果、微細なフイールド酸化膜が形成される。
本発明は上記事情に鑑みてなされたもので、フ
イールド酸化膜の幅を任意に決められ、もつて微
細なフイールド酸化膜を形成できる半導体装置の
製造方法を提供することを目的とする。
イールド酸化膜の幅を任意に決められ、もつて微
細なフイールド酸化膜を形成できる半導体装置の
製造方法を提供することを目的とする。
本発明は、半導体基板上に耐酸化性膜、半導体
膜を順次形成する工程と、前記半導体膜を素子形
成領域のみに残存するようにパターニングする工
程と、全面に高融点金属層を被着する工程と、熱
処理を施してパターニングされた半導体膜の周囲
に高融点金属膜をシリサイド化しシリサイド膜を
形成する工程と、未反応のシリサイド膜をマスク
として前記耐酸化性膜を除去する工程と、前記フ
イールド酸化膜及び残存半導体膜を除去した後、
フイールド酸化を行う工程とを具備することを特
徴とし、もつてフイールド酸化膜の微細化を図つ
たことを骨子とする。
膜を順次形成する工程と、前記半導体膜を素子形
成領域のみに残存するようにパターニングする工
程と、全面に高融点金属層を被着する工程と、熱
処理を施してパターニングされた半導体膜の周囲
に高融点金属膜をシリサイド化しシリサイド膜を
形成する工程と、未反応のシリサイド膜をマスク
として前記耐酸化性膜を除去する工程と、前記フ
イールド酸化膜及び残存半導体膜を除去した後、
フイールド酸化を行う工程とを具備することを特
徴とし、もつてフイールド酸化膜の微細化を図つ
たことを骨子とする。
以下、本発明の一実施例を第１図ａ〜ｆを参照
して説明する。
して説明する。
(1) まず、例えばＰ型のシリコン単結晶基板２１
上に、シリコン酸化膜２２を介して耐酸化性膜
としてのシリコン窒化膜２３、半導体膜として
の多結晶シリコン膜２４を順次形成した（第１
図ａ図示）。つづいて、全面にフオトレジスト
膜を塗布した後、素子領域となる部分のフオト
レジスト膜をガラスマスクを用いてリソグラフ
イーを行つて除去し、レジストパターン（図示
せず）を形成した。次いで、このレジストパタ
ーンをマスクとして前記多結晶シリコン膜２４
を反応性イオンエツチングによりエツチング
し、多結晶シリコンパターン２５を形成した。
更に、前記レジストパターンを剥離した後、全
面に高融点金属膜例えばTi（チタン）膜２６を
被着した（第１図ｂ図示）。しかる後、前記Ti
膜２６の表面を熱処理した。その結果、前記多
結晶シリコンパターン２５の周囲のTi膜２６
はシリサイド化してシリサイド膜２７となり、
その他のTi膜２６はその反応せず残存した
（第１図ｃ図示）。
上に、シリコン酸化膜２２を介して耐酸化性膜
としてのシリコン窒化膜２３、半導体膜として
の多結晶シリコン膜２４を順次形成した（第１
図ａ図示）。つづいて、全面にフオトレジスト
膜を塗布した後、素子領域となる部分のフオト
レジスト膜をガラスマスクを用いてリソグラフ
イーを行つて除去し、レジストパターン（図示
せず）を形成した。次いで、このレジストパタ
ーンをマスクとして前記多結晶シリコン膜２４
を反応性イオンエツチングによりエツチング
し、多結晶シリコンパターン２５を形成した。
更に、前記レジストパターンを剥離した後、全
面に高融点金属膜例えばTi（チタン）膜２６を
被着した（第１図ｂ図示）。しかる後、前記Ti
膜２６の表面を熱処理した。その結果、前記多
結晶シリコンパターン２５の周囲のTi膜２６
はシリサイド化してシリサイド膜２７となり、
その他のTi膜２６はその反応せず残存した
（第１図ｃ図示）。
(2) 次に、反応しない前記Ti膜２６をエツチン
グした後、シリサイド膜２７をマスクとして前
記シリコン窒化膜２３を選択的にエツチング除
去した（第１図ｄ図示））。つづいて、前記シリ
サイド膜２７及び多結晶シリコンパターン２５
を除去した（第１図ｅ図示）。次いで、前記シ
リコン窒化膜２３をマスクとしてフイールド酸
化を行い、厚さ約7000Åのフイールド酸化膜２
８を形成した。しかる後、前記シリコン酸化膜
２２を除去した。以下、常法により、前記フイ
ールド酸化膜２８で囲まれた素子領域上にゲー
ト酸化膜２９を介して多結晶シリコンからなる
ゲート電極３０を形成し、更にこのゲート電極
３０をマスクとして前記素子領域にｎ型不純物
を導入してN+型のソース・ドレイン領域３１，
３２を形成し、ひきつづき全面に層間絶縁膜３
３を形成した後前記ソース・ドレイン領域３
１，３２上の層間絶縁膜３３を選択的に開孔し
てコンタトホール３４を形成し、このコンタク
トホール３４に例えばAl配線３５を形成して
Ｎチヤネル型のMOSトランジスタを製造した
（第１図ｆ図示）。
グした後、シリサイド膜２７をマスクとして前
記シリコン窒化膜２３を選択的にエツチング除
去した（第１図ｄ図示））。つづいて、前記シリ
サイド膜２７及び多結晶シリコンパターン２５
を除去した（第１図ｅ図示）。次いで、前記シ
リコン窒化膜２３をマスクとしてフイールド酸
化を行い、厚さ約7000Åのフイールド酸化膜２
８を形成した。しかる後、前記シリコン酸化膜
２２を除去した。以下、常法により、前記フイ
ールド酸化膜２８で囲まれた素子領域上にゲー
ト酸化膜２９を介して多結晶シリコンからなる
ゲート電極３０を形成し、更にこのゲート電極
３０をマスクとして前記素子領域にｎ型不純物
を導入してN+型のソース・ドレイン領域３１，
３２を形成し、ひきつづき全面に層間絶縁膜３
３を形成した後前記ソース・ドレイン領域３
１，３２上の層間絶縁膜３３を選択的に開孔し
てコンタトホール３４を形成し、このコンタク
トホール３４に例えばAl配線３５を形成して
Ｎチヤネル型のMOSトランジスタを製造した
（第１図ｆ図示）。
しかして、本発明によれば、第１図ｂ図示の如
く多結晶シリコンパターン２５を含む基板全面に
Ti膜２６を被着した後、熱処理を施すことによ
り前記多結晶シリコンパターン２５の周囲のみを
シサイド化してシサイド膜２７を形成し（第１図
ｃ図示）、更に未反応のTi膜２６を除去し、前記
シリサイド膜２７をマスクとしてシリコン窒化膜
２３を選択的に除去し（第１図ｄ図示）、しかる
後前記シリサイド膜２７をマスクとしてフイール
ド酸化を行うため、フイールド酸化膜２８の幅を
任意に変えることができる。これは、フイールド
酸化膜２８のマスクとなるシリサイド膜２７の幅
が第１図ｃの工程での熱処理の時間、温度によつ
て決定されるからである。従つて、従来のガラス
マスクを用いたシリコン窒化膜では微細なパター
ニング酸化膜を形成できなかつたが、本発明では
シリサイド膜２７を広くとることによりフイール
ド酸化膜２８を微細に形成できる。
く多結晶シリコンパターン２５を含む基板全面に
Ti膜２６を被着した後、熱処理を施すことによ
り前記多結晶シリコンパターン２５の周囲のみを
シサイド化してシサイド膜２７を形成し（第１図
ｃ図示）、更に未反応のTi膜２６を除去し、前記
シリサイド膜２７をマスクとしてシリコン窒化膜
２３を選択的に除去し（第１図ｄ図示）、しかる
後前記シリサイド膜２７をマスクとしてフイール
ド酸化を行うため、フイールド酸化膜２８の幅を
任意に変えることができる。これは、フイールド
酸化膜２８のマスクとなるシリサイド膜２７の幅
が第１図ｃの工程での熱処理の時間、温度によつ
て決定されるからである。従つて、従来のガラス
マスクを用いたシリコン窒化膜では微細なパター
ニング酸化膜を形成できなかつたが、本発明では
シリサイド膜２７を広くとることによりフイール
ド酸化膜２８を微細に形成できる。
なお、上記実施例では、耐酸化性膜としてシリ
コン窒化膜を用いたが、これに限定されるもので
はない。
コン窒化膜を用いたが、これに限定されるもので
はない。
また、上記実施例では、高融点金属膜としてチ
タン膜を用いたが、これに限らず、モリブデン
膜、タングステン膜等もよい。
タン膜を用いたが、これに限らず、モリブデン
膜、タングステン膜等もよい。
更に、上記実施例では、Ｎチヤネル型MOSト
ランジスタの製造に適用した場合について述べた
が、これに限らず、Ｐチヤネル型MOSトランジ
スタ、CMOSトランジスタ等の製造にも同様に
適用できる。
ランジスタの製造に適用した場合について述べた
が、これに限らず、Ｐチヤネル型MOSトランジ
スタ、CMOSトランジスタ等の製造にも同様に
適用できる。
以上詳述した如く本発明によれば、微細なフイ
ールド酸化膜が形成できるＮチヤネル型MOSト
ランジスタ等の半導体装置の製造方法を提供でき
るものである。
ールド酸化膜が形成できるＮチヤネル型MOSト
ランジスタ等の半導体装置の製造方法を提供でき
るものである。
第１図ａ〜ｆは本発明の一実施例に係るＮチヤ
ネル型MOSトランジスタの製造方法を工程順に
示す断面図、第２図ａ〜ｃは従来のＮチヤネル型
のMOSトランジスタの製造方法を工程順に示す
断面図である。 ２１……Ｐ型のシリコン単結晶基板、２２……
シリコン酸化膜、２３……シリコン窒化膜、２４
……多結晶シリコン膜、２５……多結晶シリコン
パターン、２６……Ti膜、２７……シリサイド
膜、２８……フイールド酸化膜、２９……ゲート
酸化膜、３０……ゲート電極、３１……N+型の
ソース領域、３２……N+型のドレイン領域、３
３……層間絶縁膜、３４……コンタクトホール、
３５……Al配線。
ネル型MOSトランジスタの製造方法を工程順に
示す断面図、第２図ａ〜ｃは従来のＮチヤネル型
のMOSトランジスタの製造方法を工程順に示す
断面図である。 ２１……Ｐ型のシリコン単結晶基板、２２……
シリコン酸化膜、２３……シリコン窒化膜、２４
……多結晶シリコン膜、２５……多結晶シリコン
パターン、２６……Ti膜、２７……シリサイド
膜、２８……フイールド酸化膜、２９……ゲート
酸化膜、３０……ゲート電極、３１……N+型の
ソース領域、３２……N+型のドレイン領域、３
３……層間絶縁膜、３４……コンタクトホール、
３５……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に耐酸化性膜、半導体膜を順次
形成する工程と、前記半導体膜を素子形成予定部
のみに残存するようにパターニングする工程と、
全面に高融点金属膜を被着する工程と、熱処理を
施してパターニングされた半導体膜の周囲の高融
点金属膜をシリサイド化しシリサイド膜を形成す
る工程と、未反応の前記高融点金属膜を除去する
工程と、前記シリサイド膜をマスクとして前記耐
酸化性膜を除去する工程と、前記シリサイド膜及
び残存半導体膜を除去した後、フイールド酸化を
行う工程とを具備することを特徴とする半導体装
置の製造方法。 ２ 耐酸化性膜がシリコン窒化膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 ３ 半導体膜が多結晶シリコン膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184954A JPS6245057A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184954A JPS6245057A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245057A JPS6245057A (ja) | 1987-02-27 |
| JPH0257346B2 true JPH0257346B2 (ja) | 1990-12-04 |
Family
ID=16162253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184954A Granted JPS6245057A (ja) | 1985-08-22 | 1985-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245057A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561094Y2 (ja) * | 1991-04-24 | 1998-01-28 | 松下電工株式会社 | 建築板取付け装置 |
-
1985
- 1985-08-22 JP JP60184954A patent/JPS6245057A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245057A (ja) | 1987-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022815A (en) | Method of fabricating next-to-minimum-size transistor gate using mask-edge gate definition technique | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| JPH0564456B2 (ja) | ||
| JP3420104B2 (ja) | 抵抗素子の製造方法 | |
| JPS5918874B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH0257346B2 (ja) | ||
| JP2602848B2 (ja) | 半導体装置の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| KR100258347B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH08274320A (ja) | 半導体装置の製造方法 | |
| KR100273314B1 (ko) | 반도체 장치 제조방법 | |
| JP2666565B2 (ja) | 半導体装置の製造方法 | |
| JPH056345B2 (ja) | ||
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPH07115194A (ja) | 半導体集積回路装置の製造方法 | |
| JPH11135789A (ja) | 半導体装置およびその製造方法 | |
| JPH1050636A (ja) | 半導体装置の製造方法 | |
| KR100577307B1 (ko) | 반도체 소자의 제조방법 | |
| JPS61224414A (ja) | 半導体装置の製造方法 | |
| JPH0427166A (ja) | 半導体不揮発性メモリの製造方法 | |
| JPH0846191A (ja) | 半導体装置の製造方法 | |
| JPS616867A (ja) | 半導体装置の製造方法 |