TW202247415A - 半導體裝置 - Google Patents

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黃家恩
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Abstract

一種半導體裝置包括一基板，該基板在一第一區域中包括：一第一半導體通道，該第一半導體通道耦接至一第一記憶體層的一部分；以及第一、第二及第三導電結構。該第一及該第三導電結構耦接至該第一半導體通道的一側壁的末端部分，而該第二導電結構耦接至該側壁的一中間部分。該基板在一第二區域中包括：一第二半導體通道，該第二半導體通道耦接至一第二記憶體層的一第一部分；以及第四及第五導電結構。該第四及該第五導電結構耦接至該第二半導體通道的一側壁的末端部分，而沒有垂直延伸的導電結構介於該第四及該第五導電結構之間。

Description

半導體記憶體裝置及其製造方法
無
由於多種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的持續改良，半導體工業已經歷快速增長。在大多數情況下，積體密度的此種改良來源於最小特徵大小的反復減小，從而允許更多組件整合至給定面積中。最近，已引入三維(three dimensional，3D)記憶體裝置來作為針對記憶體內運算(computing-in-memory，CIM)應用的下一代記憶體裝置選擇，因為該些記憶體裝置提供更低的面積及高效能。
無
以下揭示內容提供了用於實施所提供主題之不同特徵的許多不同實施例或實例。以下描述了組件及配置的特定實例以簡化本揭露。當然，這些僅為實例，且不意欲具有限制性。例如，以下描述中在第二特徵之上或上形成第一特徵可包括其中第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括其中額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係為了簡單及清楚的目的，且本身並不表示所論述的各種實施例及/或組態之間的關係。
此外，為便於描述，本文中可使用諸如「下方」、「之下」、「下部」、「上方」、「上部」、「頂部」、「底部」等等空間相對術語來描述一個元件或特徵與另一(些)元件或特徵的關係，如圖中所示出。除圖中所描繪的定向之外，空間相對術語還意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，並且同樣地可相應地解釋本文所使用的空間相對描述詞。
一般而言，3D記憶體系統的普及性已增長，這是由於它們能夠具有高效能、低功率及面積減小。在諸如CIM應用的各種應用中，對既快速又能夠儲存密集量的記憶體的記憶體裝置仍然有增長的需求。對於CIM應用，記憶體裝置可具有多個功能，諸如儲存記憶體但亦進行運算。為了最佳化效能及面積減小，有利的是讓用於儲存記憶體的記憶體裝置及用於運算的記憶體裝置具有不同的結構及操作。在不使用所揭示的裝置及方法的現有技術中，3D記憶體晶片具有僅一種類型的記憶體，這可能會不利地限制CIM應用的多功能性。因此，現有3D記憶體系統並非在每個態樣中都完全令人滿意。
本揭露係關於3D記憶體裝置及其製造方法。如本文所揭示的3D記憶體裝置包括兩種類型的記憶胞。每一種類型的記憶胞可形成它們自己的陣列及庫，且那些庫可形成為彼此相鄰。第一種類型的記憶體陣列可包括可用於高頻寬運算的高耐久性記憶胞。第二種類型的記憶體陣列可包括可用於大量資料儲存的2位元記憶胞。由於具有製造在同一晶片上的兩種類型的記憶體陣列，記憶體裝置可用於例如CIM應用。在各種實施例中，高耐久性記憶胞在兩個相鄰記憶胞之間共用源極/選擇線，且2位元記憶胞在給定面積中儲存更多資料。因此，記憶體裝置可包括更高數目個3D記憶體裝置以降低每個3D記憶體系統的製造成本。藉由在同一晶片上包括兩種類型的記憶胞，可在電路板上減小甚至更多面積，因為不需要兩種不同類型的記憶體晶片。此外，對於下一代CIM應用，有益的是使運算記憶體及資料儲存記憶體彼此靠近，因為這會減少延時且增加效能。
第1A圖及第1B圖分別示出根據一些實施例的3D記憶體裝置的兩個示例性結構。應瞭解，第1A圖至第1B圖的3D記憶體裝置僅為說明性實例，且因此，3D記憶體裝置可包括各種其他組件中之任一者，同時保留在本揭露的範疇內。
首先參考第1A圖，3D記憶體裝置100A包括記憶庫102a、記憶庫104a及庫隔離區108。記憶庫102a包括複數個記憶體陣列(或子陣列) 102b，該些記憶體陣列(或子陣列) 102b包括複數個記憶胞102c。記憶庫104a包括複數個記憶體陣列(或子陣列) 104b，該些記憶體陣列(或子陣列) 104b包括複數個記憶胞104c。記憶體陣列102b在記憶庫102a內由子陣列隔離層106彼此分離，且記憶體陣列104b在記憶庫104a內由子陣列隔離層106彼此分離。庫隔離區108包括將記憶庫102a及記憶庫104a彼此分離的絕緣層。儘管將記憶體裝置100A展示為具有特定數目個胞，但是實施例不限於此，且可存在更多或更少的記憶胞且仍然在本揭露的範疇內。此外，僅為了簡單起見將記憶胞102及104展示為具有立方體形狀，且實施例不限於此。
記憶體裝置100A在記憶庫102a及104a兩者上均包括2x4個結構。記憶庫102a中有2列及4行記憶體陣列102b，且記憶庫104a中有2列及4行記憶體陣列104b。然而，實施例不限於此，且記憶體裝置100A可包括記憶體陣列102b及104b的任何組合。
記憶胞102c可包括3D高耐久性(high endurance,HE)記憶胞，其中兩個相鄰的HE記憶胞連接至共同源極/選擇線(「SL」)。記憶胞102b可有利於高頻寬運算操作，因為共同SL可用於增加效能。記憶胞104b可包括2位元3D記憶胞，該些2位元3D記憶胞可用於在運算之前進行大量資料儲存，因為每個胞2個位元可增加密度。在本揭露中，記憶胞102b及104b包括鐵電記憶胞，但是實施例不限於此，且可使用任何類型的3D記憶胞。
接著參考第1B圖，3D記憶體裝置100B包括記憶庫112a、記憶庫114a及庫隔離區118。記憶庫112a包括複數個記憶體陣列(或子陣列) 112b，該些記憶體陣列(或子陣列) 112b包括複數個記憶胞112c。記憶庫114a包括複數個記憶體陣列(或子陣列) 114b，該些記憶體陣列(或子陣列) 114b包括複數個記憶胞114c。記憶體陣列112b在記憶庫112a內由子陣列隔離層116彼此分離，且記憶體陣列114b在記憶庫114a內由子陣列隔離層116彼此分離。庫隔離區118包括將記憶庫112a及記憶庫114a彼此分離的絕緣層。儘管將記憶體裝置100B展示為具有特定數目個胞，但是實施例不限於此，且可存在更多或更少的記憶胞且仍然在本揭露的範疇內。此外，僅為了簡單起見將記憶胞112及114展示為具有立方體形狀，且實施例不限於此。
記憶胞112c可包括高耐久性3D (「HE」)記憶胞，其中兩個相鄰的HE記憶胞連接至共同源極/選擇線。記憶胞112b可有利於高頻寬運算操作，因為共同SL可用於增加效能。記憶胞114b可包括2位元3D記憶胞，該些2位元3D記憶胞可用於在運算之前進行大量資料儲存，因為每個胞2個位元可增加密度。在本揭露中，記憶胞112b及114b包括鐵電記憶胞，但是實施例不限於此，且可使用任何類型的3D記憶胞。
記憶體裝置100B在記憶庫112a及114a兩者上均包括4x2個結構。記憶庫112a中有4列及2行記憶體陣列112b，且記憶庫114a中有4列及2行記憶體陣列114b。然而，實施例不限於此，且記憶體裝置100B可包括任何數目個列及行的記憶體陣列112b及114b。
第2A圖示出根據一些實施例的具有數個所揭示HE記憶胞(例如，第1A圖至第1B圖的102c、112c)的示例性記憶體結構200的橫截面視圖。
記憶體結構200包括一對閘電極(或閘極堆疊) 202、一對記憶體層203及一對半導體通道210。閘電極202中之每一者安置於記憶體結構200的兩側中之一者上，記憶體層203中之每一者安置於記憶體結構200的兩側中之一者上，且半導體通道210中之每一者安置於記憶體結構200的兩側中之一者上，如第2A圖所示出。此外，記憶體結構200包括介於這些對閘電極202、記憶體層203及半導體通道210之間(例如，耦接至所述各項)的第一位元線(bit line，BL) 204及第二位元線208以及共同選擇/源極線(select/source line，SL) 206。BL 204及208以及SL 206可由隔離區212彼此電隔離。閘電極202、記憶體層203、半導體通道210、BL 204、SL 206及SL 208形成為沿著垂直方向延伸的直立式結構，以下將更詳細地對其進行論述。
在一些實施例中，半導體通道210中之一者的第一部分、記憶體層203中之一者的第一部分及閘電極202中之一者的第一部分可至少部分地形成HE記憶胞200a；且半導體通道210中之一者的第二部分、記憶體層203中之一者的第二部分及閘電極202中之一者的第二部分可至少部分地形成HE記憶胞200b，如第2A圖所示出。儘管為了簡單及清晰起見展示了特定數目個結構，且實施例不限於此。此外，結構的形狀及大小未必是按比例繪製的。儘管本揭露包括對於HE記憶胞的鐵電電晶體的詳細描述，但是實施例不限於此，且任何非揮發性3D記憶體在本揭露的範疇內。
為了操作HE記憶胞200a及200b，半導體通道210包括耦接至第一BL 204的第一源極/汲極(source/drain，S/D)區、耦接至共同SL 206的第二S/D區及耦接至第二BL 208的第三S/D區。HE記憶胞200a可包括半導體通道210的第一及第二S/D區，且HE記憶胞200b可包括半導體通道210的第二及第三S/D區。因此，HE記憶胞200a及200b可共用連接至共同SL 206的第二S/D區。在操作期間，導電通道可在半導體通道210中形成於第一S/D區與第二S/D區之間，且另一導電通道可在半導體通道210中形成於第二S/D區與第三S/D區之間。
閘電極202可連接至字元線(word line，WL)且亦可為字元線的一部分。記憶體層203可由鐵電材料形成，且偶極分散在整個記憶體層203中。包括此種鐵電材料來充當其記憶體層的記憶體裝置有時被稱為鐵電記憶體裝置，以下將更詳細地對其進行論述。
一般而言，鐵電記憶體裝置(有時被稱為「鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)」裝置或鐵電場效電晶體(ferroelectric field effect transistor，FeFET))包含鐵電材料來儲存資訊。鐵電材料用作記憶體裝置的記憶體材料。鐵電材料的偶極矩被程式化於兩個不同的定向(例如，基於晶格中的氧原子位置的「上」或「下」極化位置)中，這取決於施加於鐵電材料以在鐵電材料中儲存資訊的電場的極性。鐵電材料的偶極矩的不同定向可藉由鐵電材料的偶極矩所產生的電場來偵測。例如，偶極矩的定向可藉由量測穿過設置成鄰近於鐵電材料的半導體通道的電流來偵測。儘管所揭示3D記憶體裝置的以下論述的實施例係關於鐵電記憶體裝置，但是應瞭解，該些實施例中之一些可在各種其他類型的3D非揮發性記憶體裝置(例如，磁阻式隨機存取記憶體(magnetoresistive random access memory，MRAM)裝置、相變隨機存取記憶體(phase-change random access memory，PCRAM)裝置等)中之任一者中使用，同時保留在本揭露的範疇內。
鐵電記憶體裝置(例如，FeFET)可在其臨限電壓中編碼其資料。當偶極矩被程式化成具有「上」極化位置時，鐵電記憶體裝置的臨限電壓具有升高至高臨限電壓(high threshold voltage，HVT)狀態(例如，邏輯1)的臨限電壓。當偶極矩被程式化成具有「下」極化位置時，鐵電記憶體裝置的臨限電壓具有降低至低臨限電壓(low threshold voltage，LVT)狀態(例如，邏輯0)的臨限電壓。
藉由將(連接至閘電極202的)字元線設定為程式電壓V pgm,、將第一BL 204設定為約0V且將共同SL 206設定為約0V，可將記憶胞200a程式化成具有LVT狀態。藉由將字元線設定為–V pgm/2、將第一BL 204設定為V pgm/2且將共同SL設定為約0V，可將記憶胞200a程式化成具有HVT狀態(或將其抹除)。類似地，藉由將字元線設定為程式電壓V pgm,、將第二BL 208設定為約0V且將共同SL 206設定為約0V，可將記憶胞200b程式化成具有LVT狀態。藉由將字元線設定為–V pgm/2、將第二BL 208設定為V pgm/2且將共同SL設定為約0V，可將記憶胞200a程式化成具有HVT狀態(或將其抹除)。當記憶胞200a或200b在LVT狀態下時，記憶胞200a或200b儲存邏輯0，且當記憶胞200a或200b在HVT狀態下時，記憶胞200a或200b儲存邏輯1。
上述(例如，電壓)信號可經由相應的互連結構施加至BL/SL。例如，在第2A圖中，記憶體結構200進一步包括(例如，電)耦接至第一BL 204 (下文中為「位元線1 (BL1)」)的互連結構。BL 1可沿著橫向方向(例如，Y方向)延伸，該橫向方向垂直於閘電極202、記憶體層203及半導體通道210的長度方向。記憶體結構200進一步包括(例如，電)耦接至共同SL 206及第二BL 208 (下文中為「源極線1 (SL1)」及「位元線2 (BL2)」)的互連結構。類似地，SL 1及BL 2可與BL 1平行地延伸。
第2B圖示出根據一些實施例的記憶體結構260的橫截面視圖。記憶體結構260類似於第2A圖的記憶體結構200，只不過記憶體層263 (類似於記憶體層203)橫向圍繞半導體通道270 (類似於半導體通道210)且閘電極262 (類似於閘電極202)橫向圍繞記憶體層263。因而，在記憶體結構200 (第2A圖)的構型中，BL及共同SL 204至208耦接至四個HE記憶胞(例如，由四個HE記憶胞使用)，這四個HE記憶胞包括HE記憶胞200a及200b以及兩個其他HE記憶胞(未圖示)，這兩個其他HE記憶胞由閘電極202、記憶體層203及半導體通道210中之其他者形成。相比之下，在記憶體結構260 (第2B圖)的構型中，BL及共同SL 204至208可不耦接至除200a及200b以外的HE記憶胞(例如，不由除200a及200b以外的HE記憶胞使用)。
第3A圖示出根據一些實施例的具有數個所揭示2位元記憶胞(例如，第1A圖至第1B圖的104c、114c)的示例性記憶體結構300的橫截面視圖。
記憶體結構300包括在記憶體結構300的每一側上的一對閘電極(或閘極堆疊) 302、一對記憶體層303、一對半導體通道310。閘電極302中之每一者安置於記憶體結構300的兩側中之一者上，記憶體層303中之每一者安置於記憶體結構300的兩側中之一者上，且半導體通道310中之每一者安置於記憶體結構300的兩側中之一者上，如第3A圖所示出。此外，記憶體結構300包括介於這些對閘電極302、記憶體層303及半導體通道310之間(例如，耦接至所述各項)的BL 304及SL 306。BL 304及SL 306可由隔離區312彼此電隔離。閘電極302、記憶體層303、半導體通道310、BL 304及SL 306形成為沿著垂直方向延伸的直立式結構，以下將更詳細地對其進行論述。
在一些實施例中，半導體通道310中之一者的第一部分、記憶體層303中之一者的第一部分及閘電極302中之一者的第一部分可至少形成第一2位元記憶胞300a；且半導體通道310中之一者的第二部分、記憶體層303中之一者的第二部分及閘電極302中之一者的第二部分可至少形成第二2位元記憶胞300b，如第3A圖所示出。半導體通道310可包括第一S/D區310a及第二S/D區310b，其中第一S/D區310a耦接至BL 304且第二S/D區310b耦接至SL 306。儘管為了簡單及清晰起見展示了特定數目個結構，且實施例不限於此。此外，結構的形狀及大小未必是按比例繪製的。儘管本揭露包括對於2位元記憶胞的鐵電電晶體的詳細描述，但是實施例不限於此，且任何非揮發性3D記憶體在本揭露的範疇內。此外，儘管主要描述了2位元記憶胞300a，但是類似的描述適用於2位元記憶胞300b。
偶極分散在整個記憶體層303中。特定而言，記憶體層303包括在記憶體層303的第二末端處的第一組偶極314a及在記憶體層303的第一末端處的第二組偶極314b。第一組偶極314a具有第一極化。第二組偶極314b具有第二極化，其中第二極化與第一極化大體上相反。每一偶極314a及每一偶極314b在第3A圖中由箭頭對應地表示。如本文所使用，偶極的箭頭頭部表示偶極的帶正電的末端，且尾部表示偶極的帶負電的末端。因此，每一偶極314a及每一偶極314b對應地表示記憶體層303內的正電荷及負電荷的分離，反之亦然。為了說明的簡單起見，第3A圖中展示兩個偶極314a及兩個偶極314b；實際上，很多偶極存在於記憶體層303中且對應地具有偶極314a或314b的定向。
在第3A圖中，關於具有指向上的帶正電的末端及指向下的帶負電的末端的第一偶極，假設以下情況：第一偶極表示第一極化狀態；第一偶極(例如，偶極314a)被展示為頭部指向上且尾部指向下的箭頭；且第一偶極表示邏輯0。同樣在第3A圖中，關於具有指向上的帶負電的末端及指向下的帶正電的末端的第二偶極，假設以下情況：第二偶極表示第二極化狀態；第二偶極(例如，偶極314b)被展示為尾部指向上且頭部指向下的箭頭；且第二偶極表示邏輯1。因此，在第3A圖中，相對於X方向，記憶體層303的極化不對稱。例如，記憶體層303的極化不對稱，因為記憶體層303的第一末端(在第一S/D區310a近側)具有第二極化且記憶體層303的第二末端(在第二S/D區310b近側)具有第一極化。
在一或多個實施例中，可逆區316在第一S/D區310a與第二S/D區310b之間延伸穿過半導體通道310。在一些實施例中，半導體基板具有N型摻雜，使得電荷載體為電子(-)且2位元記憶胞300a為N型FeFET。在一些實施例中，2位元記憶胞300a被描述為N型金屬氧化物半導體FET (Metal Oxide Semiconductor FET，MOSFET)，其進一步包括插入於閘電極(例如，閘電極302)與可逆區(例如，可逆區316)之間的鐵電層(例如，記憶體層303)。在一些實施例中，半導體基板具有P型摻雜，使得電荷載體為電洞(+)且2位元記憶胞300a為P型FeFET。在一些實施例中，2位元記憶胞300a包括金屬鐵電絕緣體半導體(metal ferroelectric insulator semiconductor，MFIS)、能夠在沒有任何電偏壓的情況下保持電場極化以保留一或多個穩定狀態的單胞電晶體或類似者。
若記憶體層303不存在，且在閘電極302上沒有電壓的情況下，則可逆區316將表示不支援電荷載體的流動的空乏區。若記憶體層303不存在，則在閘電極302上存在足夠的電壓(即，大於臨限電壓Vt的電壓)的情況下，可逆區316將被反轉且將支援電荷載體的流動且因此將表示自第一S/D區310a延伸至第二S/D區310b的通道。
若記憶體層303的兩個上覆部分均具有第一極化狀態，且對應地在閘電極302、第一S/D區310a及第二S/D區310b上沒有電壓的情況下，則可逆區316的對應部分對應地為不支援電荷載體的流動的空乏區。然而，若記憶體層303的兩個上覆部分均具有第二極化狀態，且對應地在閘電極302、第一S/D區310a及第二S/D區310b上沒有電壓的情況下，則可逆區316的對應部分支援電荷載體的流動。
在第3A圖中，可逆區316的第一部分在記憶體層303的第一末端近側且在第一S/D區310a近側，且可逆區316的第二部分在記憶體層303的第二末端近側且在第二S/D區310b近側。在第3A圖中，通道帶障壁(channel band barrier，CBB)部分318a不同於用於可逆區316的第二部分的CBB部分318b。在一些實施例中，CBB表示可逆區316內的空乏區的底部邊緣，其中空乏區的底部邊緣在記憶體層303遠側且空乏區的頂部邊緣在記憶體層303近側。
在一或多個實施例中，2位元記憶胞300a用以儲存四個可能的2位元資料狀態(即，(0,1)、(1,0)、(1,1)或(0,0))中之一者。在一些實施例中，記憶體層303的在第二S/D區310b近側的第二末端的極化所表示的位元被稱為2位元記憶胞300a所表示的2位元記憶體結構的第一位元或位元零(b0)，且記憶體層303的在第一S/D區310a近側的第一末端的極化所表示的位元被稱為2位元記憶胞300a的第二位元或位元一(b1)。因此，兩個位元可表示為(b1,b0)，其中(b1,b0)為(0,1)、(1,0)、(1,1)或(0,0)中之一者。
相對於X方向，在第一S/D區310a與第二S/D區310b之間展示閘電極302。在一些實施例中，閘電極302及記憶體層303部分地鄰接第一S/D區310a和/或第二S/D區310b。在一些實施例中，閘電極302及記憶體層303在Y方向上在一側上大體上覆蓋所有第一S/D區310a和/或第二S/D區310b。在一些實施例中，第一S/D區310a具有第一摻雜類型且第二S/D區310b具有與第一摻雜類型相反的第二摻雜類型。在一些實施例中，雖然具有相同的摻雜類型，但是第一S/D區310a具有與第二S/D區310b不同的摻雜濃度。例如，在一些實施例中，第一S/D區310a具有比第二S/D區310b低的摻雜濃度。在一些實施例中，第一S/D區310a及第二S/D區310b的更低摻雜濃度減輕FeFET中的閘極誘導汲極漏電流(gate induced drain leakage，GIDL)。在一些實施例中，半導體通道310相對於第一S/D區310a及第二S/D區310b的摻雜類型為相反的摻雜類型。例如，若第一S/D區310a及第二S/D區310b為n型，則半導體通道310為p型，反之亦然。
一般而言，使記憶體層303經受具有足夠量值的電場會將記憶體層303中的偶極定向成兩個可能的極化狀態(雙穩態)中之對應的一者，例如，偶極314a及偶極314b。對應的電場感應極化狀態在電場移除之後保留，即，雙穩極化狀態為非揮發性的。就整個FeFET而言，鐵電材料層的兩個可能的極化狀態表現為FeFET的兩個對應的可能狀態，即，抹除狀態及程式化狀態。
在第3A圖中，由2位元記憶胞300b儲存的資料的2個位元中的位元b1被展示為邏輯1且因此由記憶體層303的第一末端(在S/D區310a近側)表示，該第一末端具有由偶極314b表示的第二極化；由2位元記憶胞300a儲存的資料的2個位元中的位元b0被展示為邏輯0且因此由記憶體層303的第二末端(同樣在S/D區310b近側)表示，該第二末端具有由偶極314a表示的第一極化。
在一些實施例中，在2位元記憶胞300a中將位元設定為邏輯1(即，程式化該位元)係藉由向第一S/D區310a或第二S/D區310b中之將被設定為邏輯1的所選一者施加閘極電壓(Vg)的適當值且施加源極/汲極電壓(Vs/d)的對應適當值來執行。例如，基於四個2位元資料狀態中之哪一者將被儲存於2位元記憶胞300a中(其中2個位元(b1,b0)具有狀態(0,1)、(1,0)、(1,1)或(0,0))，向第一S/D區310a (經由BL 304)及/或第二S/D區310b (經由SL 306)施加Vs/d。在一些實施例中，針對第一S/D區310a及第二S/D區310b中之每一者使用約3V的Vg且使用約0V的Vs/d，在2位元記憶胞300a中將位元b1及b0兩者設定為邏輯1，即，將其程式化。在一些實施例中，為了程式化位元b1及b0中之一者，例如位元b0，將Vg設定為約3V，第二S/D區310b為約0V，而第一S/D區310a被保留為浮動的或接收約1V。
在一些實施例中，針對第一S/D區310a及第二S/D區310b中之每一者使用約-2V的Vg且使用約1V的Vs/d，在2位元記憶胞300a中將位元b1及b0兩者設定為邏輯0，即，將其抹除。在一些實施例中，為了抹除位元b1及b0中之一者，例如位元b0，將Vg設定為約-2V，第二S/D區310b為約1V，而第一S/D區310a被保留為浮動的或接收約0V。
一般而言，為了改變鐵電層的一部分的極化狀態，使鐵電層的該部分經受具有足夠量值的電場以根據電場的方向來定向鐵電層的該部分的偶極，該些偶極在電場的路徑中。在一些實施例中，用於定向鐵電層的偶極的具有足夠量值的電場被稱為矯頑場(Ec)。在一些實施例中，且在2位元記憶胞300a的情境中，具有足夠量值以感應出Ec的Vg與Vs/d之間的電壓差被稱為矯頑電壓(Vc)。在一些實施例中，Vc為至少約3V。
例如，為了操縱偶極314a的極化以使得位元b0表示邏輯1，施加Vg及Vs/d (施加至第二S/D區310b) (Vsd_310b)的電壓值的組合，其中所得的差等於或大於Vc。在一些實施例中，為了改變偶極314a的極化以便表示邏輯0，使用約-2V的Vg及約1V的Vsd_310b。在第二S/D區310b具有比閘電極302高的正電位(例如，約-2V的Vg及約1V的Vsd_310b)的情況下，偶極314a變得定向成負末端在第二S/D區310b近側且正末端在閘電極302近側，從而導致負末端在可逆區316近側。為了避免例如在操縱偶極314a的極化時變更由偶極314b的極化表示的位元b1的狀態，選擇施加至第一S/D區310a的Vs/d的電壓值(Vsd_310a)以使得Vg及Vsd_310a的電壓值的組合導致小於Vc的電壓差，且因此第一S/D區310a處的偶極314b不會從它們的先前狀態變更。在一些實施例中，為了避免在操縱偶極314a的極化(部分地藉由設定約-2V的Vg)時變更位元b1的狀態，第一S/D區310a被保留為浮動的。在一些實施例中，為了避免在操縱偶極314a的極化(部分地藉由設定約-2V的Vg)時變更位元b1的狀態，Vsd_310a為約0V。在一些實施例中，為了避免在操縱偶極314a的極化(部分地藉由設定約-2V的Vg)時變更位元b1的狀態，Vsd_310a為VSS。
記憶體層303的在第二S/D區310b近側的第二末端的極化使相對於Y方向在第二S/D區310b近側的空乏區變厚，且對應地升高/增加在第二S/D區310b近側的CBB部分318b。以下更詳細地論述CBB部分318b的此升高/增加。
第3B圖至第3D圖示出波形，該些波形示出根據一些實施例的2位元記憶胞300a的讀取操作。在階段1(亦參見第3C圖)期間，電壓用以讀取由2位元記憶胞300a儲存的2位元資料的位元b1，其中位元b1儲存於記憶體層303的在第一S/D區310a近側的第一末端處。將偏壓電壓(Vbias)施加至閘電極302，將讀取電壓(Vread)施加至第二S/D區310b，且將非干擾電壓(Vdnd)施加至第一S/D區310a。在階段2期間，電壓用以讀取位元b0，其中位元b0儲存於記憶體層303的在第二S/D區310b近側的第二末端處。在階段2期間，讀取位元b0，其中位元b0儲存於記憶體層303的第二末端處，該第二末端在第二S/D區310b近側。在階段2期間，將為Vbias的Vg施加至閘電極302，將Vdnd施加至第二S/D區310b，且將Vread施加至第一S/D區310a。儘管第3B圖至第3D圖係利用位元b1具有邏輯1且位元b0具有邏輯0的實例來描述，但是實施例不限於此，且位元b1可具有邏輯1或邏輯0，且位元b0可具有邏輯1或邏輯0。
第3B圖至第3D圖示出波形319、320及328，該些波形示出根據一些實施例的2位元記憶胞300a的操作。根據一些實施例，波形319、320及328在對應地不同條件下包括通道帶障壁部分318a及318b。
在第3B圖中，波形319表示在靜止條件期間用於2位元記憶胞300a的通道帶障壁(channel band barrier，CBB)部分318a及318b。在一些實施例中，在2位元記憶胞300a的靜止條件期間，閘電極302、第一S/D區310a及第二S/D區310b中之每一者被保留為浮動的。
在波形319中，CBB部分318b具有第一靜止CBB值，該第一靜止CBB值對應於第一極化狀態且因此對應於邏輯0。下文中，第一靜止CBB值被稱為QCBB0。在波形319中，CBB部分318a具有第二靜止CBB值，該第二靜止CBB值對應於第二極化狀態且因此對應於邏輯1。下文中，第二靜止CBB值被稱為QCBB1。
在第3C圖中，波形320表示在二階段讀取操作的階段1期間的CBB部分318a及318b。在階段1期間，讀取位元b1，其中位元b1儲存於記憶體層303的第一末端處，該第一末端在第一S/D區310a近側。在階段1期間，將為Vbias的Vg施加至閘電極302，將Vdnd施加至第一S/D區310a，且將Vread施加至第二S/D區310b。
在第3D圖中，波形328表示在二階段讀取操作的階段2期間的CBB部分318a及318b。在階段2期間，讀取位元b0，其中位元b0儲存於記憶體層303的第二末端處，該第二末端在第二S/D區310b近側。在階段2期間，將為Vbias的Vg施加至閘電極302，將Vdnd施加至第二S/D區310b，且將Vread施加至第一S/D區310a。
關於第3C圖至第3D圖，相對於2位元記憶胞300a的正被讀取所儲存位元的那一側(讀取側)，將Vread施加至2位元記憶胞300a的相反側(非讀取側)，這最初可被視為違反直覺的。然而，Vread及為Vbias的Vg的值用以確保可逆區316的在2位元記憶胞300a的非讀取側上那一部分被操縱以暫時支援電荷載體的流動。在一些實施例中，支援的暫時持續時間對應於施加Vread及為Vbias的Vg的值的時間段，該等值確保可逆區316的在2位元記憶胞300a的非讀取側上那一部分暫時支援電荷載體的流動。藉由操縱2位元記憶胞300a的非讀取側以暫時支援電荷載體的流動，隨後藉由可逆區316的在2位元記憶胞300a的讀取側上那一部分是否支援電荷載體的流動來控制電流是否在S/D區310a及310b之間流動。
回顧記憶體層303的第二末端具有表示邏輯0值的第一極化的特定情況，可逆區316的在記憶體層303的第二末端下方那一部分具有CBB部分318b，且該CBB部分318b因此具有QCBB0，為Vbias的Vg的值針對特定情況被選擇為小於Vt。然而，針對特定情況，為Vbias的Vg及Vread的組合大於Vt。因此，在一些實施例中，因為為Vbias的Vg針對特定情況小於Vt，所以為Vbias的Vg被描述為次臨限電壓。
一般而言，假設非讀取側被操縱以暫時支援電荷載體的流動，若2位元記憶胞300a的讀取側儲存邏輯0 (因為記憶體層303的讀取側在第一極化狀態下)，則可逆區316的在2位元記憶胞300a的讀取側上那一部分不支援電荷載體的流動，從而導致大體上沒有電流在S/D區310a及310b之間流動，這被理解為2位元記憶胞300a的讀取側位元儲存邏輯0。
同樣，一般而言，假設非讀取側被操縱以暫時支援電荷載體的流動，若2位元記憶胞300a的讀取側儲存邏輯1 (因為記憶體層303的讀取側在第二極化狀態下)，則可逆區316的在2位元記憶胞300a的讀取側上那一部分支援電荷載體的流動，從而導致電流在S/D區310a及310b之間的顯著流動，這被理解為2位元記憶胞300a的讀取側儲存邏輯1。在一些實施例中，電流的顯著流動係不會僅僅被視為漏電流的電流。
關於第3C圖，回顧位元b1為邏輯1(因為記憶體層303的第一末端具有第二極化)且位元b0為邏輯0(因為記憶體層303的第二末端具有第一極化)，第3C圖假設具有Vbias的Vg被施加至閘電極302，約0V的Vdnd被施加至第一S/D區310a，且約-1V的Vread被施加至第二S/D區310b。
在第3C圖的情境中，為Vbias的Vg與Vread (後者被施加至第二S/D區310b)之間的電壓差結合記憶體層303的第二末端的第一極化狀態足以克服記憶體層303的第二末端處的第一極化，且因此足以將電荷載體汲取至可逆區316的在第二S/D區310b近側那一部分中，結果是可逆區316的在第一S/D區310a近側那一部分暫時支援電荷載體的流動。由於記憶體層303的第一末端處的第二極化，可逆區316的在第一S/D區310a近側那一部分在靜止條件下支援電荷載體的流動。因此，當為Vbias的Vg被施加至閘電極302且約0V的Vdnd被施加至第一S/D區310a時，可逆區316的在第一S/D區310a近側那一部分亦支援電荷載體的流動。作為暫時的結果，可逆區316的在第一S/D區310a近側那一部分及可逆區316的在第二S/D區310b近側那一部分均支援電荷載體的流動，且因此，電流自第一S/D區310a流動至第二S/D區310b，如第3C圖中的參考數字330所指示，這被理解為2位元記憶胞300a的位元b1儲存邏輯1。
關於第3D圖，回顧位元b1具有邏輯1(因為記憶體層303的第一末端具有第二極化)且位元b0具有邏輯0(因為記憶體層303的第二末端具有第一極化)，第3D圖假設為Vbias的Vg被施加至閘電極302，約-1V的Vread被施加至第一S/D區310a，且約0V的Vdnd被施加至第二S/D區310b。
在第3D圖的情境中，由於記憶體層303的第一末端處的第二極化，可逆區316的在S/D區310a近側那一部分在靜止條件下支援電荷載體的流動。因此，當為Vbias的Vg被施加至閘電極302且約-1V的Vread被施加至第一S/D區310a時，可逆區316的在S/D區310a近側那一部分亦支援電荷載體的流動。Vg與Vdnd (後者被施加至第二S/D區310b)之間的電壓差結合記憶體層303的第一末端的第二極化狀態不足以克服記憶體層303的第二末端處的第一極化，且因此不足以將電荷載體汲取至可逆區316的在第二S/D區310b近側那一部分中，結果是可逆區316的在第一S/D區310a近側那一部分不支援電荷載體的流動。作為進一步的結果，唯有可逆區316的在第一S/D區310a近側那一部分支援電荷載體的流動，且因此，沒有電流自第一S/D區310a流動至第二S/D區310b，如第3D圖中的參考數字329所指示，這被理解為2位元記憶胞300a的位元b0儲存邏輯0。
第4圖示出根據一些實施例的製造記憶體裝置的示例性製程400的流程圖。例如，製程400的操作(或步驟)中之至少一些可用於形成3D記憶體裝置。請注意，製程400僅為實例，且不意欲限制本揭露。因此，應理解，可在第4圖的製程400之前、期間及之後提供額外操作，且本文中可能僅簡要描述一些其他操作。在一些實施例中，製程400的操作可分別與如第5A圖至第5M圖所展示的示例性3D記憶體裝置在各個製造階段處的透視圖及/或俯視圖相關聯，以下將更詳細地論述該些操作。
簡要概述，製程400由提供包括第一區域及第二區域的基板的操作402開始。製程400繼續至在第一區域及第二區域兩者之上提供絕緣層及犧牲層的堆疊的操作404。製程400繼續至形成延伸穿過堆疊的記憶體層的操作406。製程400繼續至形成延伸穿過堆疊的半導體通道層的操作408。製程400繼續至在第一區域中將半導體通道層切割成複數個第二半導體通道的操作410。製程400繼續至在第二區域中將半導體通道切割成複數個第二半導體通道的操作412。製程400繼續至在第一區域中形成第一導電結構的三重體的操作414。製程400繼續至在第二區域中形成一對第二導電結構的操作416。
第5A圖至第5M圖各自示出根據一些實施例的示例性3D記憶體裝置500在各個製造階段期間的透視圖。這樣的3D記憶體裝置可包括具有一或多個HE記憶胞的至少第一記憶體結構(裝置)，及具有一或多個2位元記憶胞的至少第二記憶體結構(裝置)。例如，第5A圖至第5I圖適用於記憶體結構200 (例如，第2A圖)及300 (例如，第3A圖)的製造；第5J圖及第5L圖適用於記憶體結構200的製造；且第5K圖及第5M圖適用於記憶體結構300的製造。
對應於第4圖的操作402及404，第5A圖係根據各種實施例的3D記憶體裝置500的透視圖，該3D記憶體裝置500包括在各個製造階段中之一者處在半導體基板501之上形成的堆疊502。
基板501可為半導體基板，諸如主體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，該基板可為摻雜的(例如，摻雜有p型或n型摻雜劑)或未摻雜的。基板501可為晶圓，諸如矽晶圓。通常，SOI基板包括形成於絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層設置於基板(通常為矽或玻璃基板)上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板501的半導體材料可包括：矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括SiGe、GaAsP、AllnAs、AlGaAs、GainAs、GainP及/或GainAsP的合金半導體；或其組合。其他材料在本揭露的範疇內。
堆疊502包括沿著垂直方向(例如，Z方向)在基板501之上交替地堆疊在彼此之上的數個絕緣層504及數個犧牲層506。儘管在第5A圖的所示出實施例中展示了五個絕緣層504及四個犧牲層506，但是應理解，堆疊502可包括交替地安置於彼此之上的任何數目個絕緣層及任何數目個犧牲層，同時保留在本揭露的範疇內。此外，儘管在第5A圖的所示出實施例中堆疊502直接接觸基板501，但是應理解，堆疊502與基板501分離(如上文所提及)。例如，數個(平面及/或非平面)電晶體可形成於基板501之上，且數個金屬化層(其中每一者包括電連接至那些電晶體的數個接點)可形成於基板501與堆疊502之間。如本文所使用，交替地堆疊的絕緣層504及犧牲層506指代犧牲層506中之每一者由兩個相鄰的絕緣層504聯接。絕緣層504可在其中具有相同的厚度，或者可具有不同的厚度。犧牲層506可在其中具有相同的厚度，或者可具有不同的厚度。在一些實施例中，堆疊502可由絕緣層504 (如第5A圖所展示)或犧牲層506開始。
絕緣層504可包括至少一種絕緣材料。可用於絕緣層504的絕緣材料包括但不限於：氧化矽(包括摻雜或未摻雜矽玻璃)、氮化矽、氮氧化矽、碳化矽玻璃(organosilicate glass，OSG)、自旋介電材料、通常稱為高介電常數(高k)介電氧化物的介電金屬氧化物(例如，氧化鋁、氧化鉿等)及其矽酸鹽、介電金屬氮氧化物及其矽酸鹽，以及有機絕緣材料。其他材料在本揭露的範疇內。在一個實施例中，絕緣層504可為氧化矽。
犧牲層506可包括絕緣材料、半導體材料或導電材料。犧牲層506的材料為隨後可相對於絕緣層504的材料選擇性地移除的犧牲材料。犧牲層506的非限制性實例包括氮化矽、非晶半導體材料(諸如非晶矽)及多晶半導體材料(諸如多晶矽)。在一個實施例中，犧牲層506可為間隔物材料層，該些間隔物材料層包括：氮化矽或包括矽或鍺中之至少一者的半導體材料。其他材料在本揭露的範疇內。
可藉由在基板501之上交替地沉積絕緣層504及犧牲層506的相應材料來形成堆疊502。在一些實施例中，可例如藉由化學氣相沉積(chemical vapor deposition，CVD)來沉積絕緣層504中之一者，然後例如使用CVD或原子層沉積(atomic layer deposition，ALD)來沉積犧牲層506中之一者。形成堆疊502的其他方法在本揭露的範疇內。
儘管在第5A圖(及以下的圖)的所示出實施例中堆疊502被形成為與實施為半導體晶圓的基板501接觸，但是應瞭解，數個層可形成於這樣的半導體基板501與堆疊502之間。例如，數個金屬化層(其中每一者在其中包括數個互連結構)可安置於基板501與堆疊502之間，同時保留在本揭露的範疇內。在堆疊502與基板501直接接觸的一些其他實施例中，由介電材料(例如，氮化矽)形成的這樣的基板501可用作蝕刻停止層以用於形成延伸穿過堆疊502的數個導電結構(例如，SL、BL)。
仍然參考第5A圖，基板501可包括至少第一區域501a及第二區域501b。在一些實施例中，在第一區域501a中形成具有數個HE記憶胞的第一記憶體結構(裝置)，且在第二區域501b中形成具有數個2位元記憶胞的第二記憶體結構(裝置)。如上文所提及，記憶體裝置500的特徵/組件中之一些可同時形成於第一及第二區域中(分別用於第一及第二記憶體結構)，且因此，直至第5I圖為止，一起論述這樣的特徵。在第5I圖之後，第5J圖及第5L圖係關於第一區域501a中的第一記憶體結構的論述；且第5K圖及第5M圖係關於第二區域501b中的第二記憶體結構的論述。
此外，在第5A圖的實例中，區域501a及501b沿著Y方向安置成彼此接近，這類似於第1A圖的實例。因此，應理解，這樣的兩個區域可沿著X方向安置成彼此接近，同時保留在本揭露的範疇內。
第5B圖係根據各種實施例的在已在各個製造階段中之一者處藉由在z方向上蝕刻堆疊502來穿過堆疊502形成在X方向上延伸的複數個第一溝槽508之後的記憶體裝置500的透視圖。在第一方向(例如，X方向)上穿過堆疊形成複數個第一溝槽508。藉由在Z方向上蝕刻堆疊502，已穿過堆疊502形成第一溝槽508，直至基板501為止。用於形成複數個第一溝槽508的蝕刻製程可包括電漿蝕刻製程，電漿蝕刻製程可具有特定數量的各向異性特性。例如，可例如藉由在記憶體裝置500的頂部表面(即，堆疊502的最頂部絕緣層504的頂部表面)上沉積光阻或其他遮蔽層以及在遮蔽層中界定的對應於第一溝槽508的圖案(例如，經由微影術、電子束微影術或任何其他合適的微影製程)來形成第一溝槽508。在其他實施例中，可使用硬遮罩。
隨後，可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來蝕刻堆疊508，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋以形成第一溝槽508。作為非限制性實例，在蝕刻製程中可使用約10瓦特至約3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。如第5B圖所展示，用於形成複數個第一溝槽508的蝕刻蝕刻穿過堆疊502的犧牲層506及絕緣層504中之每一者，使得複數個第一溝槽508中之每一者自最頂部絕緣層504穿過最底部絕緣層504延伸至基板501。
第5C圖係根據一些實施例的在各個製造階段中之一者處部分地蝕刻位於第一溝槽508中的犧牲層506的曝露表面之後的記憶體裝置500的頂部透視圖。例如，曝露表面在X方向上延伸且蝕刻犧牲層506的曝露表面減小絕緣層504在Y方向上在犧牲層506的任一側上的寬度。在一些實施例中，可使用濕式蝕刻製程(例如，氫氟酸蝕刻、緩衝的氫氟酸)來蝕刻犧牲層506。在其他實施例中，可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來蝕刻犧牲層506的曝露表面，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋。作為非限制性實例，在蝕刻製程中可使用約10瓦特至約3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。在Y方向上部分地蝕刻犧牲層相對於安置於堆疊502中的絕緣層504減小犧牲層506的寬度。
第5D圖係根據一些實施例的在各個製造階段中之一者處形成位於第一溝槽508中的閘極層(例如，閘電極、閘極結構) 510之後的記憶體裝置500的透視圖。在各種實施例中，黏著層沉積於由經蝕刻的犧牲層506形成的空腔中。黏著層可包括與絕緣層504、犧牲層506及閘極層510中之每一者具有良好的黏著的材料，例如Ti、Cr等。黏著層可使用任何合適的方法(包括例如分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD及類似者)來沉積。在一些實施例中，黏著層可具有在約0.1 nm (含)至約5 nm (含)的範圍中的厚度。
在各種實施例中，閘極層510係藉由在黏著層之上在空腔中填充閘極介電質及/或閘極金屬來形成，使得閘極層510繼承空腔的尺寸及輪廓。在各種實施例中，閘極層510可由高 k介電材料形成。儘管第5D圖所展示的閘極層510中之每一者被展示為單個層，但是在其他實施例中，閘極層510可形成為多層堆疊(例如，包括閘極介電層及閘極材料層)，同時保留在本揭露的範疇內。閘極層510可由不同的高 k介電材料或類似的高 k介電材料形成。示例性高 k介電材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽及其組合。閘極層510可使用任何合適的方法(包括例如分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD及類似者)來沉積。
閘極金屬可包括多種金屬材料的堆疊。例如，閘極金屬可為p型功函數層、n型功函數層、其多層或其組合。功函數層亦可稱為功函數金屬。示例性p型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料或其組合。示例性n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。功函數值與功函數層的材料組成相關聯，且因此，選擇功函數層的材料以調整其功函數值，以便在將要形成的裝置中達成目標臨限電壓V t。功函數層可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、ALD及/或其他合適的製程來沉積。
在空腔中形成閘極層510可致使閘極層510在Y方向上的徑向邊緣從空腔徑向向外突出，即，從絕緣層504的對應邊緣徑向向外突出，且/或形成閘極層510的材料亦可沉積於絕緣層504的面向第一溝槽508的曝露徑向表面及/或基板501上。例如使用選擇性濕式蝕刻或乾式蝕刻製程(例如，RIE、DRIE等)蝕刻閘極層510的突出的徑向邊緣及/或額外沉積的閘極材料，直至沉積於絕緣層504的徑向表面及/或基板501上的任何閘極材料為止，且閘極層510的面向第一溝槽508的徑向邊緣與絕緣層504的對應徑向邊緣大體上軸向對準。
對應於操作406及408，第5E圖係在形成記憶體層(或記憶體層) 512、半導體通道層514及絕緣層516之後的記憶體裝置500的透視圖。記憶體層512可包括鐵電材料，例如，鋯鈦酸鉛(lead zirconate titanate，PZT)、PbZr/TiO 3、BaTiO 3、PbTiO 2等。記憶體層512可使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合來形成。可沉積保形塗層以使得記憶體層512在第一溝槽508的壁上為連續的。
半導體通道層514形成於記憶體層512在Y方向上的徑向內表面上。在一些實施例中，半導體通道層514可由半導體材料(例如，Si (例如，多晶矽或非晶矽)、Ge、SiGe、碳化矽(SiC)等)形成。半導體通道層514可使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合來形成。可沉積保形塗層以使得半導體通道層514在第記憶體層512的徑向內表面上為連續的。
然後用絕緣材料(例如，SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、其類似者或其組合)填充第一溝槽508中之每一者，以便形成絕緣層516。在一些實施例中，絕緣層516可由與複數個絕緣層504相同的材料(例如，SiO 2)形成。絕緣層516可使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合、高縱橫比製程(high aspect ratio process，HARP)、另一種適用的製程或其組合來形成。
第5F圖係根據一些實施例的在各個製造階段中之一者處形成複數個第二溝槽518之後的記憶體裝置500的透視圖。如同第一溝槽508一樣，藉由在Z方向上蝕刻堆疊502，直至基板501為止，來形成第二溝槽518。
複數個第二溝槽518可使用用於形成複數個第一溝槽508的相同製程來形成。例如，可例如藉由在記憶體裝置500的頂部表面(即，堆疊502的最頂部絕緣層504的頂部表面)上沉積光阻或其他遮蔽層以及在遮蔽層中界定的對應於第二溝槽518的圖案(例如，經由微影術、電子束微影術或任何其他合適的微影製程)來形成第二溝槽518。在其他實施例中，可使用硬遮罩。隨後，可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來蝕刻第二溝槽518，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋以形成第二溝槽518。作為非限制性實例，在蝕刻製程中可使用約10瓦特至約3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。如第5F圖所展示，用於形成複數個第二溝槽518的蝕刻蝕刻穿過堆疊502的犧牲層506及絕緣層504中之每一者，使得複數個第二溝槽518中之每一者自最頂部絕緣層504穿過最底部絕緣層504延伸至基板501。
第5G圖係根據一些實施例的在各個製造階段中之一者處形成與先前形成的閘極層510相鄰的第二組閘極層510之後的記憶體裝置500的透視圖。可使用關於第5C圖所描述的相同製程，藉由蝕刻犧牲層506的在第二組溝槽518中的曝露部分來蝕刻犧牲層506的剩餘部分，直至犧牲層506被完全移除為止。這留下了在絕緣層504的相鄰層之間且與閘極層相鄰的空腔。黏著層沉積於新形成的空腔的壁上。
第5H圖係根據一些實施例的在各個製造階段中之一者處在空腔中沉積閘極層材料以便填充空腔來形成與先前形成的閘極層510相鄰的第二組閘極層510之後的記憶體裝置500的透視圖。兩個閘極層利用安置於其間的黏著層彼此鄰接(統稱為閘極層510)。可回蝕第二組閘極層510，使得第二組閘極層510的面向第二溝槽518的徑向邊緣與絕緣層504的對應徑向邊緣大體上軸向對準。
第5I圖係根據一些實施例的在各個製造階段中之一者處沉積額外的記憶體層512、半導體通道層514及絕緣層516之後的記憶體裝置500的透視圖。額外的記憶體層512、半導體通道層514及絕緣層516可按關於第5E圖所描述的相同或類似方式沉積。因此，記憶體裝置500包括記憶胞的5個段520。
關於在基板501的第一區域501a中製造第一記憶體裝置部分500a來描述第5J圖及第5L圖，且關於在基板501的第二區域501b中製造第二記憶體裝置部分500b來描述第5K圖及第5M圖。第一記憶體裝置部分500a及第二記憶體裝置部分500b可為記憶體裝置500的兩個不同部分。第一記憶體裝置部分500a中的記憶體結構類似於包括數個HE記憶胞的記憶體結構200，且第二記憶體裝置部分500b中的記憶體結構類似於包括數個2位元記憶胞的記憶體結構300。因此，HE記憶胞(例如，記憶體裝置102c、112c及記憶體結構200)及2位元記憶胞(例如，記憶體裝置104c、114c及記憶體結構300)可形成於同一半導體晶圓或晶粒上。
參考操作410，第5J圖係根據一些實施例的在各個製造階段中之一者處已將半導體通道層514切割成複數個半導體通道(或半導體通道層) 524之後的第一記憶體裝置部分500a的透視圖。參考操作412，第5K圖係根據一些實施例的在各個製造階段中之一者處已將半導體通道層514切割成複數個半導體通道(或半導體通道層) 534之後的第二記憶體裝置部分500b的透視圖。
為了形成複數個記憶體結構200及複數個記憶體結構300，以預定空間間隔穿過半導體通道層514及絕緣層516蝕刻複數個空腔。用於記憶體結構200的空間間隔可不同於用於記憶體結構300的空間間隔。可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來蝕刻空腔，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋以形成空腔。作為非限制性實例，在蝕刻製程中可使用約10瓦特至約3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。
然後用絕緣材料(例如，SiO 2)填充所蝕刻的空腔以形成隔離結構522。絕緣材料可使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合、高縱橫比製程(high aspect ratio process，HARP)、另一種適用的製程或其組合來形成。蝕刻半導體通道層514及絕緣層516以形成隔離結構522會將半導體通道層514分成多個部分，使得半導體通道524包括在每一作用中裝置結構526 (或記憶體結構200)中且半導體通道534包括在每一作用中裝置結構536 (或記憶體結構300)中。
因此，如第5J圖中之每一者所展示，每一作用中裝置結構526包括內部間隔物528，該內部間隔物528由絕緣層516的在X方向上在相鄰隔離結構522之間延伸那一部分形成。半導體通道524安置於內部間隔物528在Y方向上的徑向外表面上，且記憶體層512安置於半導體通道524在Y方向上的徑向外表面上。一或多個閘極層510與記憶體層512的徑向外表面接觸，如本文中先前所描述。如第5K圖所展示，每一作用中裝置結構536包括內部間隔物538，該內部間隔物538由絕緣層516的在X方向上在相鄰隔離結構522之間延伸那一部分形成。半導體通道534安置於內部間隔物538在Y方向上的徑向外表面上，且記憶體層512安置於半導體通道534在Y方向上的徑向外表面上。一或多個閘極層510與記憶體層512的徑向外表面接觸，如本文中先前所描述。
一或多個閘極層510與記憶體層512的徑向外表面接觸，如本文中先前所描述。每一記憶體層512及每一閘極層510為連續的，使得每一記憶體層512及至少一個閘極層510 (例如，最接近基板501的最底部閘極層510)由一特定列作用中裝置結構526中之每一作用中裝置結構526共用且由一特定列作用中裝置結構536中之每一作用中裝置結構536共用。
在一些實施例中，作用中裝置結構536 (用於記憶體結構300)中之每一者的長度在X方向上可比作用中裝置結構526 (用於記憶體結構200)中之每一者的長度短。然而，實施例不限於此，且根據實施例，作用中結構536中之每一者的長度可在X方向上與每一作用中結構526的長度為相同長度或比它長。
參考操作414及416，第5L圖及第5M圖係根據一些實施例的在各個製造階段中之一者處已形成複數個導電結構之後的第一記憶體裝置部分500a及第二記憶體裝置部分500b的透視圖。
用於第一記憶體裝置部分500a的導電結構537A、537B、357C可藉由首先穿過內部間隔物528中之每一者的軸向末端及中間部分蝕刻至基板501來形成。導電結構537A至537C可分別為關於第2A圖所論述的BL 208、SL 206及BL 204的示例性實現方式。用於第二記憶體裝置部分500b的導電結構539A及539B可藉由首先穿過內部間隔物538中之每一者的軸向末端蝕刻至基板501來形成。導電結構539A至539B可分別為關於第3A圖所論述的BL 304及SL 306的示例性實現方式。
可使用電漿蝕刻製程同時或分別蝕刻內部間隔物528及538的軸向末端以及內部間隔物528的中間部分。例如，可首先蝕刻內部間隔物528的軸向末端及中間部分，然後蝕刻內部間隔物538的軸向末端。電漿蝕刻製程包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE或類似者。在電漿蝕刻製程中，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋。作為非限制性實例，在蝕刻製程中可使用約10瓦特至3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。
接下來，可例如使用磊晶層生長製程形成用於第一記憶體裝置部分500a的導電結構537A-C及用於第二記憶體裝置部分500b的導電結構539A-B。如第5L圖及第5M圖所展示，導電結構537A及537C位於內部間隔物528的相反軸向末端上，而導電結構537B安置於內部間隔物528的中間部分中，且導電結構539A及539B位於內部間隔物538的相反軸向末端上，而沒有導電結構安置於其間。
在一些實施例中，可執行控制沉積步驟以形成導電結構537A-C及539A-B，使得當導電結構在Z方向上的高度大約等於堆疊502的高度時停止沉積步驟。可在沉積步驟之後執行CMP操作以確保最頂部絕緣層504、記憶體層512、半導體通道524及534、內部間隔物528及538(第5J圖及第5K圖)以及導電結構537A-C及539A-B中之每一者的頂部表面位於同一X-Y平面中，或者與最頂部絕緣層504的頂部表面齊平。
可應用原位摻雜( In-situdoping，ISD)以形成導電結構537A-C及539A-B，從而創建用於每一作用中記憶體裝置526及536的接面。藉由向作用中裝置結構526及536的所選區(例如，源極及汲極區)植入不同類型的摻雜劑以形成接面來形成n型及p型FET。可藉由植入砷(As)或磷(P)來形成n型裝置，且可藉由植入硼(B)來形成p型裝置。
介層孔分別形成於導電結構537A-C及539A-B之上。為了形成介層孔，可在層間介電質(未圖示)中形成空腔的陣列，直至下伏的導電結構537A-C及539A-B。可例如使用電漿蝕刻製程(包括自由基電漿蝕刻、遠程電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來形成空腔，氣體源(諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合)可與鈍化氣體(諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合)一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可利用氣體(諸如Ar、He、Ne及其他合適的稀釋氣體及其組合)進行稀釋。作為非限制性實例，在蝕刻製程中可使用約10瓦特至約3,000瓦特的電源功率、約0瓦特至約3,000瓦特的偏壓功率、約1毫托至約5托的壓力及約0 sccm至約5,000 sccm的蝕刻氣體流量。然而，請注意，亦想到了在這些範圍外的電源功率、偏壓功率、壓力及流動速率。
然後用導電材料(例如，鎢(W)、銅(Cu)、鈷(Co)等)或高 k介電材料(例如，氧化鉿(HfO)、氮化鉭(TaN)等)填充空腔的陣列。導電材料可使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合、高縱橫比製程(high aspect ratio process，HARP)、另一種適用的製程或其組合來沉積。
根據一些實施例，複數個互連(例如，金屬)結構可在各個製造階段中之一者中在介層孔之上形成為信號線。參考第5L圖，形成複數個第一信號線(例如，位元線BL1_1、BL1_2、BL1_3及BL1_4以及共同源極/選擇線SL1_1及SL1_2)，該些第一信號線各自在第二方向(例如，Y方向)上將導電結構537A-C中之一者彼此耦接。位元線BL1_1、BL1_2、BL1_3及BL1_4連接至第一位元線驅動器(未圖示)，且共同源極/選擇線SL1_1及SL1_2連接至第一源極/選擇線驅動器(未圖示)。參考第5M圖，形成複數個第二信號線(例如，位元線BL2_1、BL2_2、BL2_3以及源極/選擇線SL2_1、SL2_2及SL2_3)，該些第二信號線各自在Y方向上將導電結構539A-B中之一者彼此耦接。位元線BL2_1、BL2_2、BL2_3連接至第二位元線驅動器(未圖示)，且源極/選擇線SL2_1、SL2_2及SL2_3連接至第二源極/選擇線驅動器(未圖示)。儘管展示了特定數目個位元線及源極/選擇線，但是實施例不限於此，且任何數目個位元線及源極/選擇線在本揭露內。
信號線可由導電材料(例如，鎢(W)、銅(Cu)、鈷(Co)等)形成。信號線亦可例如在形成通孔之後、在移除間隔物層之前使用雙鑲嵌製程來形成。雖然記憶體裝置500被展示為沒有間隔物層，但是在一些實施例中，間隔物層可保持包括在最終記憶體裝置500中。
第6A圖示出根據一些實施例的第一記憶體裝置部分500a的俯視圖。位元線BL1_1、BL1_2、BL1_3及BL1_4以及共同源極/選擇線SL1_1及SL1_2連接至複數個HE記憶體結構540a、540b、540c、540d、540e、540f、540g、540h、540i及540j。第6A圖的HE記憶體結構中之每一者與記憶體結構200類似或相同且可如上文關於記憶體結構200所描述來進行控制及操作。
位元線BL1_1連接至HE記憶體結構540a、540b、540c、540d及540e中之每一者的第一S/D區。共同源極SL1_1連接至HE記憶體結構540a、540b、540c、540d及540e中之每一者的第二S/D區。位元線BL1_2連接至HE記憶體結構540a、540b、540c、540d及540e中之每一者的第三S/D區。位元線BL1_3連接至HE記憶體結構540f、540g、540h、540i及540j中之每一者的第一S/D區。共同源極SL1_2連接至HE記憶體結構540f、540g、540h、540i及540j中之每一者的第二S/D區。位元線BL1_3連接至HE記憶體結構540f、540g、540h、540i及540j中之每一者的第三S/D區。因此，第一位元線驅動器及第一共同源極/選擇線驅動器可使用位元線BL1_1、BL1_2、BL1_3及BL1_4以及共同源極/選擇線SL1_1及SL1_2以及字元線(未圖示)來控制HE記憶體結構540a-540j。
第6B圖示出根據一些實施例的第二記憶體裝置部分500b的俯視圖。第6B圖展示位元線BL2_1、BL2_2、BL2_3及源極/選擇線SL2_1、SL2_2及SL2_3連接至複數個2位元記憶體結構550a、550b、550c、550d、550e、550f、550g、550h、550i、550j、550k、550l、550m、550n及550o。2位元記憶體結構550a-550o中之每一者與記憶體結構300類似或相同且可如上文關於記憶體結構300所描述來進行控制及操作。
位元線BL2_1連接至2位元記憶體結構550a、550b、550c、550d及550e中之每一者的第一S/D區。位元線BL2_2連接至2位元記憶體結構550f、550g、550h、550i及550j中之每一者的第一S/D區。位元線BL2_3連接至2位元記憶體結構550k、540l、550m、550n及550o中之每一者的第一S/D區。源極/選擇線SL2_1連接至2位元記憶體結構550a、550b、550c、550d及550e中之每一者的第二S/D區。源極/選擇線SL2_2連接至2位元記憶體結構550f、550g、550h、550i及550j中之每一者的第二S/D區。源極/選擇線SL2_3連接至2位元記憶體結構550k、540l、550m、550n及550o中之每一者的第二S/D區。
在本揭露的一個態樣中，揭示一種半導體裝置。該半導體裝置包括一基板，該基板包括一第一區域及一第二區域。該第一區域中的該半導體裝置包括：一第一記憶體層，該第一記憶體層沿著一垂直方向延伸；及一第一半導體通道，該第一半導體通道沿著該垂直方向延伸且耦接至該第一記憶體層的一部分。該第一區域中的該半導體裝置亦包括：第一、第二及第三導電結構，該第一、該第二及該第三導電結構沿著該垂直方向延伸。該第一及該第三導電結構耦接至該第一半導體通道的一側壁的末端部分，而該第二導電結構耦接至該第一半導體通道的該側壁的一中間部分。該第二區域中的該半導體裝置包括：一第二記憶體層，該第二記憶體層沿著該垂直方向延伸；及一第二半導體通道，該第二半導體通道沿著該垂直方向延伸且耦接至該第二記憶體層的一第一部分。該第二區域中的該半導體裝置包括：第四及第五導電結構，該第四及該第五導電結構沿著該垂直方向延伸。該第四及該第五導電結構耦接至該第二半導體通道的一側壁的末端部分，而沒有垂直延伸的導電結構介於該第四及該第五導電結構之間。
在本揭露的另一態樣中，揭示一種記憶體裝置。該記憶體裝置包括：一第一記憶體陣列，該第一記憶體陣列包含複數個第一記憶胞；及一第二記憶體陣列，該第二記憶體陣列包含複數個第二記憶胞。該第一及該第二記憶體陣列利用介於其間的一隔離結構彼此鄰接。該些第一記憶胞中之相鄰兩者可操作地耦接至一共同源極線。該些第二記憶胞中之每一者可操作地耦接至一相應的單個源極線。
在本揭露的又一態樣中，揭示一種用於製造記憶體裝置的方法。該方法包括：提供一包括一第一區域及一第二區域的基板；在該第一及該第二區域兩者之上形成一堆疊，該堆疊包含交替地堆疊在彼此之上的複數個絕緣層及複數個犧牲層；及形成一延伸穿過該堆疊的記憶體層，該記憶體層沿著一垂直方向及一橫向方向延伸。該方法亦包括：形成一延伸穿過該堆疊的半導體通道層，該半導體通道層亦沿著該垂直方向及該橫向方向延伸。該方法進一步包括：在該第一區域中將該半導體通道層切割成複數個第一半導體通道；及在該第二區域中將該半導體通道層切割成複數個第二半導體通道。該方法亦包括：在該第一區域中形成第一導電結構的一三重體，該些第一導電結構在該垂直方向上延伸以與該些第一半導體通道中之每一者接觸；及在該第二區域中形成一對第二導電結構，該些第二導電結構在該垂直方向上延伸以與該些第二半導體通道中之每一者接觸。
如本文所使用，術語「約」及「近似」通常意謂所述值加或減10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，約1000將包括900至1100。
前述內容概述了若干實施例的特徵，以便熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，他們可容易使用本揭露作為基礎來設計或修改其他製程及結構以便實現本文所介紹的實施例的相同目的及/或達成此等實施例的相同優點。熟習此項技術者亦應意識到，此類等效構造不脫離本揭露的精神及範疇，且他們可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及變更。
100A,100B:記憶體裝置 102a,104a,112a,114a:記憶庫 102b,104b,112b,114b:記憶體陣列 102c,112c,104c,114c:記憶胞 106,116:子陣列隔離層 108,118:庫隔離區 200,260,300:記憶體結構 200a,200b:HE記憶胞 202,262,302:閘電極 203,263,303:記憶體層 204,208,304:位元線/BL 206,306:源極線/SL 210,270,310:半導體通道 212,312:隔離區 300a,300b:2位元記憶胞 310a:源極/汲極區、S/D區 310b:源極/汲極區、S/D區 314a,314b:偶極 316:可逆區 318a,318b:通道帶障壁部分/CBB部分 319,320,328:波形 400:製程 402,404,406,408,410,412,414,416:操作 500:記憶體裝置 500a:第一記憶體裝置部分 500b:第二記憶體裝置部分 501:基板 501a:第一區域 501b:第二區域 502:堆疊 504,516:絕緣層 506:犧牲層 508:第一溝槽 510:閘極層 512:記憶體層 514:半導體通道層 518:第二溝槽 520:段 522:隔離結構 524,534:半導體通道 526,536:作用中裝置結構 528,538:內部間隔物 537A~537C:導電結構 539A~539B:導電結構 540a~540j:高耐久性記憶體結構/HE記憶體結構 550a~550o:2位元記憶體結構
當結合隨附圖式來閱讀時，根據以下詳細描述將最好地理解本揭露的態樣。請注意，根據業內的標準做法，並未按比例繪製各種特徵。事實上，為了論述的清楚起見，可任意增大或減小各種特徵的尺寸。 第1A圖及第1B圖分別示出根據一些實施例的3D記憶體裝置的兩個示例性結構。 第2A圖示出根據一些實施例的記憶體結構的橫截面視圖。 第2B圖示出根據一些實施例的第2A圖的記憶體結構的俯視圖。 第3A圖示出根據一些實施例的2位元記憶胞的橫截面。 第3B圖、第3C圖及第3D圖示出波形，該些波形示出根據一些實施例的第3A圖的2位元記憶胞的操作。 第4圖示出根據一些實施例的製造3D記憶體裝置的示例性處理的流程圖。 第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖、第5G圖、第5H圖、第5I圖、第5J圖、第5K圖、第5L圖及第5M圖各自示出根據一些實施例的示例性3D記憶體裝置在各個製造階段期間的透視圖。 第6A圖及第6B圖分別示出根據一些實施例的記憶體裝置的各部分的俯視圖。
400:製程
402,404,406,408,410,412,414,416:操作

Claims (20)

  1. 一種半導體裝置，包含： 一基板，該基板包括一第一區域及一第二區域； 其中該第一區域中的該半導體裝置包含： 一第一記憶體層，該第一記憶體層沿著一垂直方向延伸； 一第一半導體通道，該第一半導體通道沿著該垂直方向延伸且耦接至該第一記憶體層的一部分； 第一、第二及第三導電結構，該第一、該第二及該第三導電結構沿著該垂直方向延伸，其中該第一及該第三導電結構耦接至該第一半導體通道的一側壁的末端部分，而該第二導電結構耦接至該第一半導體通道的該側壁的一中間部分； 其中該第二區域中的該半導體裝置包含： 一第二記憶體層，該第二記憶體層沿著該垂直方向延伸； 一第二半導體通道，該第二半導體通道沿著該垂直方向延伸且耦接至該第二記憶體層的一第一部分； 第四及第五導電結構，該第四及該第五導電結構沿著該垂直方向延伸，其中該第四及該第五導電結構耦接至該第二半導體通道的一側壁的末端部分，而沒有垂直延伸的導電結構介於該第四及該第五導電結構之間。
  2. 如請求項1所述之半導體裝置，其中該第一記憶體層的該部分、該第一半導體通道及該第一至該第三導電結構至少部分地形成第一串第一記憶胞及第二串第一記憶胞，且其中該第二記憶體層的該第一部分、該第二半導體通道及該第四至該第五導電結構至少部分地形成第一串第二記憶胞，該些第一記憶胞中之每一者用以儲存一單個位元，且該些第二記憶胞中之每一者用以儲存一對位元。
  3. 如請求項2所述之半導體裝置，其中該第二區域中的該半導體裝置進一步包含： 一第三半導體通道，該第三半導體通道沿著該垂直方向延伸且耦接至該第二記憶體層的一第二部分； 第八及第九導電結構，該第八及該第九導電結構沿著該垂直方向延伸，其中該第八及該第九導電結構耦接至該第三半導體通道的一側壁的末端部分，而沒有垂直延伸的導電結構介於該第八及該第九導電結構之間； 其中該第二記憶體層的該第二部分、該第三半導體通道及該第八至該第九導電結構至少部分地形成第二串該些第二記憶胞。
  4. 如請求項1所述之半導體裝置，其中該第一及該第三導電結構電連接至一第一位元線驅動器，且該第二導電結構電連接至一第一源極線驅動器。
  5. 如請求項1所述之半導體裝置，其中該四導電結構電連接至一第二位元線驅動器，且該第五導電結構電連接至一第二源極線驅動器。
  6. 如請求項1所述之半導體裝置，其中該第一區域中的該半導體裝置進一步包含一第六導電結構，該第六導電結構沿著一橫向方向延伸，經由該第一記憶體層的該部分耦接至該第一半導體通道。
  7. 如請求項6所述之半導體裝置，其中該第六導電結構電連接至一第一字元線驅動器。
  8. 如請求項1所述之半導體裝置，其中該第二區域中的該半導體裝置進一步包含一第七導電結構，該第七導電結構沿著一橫向方向延伸，經由該第二記憶體層的該第一部分耦接至該第二半導體通道。
  9. 如請求項8所述之半導體裝置，其中該第七導電結構電連接至一第二字元線驅動器。
  10. 一種記憶體裝置，包含： 一第一記憶體陣列，該第一記憶體陣列包含複數個第一記憶胞；及 一第二記憶體陣列，該第二記憶體陣列包含複數個第二記憶胞； 其中該第一及該第二記憶體陣列利用介於其間的一隔離結構彼此鄰接； 其中該些第一記憶胞中之相鄰兩者可操作地耦接至一共同源極線；且 其中該些第二記憶胞中之每一者可操作地耦接至一相應的單個源極線。
  11. 如請求項10所述之記憶體裝置，其中該第一及該第二記憶體陣列分別包括該些第一記憶胞的堆疊及該些第二記憶胞的堆疊。
  12. 如請求項10所述之記憶體裝置，其中該些第一記憶胞中之每一者用以儲存一單個位元，且該些第二記憶胞中之每一者用以儲存一對位元。
  13. 如請求項10所述之記憶體裝置，其中該些第一記憶胞中之相鄰兩者可操作地耦接至不同的位元線。
  14. 如請求項13所述之記憶體裝置，其中該些第一記憶胞中之相鄰兩者可操作地耦接至一共同字元線。
  15. 如請求項10所述之記憶體裝置，其中該些第二記憶胞中之每一者可操作地耦接至一相應的單個位元線。
  16. 一種用於製造記憶體裝置的方法，包含以下步驟： 提供一包括一第一區域及一第二區域的基板； 在該第一及該第二區域兩者之上形成一堆疊，該堆疊包含交替地堆疊在彼此之上的複數個絕緣層及複數個犧牲層； 形成一延伸穿過該堆疊的記憶體層，該記憶體層沿著一垂直方向及一橫向方向延伸； 形成一延伸穿過該堆疊的半導體通道層，該半導體通道層亦沿著該垂直方向及該橫向方向延伸； 在該第一區域中將該半導體通道層切割成複數個第一半導體通道； 在該第二區域中將該半導體通道層切割成複數個第二半導體通道； 在該第一區域中形成第一導電結構的一三重體，該些第一導電結構在該垂直方向上延伸以與該些第一半導體通道中之每一者接觸；及 在該第二區域中形成一對第二導電結構，該些第二導電結構在該垂直方向上延伸以與該些第二半導體通道中之每一者接觸。
  17. 如請求項16所述之方法，其中該記憶體層由一鐵電材料形成。
  18. 如請求項16所述之方法，進一步包含以下步驟： 替換該第一區域中的該堆疊的該些犧牲層的部分以形成複數個第三導電結構，其中該些第三導電結構各自沿著第一方向延伸；及 替換該第二區域中的該堆疊的該些犧牲層的部分以形成複數個第四導電結構，其中該些第四導電結構各自沿著該第一方向延伸。
  19. 如請求項18所述之方法，其中該些第三導電結構可操作地耦接至該些第一半導體通道中之每一者的相應的不同部分，且該些第四導電結構可操作地耦接至該些第二半導體通道中之每一者的相應的不同部分。
  20. 如請求項16所述之方法，進一步包含以下步驟：形成一介於該第一區域及該第二區域之間的隔離結構。
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