CN111276486A - 新型3d nand存储器件及其形成方法 - Google Patents

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Abstract

提供了一种3D‑NAND存储器件及其形成方法。该存储器件包括衬底、设置于衬底上方的底部选择栅极(BSG)、位于BSG上方并且具有阶梯配置的多条字线，以及设置于衬底、BSG和多条字线之间的多个绝缘层。在公开的存储器件中，一个或多个第一电介质沟槽形成于BSG中并且沿衬底的长度方向延伸，以将BSG分隔成多个子BSG。此外，一个或多个公共源极区形成于衬底上方并且在衬底的长度方向上延伸。一个或多个公共源极区还延伸穿过BSG、多条字线和多个绝缘层。

Description

新型3D NAND存储器件及其形成方法
本申请是申请日为2018年12月7日，申请号为201880002892.5(PCT/CN2018/119908)，发明名称为“新型3D NAND存储器件及其形成方法”的中国专利申请的分案申请。
背景技术
集成电路中器件的特征尺寸收缩到了普通存储单元技术的极限，设计者已经在寻找用于堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的技术。
3D-NAND存储器件是堆叠多个平面的存储器单元以实现更大存储容量并实现更低的每比特成本的示范性器件。3D-NAND技术向着高密度和高容量转移，尤其从64L到128L架构转移，垂直于衬底的垂直方向上字线层(或栅极控制层)的数量已经显著增加。字线层的数量增加导致3D-NAND存储器件的块尺寸显著增大，这又引起更长的读取和擦除时间、更长的数据传输时间和更低的存储效率。
发明内容
本发明的概念涉及具有划分的块结构的3D-NAND存储器件的形成以及基于划分的块结构执行部分块擦除的方法。
相关3D-NAND存储器件可以包括多个存储单元块或存储单元阵列。每个块可以包括多个垂直NAND存储单元串。垂直NAND存储单元串均可以具有沿衬底的高度方向(或Z方向)在衬底上方相继并串行设置的一个或多个底部选择晶体管(BST)、一个或多个伪BST、多个存储单元(MC)、一个或多个伪顶部选择晶体管(TST)以及一个或多个TST。每个垂直NAND存储单元串中的最下方BST的源极区连接到公共源极线(CSL)，每个垂直NAND存储单元串中的最上方TST的漏极区连接到位线。在相关3D-NAND存储器件中，同一块的垂直NAND存储单元串可以共享底部选择栅极(BSG)。共享BSG因此在操作相关3D-NAND存储器件，例如擦除相关3D-NAND存储器件期间，同时控制该块中垂直NAND存储单元串的所有BST。由于相关3D-NAND存储器件转移到具有增大块尺寸的更高容量，所以共享BSG能够诱发更长的擦除时间、更长的数据传输时间和更低的存储效率。
在公开的3D-NAND存储器件中，可以通过一个或多个第一电介质沟槽将共享BSG划分成多个子BSG，从而将每个块分隔成多个子块。因此，每个子块都具有相应的子BSG，可以通过控制相应子BSG而单独操作每个子块。通过引入划分的BSG结构，公开的3D-NAND存储器件可以有效地减小寄生电容以及BSG和相邻电介质层之间的耦合效应，并显著改善底部选择晶体管(BST)的Vt性能。此外，可以显著减少擦除时间和数据传输时间，还可以改善数据存储效率。
在公开的3D-NAND存储器件中，通过一个或多个第二电介质沟槽将共享/公共TSG划分成多个子TSG，每个子块还可以具有相应的子顶部选择栅极(子TSG)。每个子TSG能够在读取/编程操作期间控制相应的子块。在一些实施例中，可以经由相同的标线组形成第一和第二电介质沟槽，从而可以降低制造成本。
根据本公开的一方面，提供了一种存储器件。该存储器件可以包括衬底、设置在衬底上方的底部选择栅极(BSG)、位于BSG上方并具有阶梯配置的多条字线，以及位于多条字线上方的顶部选择栅极(TSG)。该存储器件还包括设置于衬底、BSG、多条字线和TSG之间的多个绝缘层。在公开的存储器件中，一个或多个第一电介质沟槽形成于BSG中并沿衬底的长度方向延伸，以将BSG分隔成多个子BSG。
此外，一个或多个第二电介质沟槽形成于所述TSG中并沿所述衬底的长度方向(X方向)延伸，以将所述TSG分隔成多个子TSG。该存储器件还包括形成于衬底上方并在衬底的长度方向上延伸的一个或多个公共源极区。一个或多个公共源极区中的每个都延伸穿过BSG、多条字线、TSG和多个绝缘层，并经由相应掺杂区与衬底电耦合。一个或多个公共源极区、第一电介质沟槽以及第二电介质沟槽还在衬底的长度方向上彼此平行地延伸。
在一些实施例中，第一电介质沟槽和第二电介质沟槽在衬底的宽度方向(Y方向)上彼此对准，并由多条字线分隔开。
该存储器件还包括沿垂直于衬底的衬底高度方向(Z方向)在衬底上方形成的多个沟道结构。多个沟道结构中的每个都穿过BSG、多条字线、TSG和多个绝缘层，并经由延伸到衬底中的相应底部沟道接触与衬底电耦合。多个沟道结构中的每个还包括沟道层、隧穿层、电荷捕获层和势垒层。
存储器件还包括沿衬底的高度方向形成的多个伪沟道结构。所述多个伪沟道结构穿过所述BSG、所述多条字线和所述多个绝缘层，以延伸到所述衬底中。
该存储器件还包括多个存储单元串。每个存储串包括相应的沟道结构、相应的子BSG、多条字线、相应的子TSG以及将相应的子BSG、多条字线和相应的子TSG彼此分隔开的多个绝缘层。
该存储器件还包括多个存储单元子块。每个存储单元子块包括相应的多个存储单元串，存储单元串连接到同一子BSG和同一子TSG，且单独操作每个存储单元子块。
存储器件还可以包括沿衬底的高度方向形成的多个伪沟道结构。所述多个伪沟道结构穿过所述BSG、所述多条字线、所述TSG和所述多个绝缘层，以延伸到所述衬底中。
在一些实施例中，所述一个或多个第一电介质沟槽和所述一个或多个公共源极区交替设置于所述衬底的宽度方向中，从而在其间设置多个沟道结构。
在一些实施例中，该存储器件还包括一个或多个伪BSG，所述一个或多个伪BSG形成于所述多条字线和所述BSG之间，被所述一个或多个第一电介质沟槽分隔成多个伪子BSG，并由所述多个绝缘层与所述多条字线和所述BSG分隔开。
在一些实施例中，该存储器件还包括一个或多个伪TSG，所述一个或多个伪TSG形成于所述多条字线和所述TSG之间，被所述一个或多个第二电介质沟槽分隔成多个伪子TSG，并由所述多个绝缘层与所述多条字线和所述TSG分隔开。
根据本公开的一方面，提供了一种用于制造存储器件的方法。在公开的方法中，在衬底上方形成底部选择栅极(BSG)层，在BSG层上方形成一个或多个伪BSG层，并在衬底、BSG层和一个或多个伪BSG层之间设置多个第一绝缘层。接下来，形成一个或多个第一电介质沟槽。该一个或多个第一电介质沟槽穿过BSG层、一个或多个伪BSG层和多个第一绝缘层，并沿衬底的长度方向延伸到衬底中。该BSG层被一个或多个第一电介质沟槽分隔成多个子BSG层，该一个或多个伪BSG层被一个或多个第一电介质沟槽分隔成多个伪子BSG层。
在公开的方法中，在伪BSG层上方依次形成多个字线层，在多个字线层上方形成一个或多个伪顶部选择栅极(TSG)层，在伪TSG层上方形成TSG层，并在伪BSG层、多个字线层、一个或多个伪TSG层和TSG层之间设置多个第二绝缘层。接下来，形成一个或多个第二电介质沟槽。第二电介质沟槽在衬底的长度方向上延伸，并穿过一个或多个伪TSG层、TSG层和多个第二绝缘层的将最上方字线层、一个或多个伪TSG层和TSG层彼此分隔开的一部分。第一电介质沟槽和第二电介质沟槽在衬底10的宽度方向上彼此对准，并由多个字线层分隔开。该TSG层被一个或多个第二电介质沟槽分隔成多个子TSG层，该一个或多个伪TSG层被一个或多个第二电介质沟槽分隔成多个伪子TSG层。
根据本公开的又一方面，提供了一种用于擦除3D-NAND存储器件的方法。该3D-NAND存储器件形成于衬底上方并包括多个垂直NAND串，其中所述多个垂直NAND串的第一块连接到第一底部选择栅极(BSG)，所述多个垂直NAND串的第二块连接到第二BSG，所述第一BSG和所述第二BSG由电介质沟槽分隔，所述垂直NAND串的第一块和第二块二者都连接到多条共享字线。在公开的方法中，该衬底被设置到第一电压，第一BSG被设置到低于第一电压的第二电压，第二BSG被设置到高于第二电压的第三电压，且一条或多条字线被设置到等于零的第四电压。
在一些实施例中，通过向第一BSG施加第二电压来擦除多个垂直NAND串的第一块，通过向第二BSG施加第三电压不擦除多个垂直NAND串的第二块。
附图说明
在阅读附图时，从以下具体实施方式可以最好地理解本公开的各方面。要指出的是，根据业内标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰，可以任意增大或减小各种特征的尺度。
图1A是根据本公开示范性实施例的3D-NAND存储器件的截面图。
图1B是根据本公开示范性实施例的3D-NAND存储器件的俯视图。
图1C-1是根据本公开示范性实施例的3D-NAND存储器件中的沟道结构的第一截面图。
图1D-1是根据本公开示范性实施例的3D-NAND存储器件中的沟道结构的第一俯视图。
图1C-2是根据本公开示范性实施例的3D-NAND存储器件中的沟道结构的第二截面图。
图1D-2是根据本公开示范性实施例的3D-NAND存储器件中的沟道结构的第二俯视图。
图1E是根据本公开示范性实施例的3D-NAND存储器件的等效电路图。
图2是根据本公开示范性实施例的三维3D-NAND存储器件的示意透视图。
图3A是根据本公开示范性实施例的相关3D-NAND存储器件的截面图。
图3B是根据本公开示范性实施例的相关3D-NAND存储器件的等效电路图。
图4A是根据本公开示范性实施例用于擦除相关3D-NAND存储器件的操作参数的示意图。
图4B是根据本公开示范性实施例用于擦除3D-NAND存储器件的另一操作参数的示意图。
图5A到11D是根据本公开示范性实施例制造3D-NAND存储器件的各中间步骤的截面图和俯视图。
图12是根据本公开示范性实施例用于制造3D-NAND存储器件的工艺的流程图。
具体实施方式
以下公开提供了很多不同实施例或示例，用于实施所提供主题的不同特征。下文描述了部件和布置的具体示例以简化本公开。这些当然仅仅是示例而并非意在加以限制。例如，以下描述中在第二特征上方或上形成第一特征可以包括这样的实施例：其中，第一特征和第二特征被形成为可以直接接触的特征，还可以包括这样的实施例：其中，可以在第一特征和第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复的目的在于简化和清晰，并非自身指明所述各实施例和/或配置之间的关系。
此外，空间相关术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中用于描述的方便以描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所示取向之外的设备使用或操作过程中的不同的取向。设备可以另外的方式取向(旋转90度或处于其他的取向)，并且本文中使用的空间相对描述词可以类似被相应地解释。
图1A为3D-NAND存储器件100的截面图，图1B为3D-NAND存储器件100的俯视图，其中图1A中3D-NAND存储器件100的截面图是从图1B中沿衬底的Z方向(即，高度方向)的线A-A’获得的。图1B中的虚线表示透视图。
如图1A中所示，存储器件100可以具有由硅制成的衬底10，形成于衬底10顶部上的高压P型阱(HVPW)14，以及设置于HVPW下方的深N型阱12。HVPW 14从衬底10的顶表面延伸并根据设计要求进入衬底中，深度从0.5μm到5μm。HVPW 14可以具有顶部和底部。HVPW 14的顶部(未示出)与衬底10的顶表面平齐，并利用硼以10e11cm-3到10e14cm-3的掺杂剂浓度掺杂。HVPW 14的顶部形成阵列(即，存储单元区)P阱。阵列P阱也称为“有源凹槽(tub)”，因为在擦除存储器件或对存储器件进行编程期间向凹槽施加电压。顶部还可以被配置成在控制电路占据的周边中生成双极结型晶体管(BJT)器件。HVPW 14的底部(未示出)形成于顶部下方，并利用磷以10e11cm-3到10e14cm-3的掺杂剂浓度掺杂。底部生成有助于将阵列P阱(即，顶部)与周边P阱隔离的深“N凹槽”。底部还可以被配置为在周边中生成BJT器件。
图1A中所示的深N型阱12可以通过高能植入，利用磷，以10e11 cm-3到10e14 cm-3的掺杂剂浓度掺杂。深N型阱12形成于HVPW 14下方，并根据设计要求延伸到衬底中，深度从0.1μm到1μm。在一些实施例中，深N型阱12可以围绕HVPW 14，以将HVPW 14与相邻部件隔离。
仍然参考图1A，存储器件100还可以具有在HVPW 14中形成的一个或多个P+区24a和24b。P+区从衬底10的顶表面延伸并进入衬底中，深度从0.01μm到0.2μm。可以利用硼，以10e14 cm-3到10e18 cm-3的掺杂剂浓度对P+区掺杂。在后续制造步骤中，可以在每个P+区上方形成相应阵列接触部，P+区被配置为减小阵列接触部和HVPW之间的电阻。
类似地，可以在衬底10中形成一个或多个N+区18和22。N+区18和22从衬底的顶表面延伸并延伸进入衬底中，深度从0.01μm到0.2μm。可以利用磷，以10e14 cm-3到10e18 cm-3的掺杂剂浓度对N+区掺杂。在N+区上方，可以在接下来的制造步骤中形成一个或多个衬底接触部(未示出)，且N+区被配置成减小衬底接触部和衬底之间的电阻。
公开的存储器件100还可以包括一个或多个高压N型阱(HVNW)。每个N+区都可以被相应的高压N型阱(HVNW)围绕。例如，N+区22被HVNW20围绕，N+区18被HVNW 16围绕。可以利用磷，以10e11cm-3到10e14cm-3的掺杂剂浓度对衬底掺杂，从而形成HVNW。HVNW从衬底的顶表面延伸并延伸进入衬底10中，深度从0.1μm到1μm。HVNW被配置为将N+区与相邻部件隔离。
仍然参考图1A，在衬底上方依次设置底部选择栅极(BSG)62p、一个或多个伪BSG(或底部伪字线，例如62n-62o)、多条字线(例如，62d-62m)、一个或多个伪顶部选择栅极(TSG)(或顶部伪字线，例如62b-62c)和TSG 62a。此外，在衬底10、BSG、伪BSG、字线、伪TSG和TSG之间设置多个绝缘层，例如17个绝缘层60a-60q，以将衬底10、BSG、伪BSG、字线、伪TSG和TSG彼此分隔开。
在一些实施例中，在衬底10上方以阶梯配置交替堆叠绝缘层60、BSG、伪BSG、字线、伪TSG和TSG，其中TSG 62a和最上绝缘层60具有最小长度，BSG 62p和最下绝缘层60q具有最长长度。
应当理解，图1A仅仅是示范性3D-NAND存储器件100，3D-NAND存储器件100可以包括任意数量的BSG、伪BSG、字线、伪TSG和TSG。例如，3D-NAND存储器件100可以具有三个BSG、三个TSG和64条字线。
在一些实施例中(即，栅极最后形成技术)，首先使用牺牲层(即，SiN)形成图1A中所示的BSG 62p、伪BSG 62n-62o、字线62d-62m、伪TSG62b-62c和TSG 62a。可以去除牺牲层并利用高K层、胶层和一个或多个金属层替代牺牲层。高K层可以由氧化铝(Al2O3)和/或氧化铪(HfO2)和/或氧化钽(Ta2O5)和/或高K(介电常数)的某种物质制成。金属层可以由例如，钨(W)、钴(Co)制成。根据产品规范、器件操作、制造能力等的要求，字线的厚度可以在10nm到100nm的范围中。在图1的实施例中，绝缘层60可以由厚度从5nm到50nm的SiO2制成。
仍然参考图1A，在一个或多个BSG(例如，62p)和一个或多个伪BSG(例如，62n-62o)中形成一个或多个第一电介质沟槽(或第一沟槽)，例如，两个第一沟槽26和28。第一沟槽26和28在衬底10的X方向(即，长度方向)上延伸，以将BSG 62p和伪BSG 62n-62o层分隔成多个子BSG和子伪BSG，或例如多个单元串。例如，图1A所示的实施例中包括三个子BSG62p-1、62p-2和62p-3。此外，在一个或多个TSG(例如，62a)和一个或多个伪TSG(例如，62b-62c)中形成图1A中所示的一个或多个第二电介质沟槽(或第二沟槽)，例如两个第二沟槽56和58。第二沟槽也在衬底10的X方向(即，长度方向)上延伸，以将TSG 62a和伪TSG 62b-62c分隔成多个子TSG和子伪TSG。例如，图1A中示出了子TSG 62a-1、两个子伪TSG 62b-1和62c-1。在一些实施例中，第一沟槽和第二沟槽在衬底10的Y方向(即，宽度方向，俯视图)上彼此光学对准，并由多条字线62d-62m分隔开。在一些实施例中，第一和第二沟槽可以具有50nm到150nm的CD，并利用SiO2、SiON、SiOCN或其他适当的电介质材料填充。在一些实施例中，第一沟槽26和28能够延伸到HVPW 14中，深度介于10nm和100nm之间。
通过向存储器件100中引入第一沟槽和第二沟槽，将BSG和TSG分隔成多个子BSG和子TSG。子BSG和子TSG可以将存储器件100分成多个子块，或者例如多个单元串。每个子块都具有相应的子BSG和相应的子TSG。可以通过控制相应的子BSG和相应的子TSG单独操作每个子块。对应地，公开的3D-NAND存储器件100可以精确控制期望子块/阵列区，从而有效地减少编程时间、读取时间、擦除时间和数据传输时间，并显著改善数据存储效率。
仍然参考图1A，一个或多个公共源极区(CSR)，例如一个公共源极区52，形成于衬底上方，并在衬底的X方向(长度方向)上延伸。公共源极区52通过BSG 62p、伪BSG 62n-62o、多条字线62d-62m、伪TSG 62b-62c、TSG 62a和多个绝缘层60，并经由掺杂区54与衬底10电耦合。公共源极区52、第一沟槽26和28，以及第二沟槽56和58在衬底10的X方向(长度方向)上彼此平行地延伸。公共源极区52可以具有与掺杂区54电耦合的侧部和底部。沿侧部并与字线62d-62m和绝缘层60直接接触地形成电介质间隔体68。沿电介质间隔体68并在掺杂区54上方形成导电层70。公共源极区52还包括沿电介质间隔体68并在导电层70上方形成的顶部接触部64。掺杂区54可以是通过一个或多个离子注入工艺掺杂的N型。在图1A的实施例中，电介质间隔体68由SiO2制成，导电层70由多晶硅制成，顶部接触部64由钨制成。
在一些实施例中，公共源极区52可以具有连续配置，以沿衬底的X方向(长度方向)延伸。在一些实施例中，公共源极区52可以被分隔成两个或更多子CSR。子CSR在衬底的X方向上彼此对准。
在3D-NAND存储器件100中，在衬底10上方沿衬底的Z方向(或高度方向)形成多个沟道结构。如图1A所示，包括五个触点结构30、32、34、36和38。每个沟道结构都穿过BSG、伪BSG、字线、伪TSG、TSG和绝缘层，并经由延伸到衬底中的相应底部沟道接触部与衬底电耦合。例如，触点结构30经由图1C中所示的底部接触部202与衬底电耦合。此外，每个沟道结构还包括沟道层206、隧穿层208、电荷捕获层210和势垒层212，图1C和1D中详细示出了这些层。
存储器件100还可以包括沿衬底的Z方向(高度方向)形成的多个伪沟道结构。例如，存储器件100中包括六个伪沟道结构40、42、44、46、48和50。在一些实施例中，可以将存储器件100分成三个区域：两个阶梯区域100A和100C以及芯区域100B。如图所示，阶梯区域100A和100C可以布置于存储器件100的中央芯区域100B的单侧或两侧上。阶梯区域100A和100C不包括任何沟道结构，芯区域100B包括多个沟道结构。在一些实施例中，伪沟道结构仅形成于阶梯区域100A和100C中，并穿过BSG、伪BSG、字线和绝缘层，以延伸到衬底中。在其他实施例中，伪沟道结构可以形成于阶梯区域100A和100C和芯区域100B两者中。在伪沟道结构形成于芯层100B中时，伪沟道结构穿过TSG、伪TSG、字线、伪BST和BSG并延伸到衬底中。伪沟道结构充当保持部件以在去除牺牲字线时支撑阶梯区域和/或芯区域。在图1A的实施例中，伪沟道结构由SiO2制成。
图1B是根据本公开一些实施例的3D NAND存储器件100的俯视图。如图1B中所示，存储器件100可以具有沿衬底10的X方向(长度方向)延伸的三个公共源极区52a-52c。公共源极区52b和52c设置于具有连续配置的存储器件100的两个边界处。公共源极区52b和52c能够充当针对存储器件100的公共源极区，并进一步将存储器件100与相邻部件隔离。在一些实施例中，存储器件100是3D-NAND芯片(未示出)的存储单元块之一。公共源极区52b和52c相应地将存储器件100(或存储单元块100)与3D-NAND芯片的相邻存储单元块隔离开。公共源极区52a设置于存储器件100的中间位置处。公共源极区52a被一个或多个“H切口”分隔成两个或更多子CSR。如图1B中所示，CRS 52a被H切口72分隔成两个子CSR52a-1和52a-2。
仍然参考图1B，第一沟槽26和28以及第二沟槽56和58在衬底10的Y方向(宽度方向)上彼此任选地对准。第一沟槽和第二沟槽设置于两个相邻的公共源极区之间。例如，第一沟槽26和第二沟槽56对准并设置于公共源极区52a和公共源极区52b之间。此外，伪沟道结构40、42和44位于阶梯区域100A处，伪结构46、48和50位于阶梯区域100C处。多个沟道结构，例如沟道结构30、32设置于芯区域100B中。
通过引入第一/第二沟槽，3D-NAND存储器件100(或存储单元块100)可以被分成多个子块。例如，图1B中形成三个子块SUB-BLK 1-3。每个子块都可以具有相应的子BSG和相应的子TSG。通过由第一沟槽将BSG 62p分隔成三个子BSG(即，62p-1、62p-2和62p-3)来形成子BSG，通过由第二沟槽将TSG 62a分隔成三个子TSG来形成子TSG。应当提到的是，SUB-BLK 2可以具有通过H切口72彼此电连接的两个部分SUB-BLK2_1和SUB-BLK_2。因此，SUB-BLK 2可以具有比SUB-BLK 1和SUB-BLK 3更大的尺寸。如果不引入第一/第二沟槽，存储器件100(或存储单元块100)具有共享的BSG，例如62p，和共享的TSG，例如62a。
应当理解，图1B仅仅是示范性3D NAND存储器件100，3D-NAND存储器件100可以包括两个相邻公共源极区之间任意数量的第一沟槽或第二沟槽。例如，两个或更多第一沟槽或两个或更多第二沟槽可以设置于两个相邻公共源极区之间。3D-NAND存储器件100还可以包括任意数量的公共源极区。
图1C-1是3D-NAND存储器件100中沟道结构30的第一截面图，图1D-1是沟道结构30的第一俯视图，其中图1C-1的截面图是从图1D-1中沿衬底Z方向(高度方向)的线B-B’获得的。图1C-2是沟道结构30的第二截面图，图1D-2是第二俯视图，其中图1C-2的截面图是从图1D-2中沿衬底Z方向(高度方向)的线C-C’获得的。
如图1C-1/1D-1所示，沟道结构30可以具有带侧壁和底部区域的圆柱形状。当然，其他形状是可能的。沟道结构30沿垂直于衬底10的Z方向形成，并经由位于沟道结构底部区域的底部沟道接触部202与衬底10电耦合。沟道结构30还包括沟道层206、隧穿层208、电荷捕获层210和势垒层212。沿沟道结构30的侧壁并在底部沟道接触部202的上方形成势垒层212。势垒层212与字线62d-62m和绝缘层60直接接触。沿势垒层212并在底部沟道接触部202上方形成电荷捕获层210，沿电荷捕获层210并在底部沟道接触部202上方形成隧穿层208。沟道层206具有沿隧穿层208形成的侧部，并具有通过位于底部沟道接触部202上方的隧穿层208、电荷捕获层210和势垒层212的底部延伸的T形底部。沟道层206的T形底部进一步位于底部接触206上方，并直接接触底部沟道接触部202。此外，隧穿层208、电荷捕获层210和势垒层212能够形成沟道结构30中的“L脚”配置。L脚配置可以包括沿沟道结构侧壁形成的侧部以及在底部沟道接触部202上方的底部。
沟道结构30还可以具有沿沟道层206形成以填充沟道结构30的沟道绝缘层204。沟道绝缘层204可以具有通过沟道层206、隧穿层208、电荷捕获层210和势垒层212的底部延伸并落在沟道层206上的T形底部。在一些实施例中，沟道绝缘层204可以包括位于沟道绝缘层204的中间位置的孔隙。沟道结构30还可以包括沿沟道绝缘层204形成并直接接触沟道层206的顶部沟道接触部214。顶部沟道接触部214位于TSG 62a上方，以防止顶部沟道接触部214和TSG 62a之间的任何电气干扰。在沟道结构30中，在BSG 62p和底部沟道接触部202之间进一步形成栅极电介质层216。栅极电介质层216可以位于绝缘层60p和60q之间，并具有环形形状以围绕底部沟道接触部202。
在图1C-1/1D-1的实施例中，势垒层212由SiO2制成。在另一个实施例中，势垒层212可以包括多个层，例如SiO2和Al2O3。在图1C-1/1D-1的实施例中，电荷捕获层210由SiN制成。在另一个实施例中，电荷捕获层210可以包括多层配置，例如SiN/SiON/SiN多层配置。在一些实施例中，隧穿层208可以包括多层配置，例如SiO/SiON/SiO多层配置。在图1C-1/1D-1的实施例中，沟道层206由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。沟道绝缘层204可以由SiO2制成，顶部和底部沟道接触部可以由多晶硅制成。
如图1C-1/1D-1所示，沟道结构30可以具有圆柱形状。不过，本公开不限于此，该沟道结构30可以形成为其他形状，例如正方柱形、椭圆柱形或任何其他适当形状。
图1C-2/1D-2提供了另一种配置以在沟道结构30中设置顶部沟道接触部214。如图1C-2/1D-2所示，沿绝缘层60a并在沟道层206、隧穿层208、电荷捕获层210、势垒层212和沟道绝缘层204上方形成顶部沟道接触部214。顶部沟道接触部214的底表面直接接触沟道层206的顶表面。与图1C-1/1D-1中的顶部沟道接触部214相比，图1C-2/1D-2中的顶部沟道接触部214具有更大尺寸，这进而提供了更大的工艺窗口，以在顶部沟道接触部上方设置接下来形成的通孔。
图1E是根据本公开示范性实施例的3D NAND存储器件的等效电路图。如图1E中所示，该电路图包括存储单元块200或存储单元阵列200。存储单元块200可以包括多个垂直NAND存储单元串ST0-ST17。存储单元串中的每个可以具有一个或多个底部选择晶体管(BST)、一个或多个伪BST(DUMBST)、多个存储单元(MC)、一个或多个伪顶部选择晶体管(DUMTST)和一个或多个TST。例如，存储单元串ST0可以具有BST、两个伪BST(DUMBST0和DUMBSTn)、64个存储单元MC0-MC63、两个伪TST(DUMTST0和DUMTSTn)以及两个TST(TST0和TSTn)。每个存储单元串的顶端可以是连接到位线(BL)的漏极区，每个存储单元串的底端可以是连接到公共源极线(CSL)的源极区。例如，存储单元串ST0通过TSTn的漏极区连接到位线BL1，并通过BST的源极区连接到CSL。
存储单元块200可以被图1A中所示的第一和第二沟槽分成六个子块，从SUB-BLK0到SUB-BLK5。每个子块都可以具有相应的存储单元串组。例如，SUB-BLK0可以包括一组存储单元串ST0、ST6和ST12，SUB-BLK1可以包括另一组存储单元串ST1、ST7和ST13。
在相关的存储单元块中，例如图3B中所示的存储单元块400中，每个存储单元串的底部选择栅极(BSG)彼此连接并共享。类似地，每个存储单元串的伪BSG也彼此连接并共享。在存储单元块200中，可以由第一沟槽，例如图1A中所示的26和28，将底部选择栅极BSG和伪BSG(例如，DUMBSG0和DUMBSGn)分隔成多个子BSG和子伪BSG。例如，BSG可以由第一沟槽分隔成多个子BSG，从BSG0到BSG5。此外，可以由第二沟槽，例如图1A中所示的56和58，将顶部选择栅极TSG(例如，TSG0和TSGn)和伪TSG(例如，DUMTSG0和DUMTSGn)分隔成多个子TSG和子伪TSG。例如，TSG0可以由第二沟槽分隔成多个子TSG，从TSG0-0到TSG0-5。
因此，每个子块中的BST、伪BST、伪TST和TST可以具有相应的控制栅极，它们分别是子BSG、子伪BSG、子伪TSG和子TSG。例如，在SUB-BLK0中，串ST0、ST6和ST12的BST具有BSG0的个体控制栅极，其由第一沟槽形成，以分隔控制栅极BSG，串ST0、ST6、ST12的TST0具有由第二沟槽形成的TSG0-0的个体控制栅极，以分隔控制栅极TSG。类似地，在SUB-BLK1中，ST1、ST7和ST13的BST具有BSG1的控制栅极，ST1、ST7和ST13的TST0具有TSG0-1的控制栅极。如果不引入第一/第二沟槽，存储单元块200具有共享BSG、伪BSG、伪TSG和TSG。图3A和3B中示出了示范性共享BSG，其中每个存储单元串的BSG都彼此连接并共享。
通过引入这样被划分的BSG结构，公开的3D-NAND存储器件可以有效地减小寄生电容以及BSG和相邻电介质层之间的耦合效应，并显著改善底部选择晶体管(BST)的Vt性能。此外，被划分的BSG结构允许擦除特定子块而非整个块200。因此，可以显著减少擦除时间和数据传输时间，还可以改善数据存储效率。此外，被划分的TSG结构允许读取/编程特定子块而非整个块200，这又减少了读取/编程时间，并改善了数据传输/存储效率。
在存储单元块200中，子块可以共享一条或多条字线。例如，如图1E所示，六个子块中的18个MCn被彼此连接，并具有公共/共享字线WLn。类似地，所有六个子块中的其他MC也可以具有公共/共享字线。
每个子块可以具有一个或多个位线连接。例如，在子块SUB-BLK0中，存储单元串ST0连接到BL1，存储单元串ST6连接到BL2，存储单元串ST12连接到BLn。在公开的存储单元块200中，所有18个存储单元串连接到同一CSL(或公共源极区)。
仍然参考图1E，每个存储单元串都可以由穿过子TSG、子伪TSG、字线、子伪BSG和子BSG并电耦合至衬底/同一公共源极区(即，CSL)的一个或多个子BSG、一个或多个子伪BSG、多条字线、一个或多个子伪TSG、一个或多个子TSG和沟道结构构成。例如，存储单元串ST0可以由沟道结构30、子BSG 62p-1(即，图1E中的BSG0)、两个子伪BSG 62n-1和62o-1、字线62d-62m、两个子伪TSG 62b-1和62c-1和子TSG 62a-1(即，图1E中的TSG0-1)构成，在图1A中示出了这种情况。应该指出的是,图1A中未示出TSGn。因此，串ST0的底部选择晶体管(BST)可以由沟道结构30和子BSG 62p-1构成。存储单元，例如MC63可以由沟道结构30和字线62d构成。顶部选择晶体管TST0可以由沟道结构30和子TSG 62a-1形成。DUMSTST0可以由沟道结构30和子伪TSG 62c-1形成。图1E中所示的公共源极线(CSL)可以是图1A中所示的公共源极区52。
图2是根据本公开示范性实施例的3D NAND存储器件的示意透视图。如图2所示，在阶梯区域中设置多个伪沟道结构，例如40、42、44、46、48和50。在芯区域中设置多个沟道结构，例如30和38。两个第一沟槽(26和28)和两个第二沟槽(56和58)沿X方向形成，在Y方向上对准，并由多条字线62d-62m彼此间隔开。第一沟槽将BSG 62p、伪BSG(62n和62o)分别分隔成多个子BSG和多个子伪BSG。例如，图2所示的实施例包括三个子BSG 62p-1、62p-2和62p-3。类似地，第二沟槽将TSG 62a、伪TSG(62b和62c)分别分隔成多个子TSG和多个子伪TSG。多个绝缘层60a-60q形成于衬底、BSG、伪BSG、字线、伪TSG和TSG之间。公共源极区52沿X方向形成并与第一和第二沟槽平行设置。公共源极区52穿过TSG、伪TSG、字线、伪BSG和BSG，并延伸到衬底10中。公共源极区52由H切口72分隔成两个子公共源极区。
图3A是沿衬底的Z方向(高度方向)获得的相关3D NAND存储器件300的截面图。与存储器件100相比，相关存储器件300不包括第一沟槽，例如图1A中所示的26和28。
图3B示出了相关3D NAND存储器件300的等效电路图。如图3B中所示，该电路图包括存储单元块或存储单元阵列400。存储单元块400可以包括由诸如图3A中的56和58的第二沟槽分成的六个子块，从SUB-BLK0到SUB-BLK5。类似于存储器件100，可以由第二沟槽将顶部选择栅极TSG(例如，TSG0和TSGn)和伪TSG(例如，DUMTSG0和DUMTSGn)分隔成多个子TSG和子伪TSG。例如，TSG0可以由第二沟槽分隔成多个子TSG，从TSG0-0到TSG0-5。因此，每个子块能够具有相应的子TSG和相应的子伪TSG。例如，子块SUB-BLK0可以具有子TSG TSG0-0，子块SUB-BLK1可以具有子TSG TSG0-1。相关存储器件300和公开的存储器件100之间的差异在于，在相关存储器件300中，每个子块中的BSG或伪BSG(例如，DUMBSG0和DUMBSGn)都彼此连接并共享。
图4A是根据本公开示范性实施例，用于擦除相关3D NAND存储器件300的操作参数的示意图。图4B是根据本公开示范性实施例，用于擦除3D-NAND存储器件100的另一操作参数的示意图。
如图4A所示，在擦除相关3D-NAND存储器件300期间，控制存储单元(MC)的字线被设置成等于零伏(V)的操作电压。施加到HVPW(例如图3A中的HVPW)的输入电压可以被设置成第一操作电压V1。第一操作电压V1可以为正，并具有18V和22V之间的电压。特定子块，例如图3B中的SUB-BLK0的选定BSG的输入电压可以被设置成第二操作电压V2，其可以低于第一操作电压但仍然为正。例如，第二操作电压V2可以在零伏到13V的范围中。此外，特定子块中的伪BSG可以被设置成0.5V-2V的开关电压(图4A中未示出)，其低于第二操作电压V2。在一些实施例中，可以将特定子块中的选定BSG和选定伪BSG设置成浮置的。
可以基于图1C和1D中所示的沟道结构30和图1E和3B中所示的存储单元串ST0/子块SUB-BLK0描述详细擦除过程。应当再次提出，存储单元串ST0可以由图1C和1D中所示的沟道结构30和周围的BSG、伪BSG、字线、伪TSG和TSG构成。
如图1C和1D中所示，在向HVPW 14施加第一操作电压时，第一操作电压V1经由底部沟道接触部202电耦合至沟道层206。因为字线62d-62m全被设置为等于零伏的操作电压，所以沟道层206相对于字线形成较高电势。所形成的高电势将捕获层210中捕获的电子吸引回沟道层206。此外，空穴可以被第一操作电压V1从HVPW 14/公共源极区52注入沟道层中。注入的空穴可以维持沟道层中的正电势，并进一步与沟道层206中吸引的电子复合。在完成电子-空穴复合时，存储单元串ST0被擦除。相应地，输入电压V1、V2被设置成零伏。
在擦除操作期间，选定的BSG被设置成浮置，或设置成第二操作电压V2，其允许选定的BSG保持在比施加到HVPW 14的第一电压V1相对更低的正电压。这样的较低电压可以减小横跨栅极电介质(例如，图1C中所示的栅极电介质层216)的电场，减小的电场又可以防止栅极电介质层被击穿。在一些实施例中，施加到选定BSG的第二电压V2可以进一步帮助通过栅极诱发的漏极泄露(GIDL)效应产生空穴，并改善空穴从衬底流动到沟道层206的顶部(例如，接近TSG的位置)。
在一些实施例中，伪BSG被设置成浮置或设置到开关电压(未示出)。可以在从BSG62p朝向字线62m的方向上逐渐减小所施加的开关电压。伪BSG上的电压在从BSG朝向字线的方向上逐渐减小可以减小BSG(设置于高电压)和字线(设置于低电压，例如零)之间的电场，因此减少BSG和字线之间的载流子产生并消除擦除干扰。
由于相关存储器件300具有公共或共享BSG，在擦除操作期间向串ST0/SUB-BLK0的BSG施加第二电压V2时，也可以由第二操作电压V2影响并导通17个存储单元串ST1-ST17中剩余串中的底部选择晶体管(BST)。相应地，擦除操作可以发生于所有六个子块中。在3D-NAND存储器件转移到具有增大块大小的更高容量时，公共/共享BSG可以诱发更长的擦除时间、更长的数据传输时间和更低的存储效率。
图4B是用于擦除3D-NAND存储器件100的另一操作参数的示意图。如图1E中所示，图1E中所示的每个子块可以具有通过引入第一沟槽以分隔BSG而形成的相应子BSG。在开始擦除操作时，可以向选定子块的相应子BSG施加第二电压V2。例如，如果选择SUB-BLK0，可以向对应的子BSG BSG0施加第二电压V2。此外，可以向未选定子块的相应子BSG施加第三电压V3。例如，如果未选择SUB-BLK1，可以向对应的子BSG BSG1施加第三电压V3。第三电压V3可以接近第一电压V1并高于第二电压V2。例如，V3的范围可以从18V到25V。相对于第二电压V2的较高第三电压V3可以消除从HVPW/衬底产生的空穴，并禁止空穴流入未选定子块的沟道层中。因此，擦除过程可以仅发生于选定子块中，可以显著减少擦除时间和数据传输时间，还可以改善数据存储效率。
图5A到11D是根据本公开示范性实施例，制造3D-NAND存储器件100的各中间步骤的截面图和俯视图。
图5A是沿衬底的Z方向(高度方向)获得的截面图。如图5A所示，基于光刻工艺和掺杂和/或离子注入工艺，在衬底10中形成多个掺杂区12、14、16、18、20、22和24。图5A中的掺杂区可以基本类似于上文参考图1A所述的掺杂区。为了形成掺杂区，可以在衬底上方通过光刻工艺形成图案化掩模。图案化掩模暴露衬底的需要掺杂剂的期望区域。可以应用掺杂工艺，例如离子注入工艺，原位掺杂外延生长、等离子体掺杂工艺(PLAD)或现有技术中已知的其他方法将适当的掺杂剂转移到衬底10的暴露区域中。可以通过调节掺杂工艺的能量、角度和掺杂剂类型来控制掺杂剂浓度、掺杂曲线分布和掺杂深度。
在衬底10上方，可以依次形成底部选择栅极(BSG)62p、两个伪BSG62n-62o以及多个第一绝缘层60n-60q。衬底10、BSG 62p和伪BSG 62n-62o被第一绝缘层60n-60q彼此分隔开。
BSG 62p和两个伪BSG 62n-62o可以是由SiN制成的牺牲层。可以在将来的制造步骤中去除牺牲层并利用高K层和金属层替代牺牲层。BSG 62p和两个伪BSG 62n-62o可以具有10nm到100nm范围中的厚度。第一绝缘层可以包括SiO、SiCN、SiOCN或其他适当材料。第一绝缘层60n-60q可以具有5nm到50nm的厚度。可以应用任何适当沉积工艺以形成BSG、伪BSG和第一绝缘层，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任意组合。
仍然参考图5A，在衬底10上方堆叠BSG、伪BSG和第一绝缘层时，可以在BSG 62p和伪BSG 62n-62o中形成两个第一沟槽26和28。第一沟槽26和28在衬底10的X方向(即，长度方向)上延伸，以将BSG 62p和伪BSG 62n-62o分隔成多个子BSG和子伪BSG。例如，图5A中包括三个子BSG 62p-1到62p-3，以及三个子伪BSG 62n-1到62n-3。
第一沟槽26和28可以具有50nm到150nm的CD。可以利用SiO2、SiON、SiOCN或其他适当的电介质材料填充第一沟槽。在一些实施例中，第一沟槽26和28能够延伸到HVPW 14中，深度介于10nm和100nm之间。然后，在必要时，可以通过光刻工艺、后续蚀刻工艺、利用电介质材料填充，然后CMP(化学机械抛光)，形成第一沟槽。例如，可以通过光刻工艺在绝缘层60n上方形成图案化掩模叠层。可以引入后续蚀刻处理以蚀刻通过绝缘层、BSG、伪BSG，并进一步进入HVPW 14，以形成两个沟槽开口。然后可以利用电介质材料，例如SiO2、SiON、SiOCN或其他适当材料，通过应用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任意组合，填充沟槽开口。可以执行表面平面化以去除绝缘层60n上方的任何过剩电介质材料。
图5B是沿衬底的X方向(长度方向)获得的截面图，图5C是俯视图，以示出在形成第一沟槽26和28时的最终结构。如图5B中所示，在沿衬底10的X方向(长度方向)制作截面图时，不能观察到第一沟槽26和28。在图5C中，绝缘层60n被示为顶表面，两个第一沟槽26和28沿着衬底的长度方向延伸并进一步将衬底10分隔成三个相等的区域。
在图6中，在第一绝缘层60n上依次形成多条字线62d-62m、两个伪顶部选择栅极(TSG)62b-62c以及TSG 62a。还在第一绝缘层60n上方沉积多个第二绝缘层60a-60m。字线62d-62m、伪TSG 62b-62c和TSG 62a被第二绝缘层60a-60m彼此间隔开。字线62d-62m、伪TSG62b-62c和TSG 62a可以是由SiN制成并具有10nm到100nm范围中厚度的牺牲层。可以在将来的制造步骤中去除牺牲层并利用高K层和金属层替代牺牲层。第二绝缘层60a-60m可以具有5nm和50nm之间的厚度，并包括SiO2、SiCN、SiOCN或其他适当材料。可以应用任何适当沉积工艺以形成TSG、伪TSG和第二绝缘层，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任意组合。
在图7A中，形成两个阶梯区域100A和100C。可以在图7B-7F中示出的示范性制造步骤中例示两个阶梯区域100A和100C的形成。如图7B所示，可以交替形成并设置多条牺牲字线62a-62c和多个绝缘层60a-60c。可以在绝缘层60a上形成图案化掩模叠层702。图案化掩模叠层702暴露绝缘层60a的两个末端部分。掩模叠层702可以包括非晶碳硬掩模层、电介质抗反射涂层(DARC)、底部抗反射涂层(BARC)和光致抗蚀剂层。在一些其他实施例中，掩模叠层702可以仅为用于形成阶梯的光致抗蚀剂。可以根据任何适当的技术对掩模叠层702构图，例如光刻工艺(例如，光刻或电子束光刻)，其还可以包括光致抗蚀剂涂布(例如，旋涂涂布)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，旋转干燥和/或硬烘)等。
在图7C中，可以执行第一等离子体蚀刻工艺以去除绝缘层60a的所暴露的末端部分。第一等离子体蚀刻工艺还去除下方字线62a未被掩模叠层702保护的部分并通过精确的工艺控制停止于绝缘层60b上。在图7D中，可以应用修剪工艺以从两个末端去除掩模叠层702的部分，以进一步暴露绝缘层60a。绝缘层60a的暴露部分可以是两个末端部分60a-A和60a-B。此外，绝缘层60b可以具有暴露的末端部分60b-A和60b-B。
在图7E中，可以执行第二蚀刻工艺。第二蚀刻工艺可以从绝缘层60a去除暴露的末端部分60a-A和60a-B。通过蚀刻时间或端点跟踪来精确控制第二蚀刻工艺，第二蚀刻工艺进一步去除字线62a在60a-A和60a-B下方的部分，并停止于绝缘层60b上。与此同时，可以同时从绝缘层60b去除暴露的末端部分60b-A和60b-B和字线62b在60b-A和60b-B下方的部分。在完成第二蚀刻工艺时，可以在两侧形成两个阶梯区域。在图7F中，可以应用后续等离子体灰化，以去除剩余的掩模叠层702。简而言之，可以在多个掩模(如图7B-7F中所示)上应用多轮修剪-蚀刻工艺，以形成图7A中的阶梯100A和100C。
在图8A中，可以在TSG 62a和伪TSG 62b-62c中形成两个第二沟槽56和58。第二沟槽56和58在衬底10的X方向(即，长度方向)上延伸，以将TSG 62a和伪TSG 62b-62c分别分隔成多个子BSG和多个子伪BSG。例如，图8A中可以包括三个子BSG 62a-1、62a-2和62a-3。在一些实施例中，可以在衬底的Y方向(宽度方向)上将第二沟槽56和58与第一沟槽26和28对准。
第二沟槽56和58可以具有50nm到150nm的CD，并包括SiO2、SiON、SiOCN或其他适当的电介质材料。可以通过光刻工艺和后续蚀刻工艺形成第二沟槽。例如，可以基于光刻工艺在绝缘层60a上方形成图案化掩模叠层。引入后续蚀刻处理以蚀刻透过绝缘层60a-60d、TSG62a、伪BSG 62b-62c，并停止于字线62d上，以形成两个沟槽开口。然后可以利用电介质材料，例如SiO2、SiON、SiOCN或其他适当材料，通过应用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任意组合，填充沟槽开口。可以执行表面平面化，例如CMP工艺，以去除绝缘层60a上方的任何过剩电介质材料。在表面平面化之后，沟槽开口中保留的电介质材料形成第二沟槽。
图8B是沿衬底的X方向(长度方向)获得的截面图，图8C是俯视图，以示出在形成第二沟槽56和58时的最终结构。如图8B中所示，在沿衬底10的X方向(长度方向)制作截面图时，不能观察到第一沟槽和第二沟槽两者。在图8C中，绝缘层60a为顶层。第二沟槽56和58沿衬底的长度方向形成，并进一步沿衬底10的Y方向(宽度方向)与第一沟槽26和28对准。第一沟槽和第二沟槽一起将衬底10分隔成三个区域(或子块)。此外，两个阶梯区域100A和100C位于两侧，芯区域100C定位于衬底的中央。
图9A是沿衬底的Z方向(高度方向)上获得的截面图，以例示多个沟道结构的形成。为了形成沟道结构，可以首先形成多个沟道开口。可以通过光刻工艺形成图案化掩模，接下来通过蚀刻工艺转移掩模的图案，从而形成沟道开口。形成的沟道开口可以穿过TSG、伪TSG、字线、伪BSG和BSG，并进一步延伸到HVPW 14中。每个沟道开口可以具有侧部和底部，以暴露HVPW 14。在形成沟道开口时，可以在沟道开口的底部形成多个底部沟道接触部，例如图1C中所示的底部沟道接触部202。每个沟道开口都可以在底部具有相应的底部接触部。底部沟道接触部可以从BSG 62p突出，每个底部沟道接触部的顶表面可以位于BSG 62p和伪BSG 62o之间。
仍然参考图9A，一旦形成了底部沟道接触部，就可以沿着沟道开口的侧部并在底部沟道接触部上方依次形成势垒层、电荷捕获层和隧穿层。可以应用后续各向异性等离子体蚀刻去除势垒层、电荷捕获层和隧穿层中设置于底部沟道接触部上方的部分，以形成多个互连开口。每个互连开口暴露相应的底部沟道接触部。沟道层可以接下来沿着沟道开口的侧部形成，并进一步延伸通过互连开口，以连接底部沟道接触部。
一旦形成了沟道层，沟道层可以具有沿隧穿层形成的侧部，并具有通过位于底部沟道接触部上方的隧穿层、电荷捕获层和势垒层的底部延伸的T形底部。沟道层的T形底部直接接触底部沟道接触部，可以在图1C和1D中示出。此外，隧穿层、电荷捕获层和势垒层能够形成沟道开口中的“L脚”配置。L脚配置可以包括沿沟道开口侧壁形成的侧部以及在底部沟道接触部上方的底部。
在一些实施例中，一旦形成了沟道层，可以应用后续退火工艺，一方面释放晶片应力，另一方面减少缺陷(悬空键)，在一些情况下，它还将沟道层转变成多晶。在一些实施例中，形成沟道结构还包括在沟道层上方形成沟道绝缘层，以填充沟道开口，以及在沟道绝缘层上方形成顶部沟道接触部，该顶部沟道接触部直接接触沟道层。可以在图1C和1D中示出详细的沟道结构。
图9B是俯视图，以示出多个沟道结构的形成。如图9B中所示，多个沟道结构可以形成于芯区域100B中并被第二沟槽56和58分隔成3个子块。
图10A是沿衬底的Z方向(高度方向)上获得的截面图，以例示多个伪沟道结构40、42、44、46、48和50的形成。伪沟道结构充当保持部件以在去除牺牲字线并利用金属替代时支撑阶梯区域100A和100C和/或芯区域100B。为了形成伪沟道结构，可以首先形成多个伪沟道开口。可以通过光刻工艺形成图案化掩模，接下来通过蚀刻工艺转移掩模的图案，从而形成伪沟道开口。可以在阶梯区域中形成伪沟道开口。形成的伪沟道开口可以穿过字线、伪BSG和BSG，并进一步延伸到HVPW 14中。每个伪沟道开口可以具有侧部和底部，以暴露HVPW14。在形成伪沟道开口时，可以形成电介质层以填充伪沟道开口。电介质层可以包括SiO2、SiCN、SiOCN或其他适当材料。可能需要后续的表面平面化，例如CMP工艺，以去除绝缘层60a上方的任何过剩电介质层。一旦完成了表面平面化，保留在伪沟道开口中的电介质层形成伪沟道结构。
在一些实施例中，伪沟道结构可以具有50nm和200nm之间的特征尺寸(CD)。在一些实施例中，伪沟道结构能够延伸到HVPW 14中，深度介于10nm和200nm之间。伪沟道结构可以具有圆形形状。在一些实施例中，伪沟道结构可以具有非圆形形状，例如胶囊形状、矩形形状、弧形形状、骨头形状等。可以通过两个或更多参数，例如宽度、长度、弧半径、弧角度等，调节非圆形形状。此外，在一些实施例中，可以相对于阶梯区域中的其他接触部，以对称图案或非对称图案布置非圆形形状。
在一些实施例中，可以在形成阶梯区域之前形成伪沟道结构。在一些实施例中，可以在芯区域中形成伪沟道结构。因此，伪沟道结构可以穿过BSG、伪BSG、多条字线、伪TSG、TSG和多个绝缘层，以延伸到衬底中。在一些实施例中，可以与沟道结构一起形成伪沟道结构，其具有与沟道结构类似的结构。例如，伪结构还可以包括势垒层、捕获层、隧穿层和沟道层。
图10B是俯视图，以示出多个伪沟道结构的形成。如图10B所示，多个伪沟道结构可以形成于两个阶梯区域100A和100C中，还可以形成于芯阵列区域100B中(尤其是在芯到阶梯区域的过渡区处)。
图11A是沿衬底的Z方向(高度方向)上获得的截面图，以例示一个或多个公共源极区的形成。为了形成沟道结构，可以首先形成一个或多个公共源极开口。可以通过光刻工艺形成图案化掩模，接下来通过蚀刻工艺转移掩模的图案，从而形成公共源极开口。形成的公共源极开口可以穿过TSG、伪TSG、字线、伪BSG和BSG，并进一步延伸到HVPW 14中。每个公共源极开口可以具有侧部和延伸到HVPW中的底部。公共源极开口可以进一步沿衬底的X方向(长度方向)延伸，并与第一和第二沟槽平行设置。
图11B示出了形成公共源极开口的示范性实施例。如图11B所示，两个公共源极开口52b’和52c’形成于具有连续配置的衬底的两个边界处。公共源极区52a和52c可以依次分别形成于公共源极开口52b’和52c’之内。公共源极开口52a’形成于衬底的中间位置处。基于掩模形成的图案，公共源极开口52a’可以包括两个或更多子开口。例如，两个子开口52a-1’和52a-2’包括在图11B中。两个子开口52a-1’和52a-2’之间的空间形成H切口，例如图11B中的H切口72。公共源极区52a-1和52a-2可以分别形成于两个子开口52a-1’和52a-2’之内。
在形成公共源极开口之后，在栅极第一制造流程和栅极最后制造流程之间，完成公共源极区的形成的后续步骤可以不同。在栅极第一制造流程中，可以接下来应用离子注入以在每个公共源极开口的底部形成掺杂区，例如掺杂区54。可以沿着公共源极开口的侧部并在掺杂区上方形成电介质间隔体，例如电介质间隔体68。可以实施各向异性等离子体蚀刻以去除掺杂区上方形成的电介质间隔体的底部，暴露掺杂区。可以沿着电介质间隔体沉积导电层，例如导电层70，并填充公共源极开口。可以之后通过蚀刻工艺使导电层凹陷，并可以沿着电介质间隔体并在导电层上方形成顶部接触部，例如顶部接触部64。在形成顶部接触部时，完成公共源极区的形成，并可以在图11A中示出完整的公共源极区52。
不过，在栅极最后制造流程中，在形成公共源极开口时，通过经公共源极开口引入的湿法蚀刻化学药剂，依次去除BSG、伪BSG、字线、伪TSG和TSG，以形成多个空缺。之后可以应用离子注入以在每个公共源极开口的底部形成掺杂区(例如，54)。在注入步骤之后，通过公共源极开口，利用高K层加金属层填充空缺，重新形成BSG、伪BSG、字线、伪TSG和TSG。接下来，可以沿着公共源极开口的侧部并在掺杂区上方形成电介质间隔体，例如电介质间隔体68。可以实施后续各向异性等离子体蚀刻以去除掺杂区上方形成的电介质间隔体的底部，暴露掺杂区。可以沿着电介质间隔体沉积导电层，例如导电层70，并填充公共源极开口。之后可以通过蚀刻工艺使导电层凹陷，并可以沿着电介质间隔体并在导电层上方形成顶部接触部，例如顶部接触部64。在形成顶部接触部时，完成公共源极区的形成，并可以在图11A中示出完整的公共源极区。
在形成公共源极区之后，形成最终的存储器件100，其与图1A所示的存储器件100相同。
图11C是俯视图，以示出一个或多个公共源极区的形成。如图11C中所示，存储器件100可以具有三个公共源极区52a-52c。公共源极区52a-52c是沿衬底10的X方向(长度方向)形成的，并设置于存储器件100的两个边界和中间位置处。公共源极区52b和52c设置于具有连续配置的存储器件100的两个边界处。公共源极区52a设置于存储器件100的中间位置处。公共源极区(CSR)52a被H切口72分隔成两个子CSR 52a-1和52a-2。第一沟槽26和28以及第二沟槽56和58在衬底10的Y方向(宽度方向)上彼此对准。第一沟槽和第二沟槽设置于两个相邻的公共源极区之间。
图11D是沿衬底的X方向(长度方向)上获得的截面图，以示出存储器件100的最终结构。如图11D中所示，从沿衬底的X方向(长度方向)获得的截面图，不能观察到第一沟槽、第二沟槽和公共源极区。
图12是根据一些实施例用于制造3D-NAND存储器件100的过程1200的流程图。该过程1200开始于步骤1204，其中在衬底上方依次形成一个或多个BSG和一个或多个伪BSG。此外，在衬底、BSG和伪BSG之间形成多个第一绝缘层。衬底可以包括多个掺杂区，以减小衬底和后续形成的接触结构之间的电阻。衬底、BSG和伪BSG被第一绝缘层彼此分隔开。
在过程1200的步骤1206中，在BSG和伪BSG中形成一个或多个第一沟槽。第一沟槽穿过BSG、伪BSG和第一绝缘层，并延伸到衬底中。第一沟槽还沿着衬底的X方向(长度方向)延伸。第一沟槽将BSG、伪BSG分别分隔成多个子BSG和子伪BSG。在一些实施例中，可以如参考图5A-5C所示执行步骤1204和1206。
过程1200然后进行到步骤1208，在此，在伪BSG上方依次堆叠多条字线、一个或多个伪TSG和一个或多个TSG。此外，多个第二绝缘层被形成于伪BSG上方并设置于伪BSG、字线、伪TSG和TSG之间。在一些实施例中，可以如参考图6所示执行步骤1208。
在步骤1210中，可以形成一个或多个阶梯区域。阶梯区域被配置成提供空间，以形成伪沟道结构以及字线接触部(未示出)。可以通过交替重复掩模构图工艺和等离子体蚀刻工艺来实现阶梯区域的形成。所形成的阶梯区域位于衬底的两侧，而芯区域位于中间。在一些实施例中，可以如参考图7A-7F所示执行步骤1208。
过程1200进行到步骤1212，在此，在伪TSG和TSG中形成一个或多个第二沟槽。第二沟槽沿着衬底的长度方向延伸。第二沟槽还穿过伪TSG、TSG和第二绝缘层在其间的一部分。第一沟槽和第二沟槽在衬底10的宽度方向上彼此对准，并由多个字线层分隔开。TSG被第二沟槽分隔成一组子TSG，TSG被第二沟槽分隔成一组子伪TSG。在一些实施例中，可以如参考图8A-8C所示执行步骤1212。
在过程1200的步骤1214中，可以在芯区域中形成多个沟道结构。可以如参考图9A-9B所示，执行沟道结构的形成。接下来，可以在阶梯区域中形成多个伪沟道结构。可以如参考图10A-10B所示，执行伪沟道结构的形成。
应当理解，也可以在形成阶梯区域之前形成沟道结构。在一些实施例中，可以在芯区域中形成伪沟道结构。在一些实施例中，可以与沟道结构一起形成伪沟道结构，其具有与沟道结构类似的结构。例如，伪结构还可以包括势垒层、捕获层、隧穿层和沟道层。
仍然在步骤1214中，可以在形成伪沟道结构之后形成一个或多个公共源极区。公共源极区延伸穿过BSG、伪BSG、字线、伪TSG、TSG和第一和第二绝缘层。每个公共源极区都经由相应的掺杂区与衬底电耦合。公共源极区、第一沟槽以及第二沟槽在衬底的长度方向上彼此平行地延伸。在一些实施例中，公共源极区的形成还包括去除BSG、伪BSG、字线、伪TSG和TSG，以及利用高K层和金属层重新形成BSG、伪BSG、字线、伪TSG和TSG。在一些实施例中，可以如参考图11A-11D所示执行公共源极区的形成。
应当指出，可以在过程1200之前、期间和之后提供其他步骤，并且对于过程1200的其他实施例，所述步骤中的一些可以被替代、消除或按照不同次序执行。在后续工艺步骤中，可以在半导体器件1200上方形成各种其他的互连结构(例如，具有导电线和/或通孔的金属化层)。这样的互连结构将半导体器件1200与其他接触结构和/或有源器件电连接，以形成功能电路。还可以形成其他的器件特征，例如钝化层、输入/输出结构等。
本文描述的各实施例相对于相关存储器件提供了几个优点。例如，在相关存储器件中，可以包括多个存储单元块或存储单元阵列。每个块可以包括多个垂直NAND存储单元串。在相关存储器件中，同一块中的垂直NAND存储单元串可以具有公共/共享底部选择栅极(BSG)。共享BSG因此在操作相关3D-NAND存储器件，例如擦除相关3D-NAND存储器件期间，同时控制该块中垂直NAND存储单元串的所有底部选择晶体管(BST)。由于相关3D-NAND存储器件转移到具有增大块尺寸的更高容量，所以共享BSG能够诱发更长的擦除时间、更长的数据传输时间和更低的存储效率。
在公开的存储器件中，通过一个或多个第一沟槽将共享BSG划分成多个子BSG，从而将每个块分隔成多个子块。每个子块都具有相应的子BSG，可以通过控制相应的子BSG而单独操作每个子块。通过引入这样划分的BSG结构，公开的3D-NAND存储器件可以有效地减小寄生电容以及BSG和相邻电介质层之间的耦合效应，并显著改善底部选择晶体管(BST)的Vt性能。此外，可以显著减少擦除时间和数据传输时间，还可以改善数据存储效率。
在公开的存储器件中，通过一个或多个第二沟槽将共享TSG分成多个子TSG，每个子块还可以具有相应的子顶部选择栅极(子TSG)。每个子TSG能够在读取/编程操作期间控制相应的子块。在一些实施例中，可以经由相同的标线组形成第一和第二沟槽，从而可以降低制造成本。
前面概述了几个实施例的特征，因此本领域的技术人员可以更好地理解本公开的各方面。本领域的技术人员应当认识到，他们可以容易地使用本公开作为用于设计或修改其他过程和结构的基础，以执行相同的目的和/或实现本文所介绍实施例的相同优点。本领域的技术人员还应当认识到，这样的等价构造并不脱离本公开的精神和范围，它们可以在本文中做出各种改变、替换和变化而不脱离本公开的精神和范围。

Claims (14)

1.一种存储器件，包括：
衬底；
底部选择栅极，所述底部选择栅极设置于所述衬底上方；
多条字线，所述多条字线位于所述底部选择栅极上方；
多个绝缘层，所述多个绝缘层设置于所述衬底、所述底部选择栅极和所述多条字线之间；
一个或多个第一电介质沟槽，所述一个或多个第一电介质沟槽形成于所述底部选择栅极中并且沿所述衬底的长度方向延伸，以将所述底部选择栅极分隔成多个子底部选择栅极；以及
一个或多个公共源极区，所述一个或多个公共源极区形成于所述衬底上方并且沿所述衬底的长度方向延伸，其中所述一个或多个公共源极区延伸穿过所述底部选择栅极、所述多条字线和所述多个绝缘层。
2.根据权利要求1所述的存储器件，还包括：
顶部选择栅极，所述顶部选择栅极位于所述多条字线上方，所述顶部选择栅极和所述多条字线由所述多个绝缘层间隔开；以及
一个或多个第二电介质沟槽，所述一个或多个第二电介质沟槽形成于所述顶部选择栅极中并且沿所述衬底的长度方向延伸，以将所述顶部选择栅极分隔成多个子顶部选择栅极。
3.根据权利要求2所述的存储器件，其中所述第一电介质沟槽和所述第二电介质沟槽在所述衬底的宽度方向上彼此对准。
4.根据权利要求2所述的存储器件，其中所述一个或多个公共源极区还穿过所述顶部选择栅极，并且所述一个或多个公共源极区、所述第一电介质沟槽和所述第二电介质沟槽在所述衬底的长度方向上彼此平行地延伸。
5.根据权利要求2所述的存储器件，还包括：
多个沟道结构，所述多个沟道结构沿垂直于所述衬底的所述衬底的高度方向形成于所述衬底上方，其中所述多个沟道结构中的每一个穿过所述底部选择栅极、所述多条字线、所述顶部选择栅极和所述多个绝缘层。
6.根据权利要求1所述的存储器件，还包括：
多个伪沟道结构，所述多个伪沟道结构沿垂直于所述衬底的高度方向形成，所述多个伪沟道结构穿过所述底部选择栅极、所述多条字线和所述多个绝缘层，以延伸到所述衬底中。
7.根据权利要求5所述的存储器件，还包括多个存储单元子块，每个所述存储单元子块包括多个相应的沟道结构，所述沟道结构连接到同一子底部选择栅极和同一子顶部选择栅极，每个所述存储单元子块被单独操作。
8.根据权利要求5所述的存储器件，其中所述一个或多个第一电介质沟槽以及所述一个或多个公共源极区交替设置于所述衬底的宽度方向上。
9.根据权利要求5所述的存储器件，其中所述一个或多个第二电介质沟槽以及所述一个或多个公共源极区交替设置于所述衬底的宽度方向上，使得在所述一个或多个第二电介质沟槽以及所述一个或多个公共源极区之间设置多个沟道结构。
10.根据权利要求1所述的存储器件，还包括一个或多个伪底部选择栅极，所述一个或多个伪底部选择栅极形成于所述多条字线和所述底部选择栅极之间，被所述一个或多个第一电介质沟槽分隔成多个伪子底部选择栅极，并且由所述多个绝缘层与所述多条字线和所述底部选择栅极间隔开。
11.根据权利要求2所述的存储器件，还包括一个或多个伪顶部选择栅极，所述一个或多个伪顶部选择栅极形成于所述多条字线和所述顶部选择栅极之间，被所述一个或多个第二电介质沟槽分隔成多个伪子顶部选择栅极，并且由所述多个绝缘层与所述多条字线和所述顶部选择栅极间隔开。
12.一种用于制造存储器件的方法，包括：
在衬底上方依次形成底部选择栅极层和一个或多个伪底部选择栅极层，并在所述衬底、所述底部选择栅极层和所述一个或多个伪底部选择栅极层之间形成多个第一绝缘层；
形成一个或多个第一电介质沟槽，所述一个或多个第一电介质沟槽穿过所述底部选择栅极层、所述一个或多个伪底部选择栅极层和所述多个第一绝缘层，并且在所述衬底的长度方向上延伸到所述衬底中，所述底部选择栅极层由所述一个或多个第一电介质沟槽分隔成多个子底部选择栅极层；
在所述一个或多个伪底部选择栅极层上方依次形成多个字线层、一个或多个伪顶部选择栅极层和顶部选择栅极层，并且在所述一个或多个伪底部选择栅极层、所述多个字线层、所述一个或多个伪顶部选择栅极层和所述顶部选择栅极层之间形成多个第二绝缘层；以及
在所述衬底上方形成在所述衬底的长度方向上延伸的一个或多个公共源极区，所述一个或多个公共源极区中的每一个延伸穿过所述底部选择栅极层、所述一个或多个伪底部选择栅极层、所述多个字线层、所述一个或多个伪顶部选择栅极层、所述顶部选择栅极层、所述多个第一绝缘层和所述多个第二绝缘层。
13.根据权利要求12所述的方法，还包括：
形成一个或多个第二电介质沟槽，所述一个或多个第二电介质沟槽在所述衬底的长度方向上延伸，并且穿过所述顶部选择栅极层以及所述多个第二绝缘层的将最上方字线层与所述顶部选择栅极层彼此分隔开的部分，其中所述第一电介质沟槽和所述第二电介质沟槽在所述衬底的宽度方向上彼此对准并且由所述多个字线层间隔开，其中所述顶部选择栅极层由所述一个或多个第二电介质沟槽分隔成多个子顶部选择栅极层。
14.根据权利要求12所述的方法，还包括：
形成多个沟道结构，其中所述多个沟道结构沿垂直于所述衬底的高度方向形成于所述衬底上方，其中所述多个沟道结构中的每一个穿过所述底部选择栅极层、所述多个第一绝缘层、所述多个字线层、所述顶部选择栅极层和所述多个第二绝缘层。
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