BR112021007364A2 - dispositivo de memória 3d-nand e método para formar o mesmo - Google Patents

dispositivo de memória 3d-nand e método para formar o mesmo Download PDF

Info

Publication number
BR112021007364A2
BR112021007364A2 BR112021007364-7A BR112021007364A BR112021007364A2 BR 112021007364 A2 BR112021007364 A2 BR 112021007364A2 BR 112021007364 A BR112021007364 A BR 112021007364A BR 112021007364 A2 BR112021007364 A2 BR 112021007364A2
Authority
BR
Brazil
Prior art keywords
bsg
substrate
simulated
sub
memory device
Prior art date
Application number
BR112021007364-7A
Other languages
English (en)
Other versions
BR112021007364B1 (pt
Inventor
Yali Song
Lihong Xiao
Ming Wang
Original Assignee
Yangtze Memory Technologies Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=66190470&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=BR112021007364(A2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Yangtze Memory Technologies Co., Ltd. filed Critical Yangtze Memory Technologies Co., Ltd.
Publication of BR112021007364A2 publication Critical patent/BR112021007364A2/pt
Publication of BR112021007364B1 publication Critical patent/BR112021007364B1/pt

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

DISPOSITIVO DE MEMÓRIA 3D-NAND E MÉTODO PARA FORMAR O MESMO. A presente invenção refere-se a um dispositivo de memória 3D-NAND. O dispositivo de memória inclui um substrato, uma porta de seleção inferior (BSG) disposta sobre o substrato, uma pluralidade de linhas de palavras posicionada sobre a BSG com uma configuração de escadaria e a pluralidade de camadas isolantes disposta entre o substrato, a BSG, e a pluralidade de linhas de palavras. No dispositivo de memória descrito, uma ou mais primeiras fendas dielétricas estão formadas na BSG e estendem em uma direção de comprimento do substrato para separar a BSG em uma pluralidade de sub-BSGs. Além disso, uma ou mais regiões de fonte comuns estão formadas sobre o substrato e estendem na direção de comprimento do substrato. As uma ou mais regiões de fonte comuns ainda estendem através da BSG, da pluralidade de linhas de palavras e da pluralidade de camadas isolantes.

Description

Relatório Descritivo da Patente de Invenção para "DISPOSITIVO DE MEMÓRIA 3D-NAND E MÉTODO PARA FORMAR O MESMO".
ANTECEDENTES
[001] Conforme as dimensões críticas de dispositivos em circuitos integrados encolhem até os limites de tecnologias de células de memória comuns, os projetistas têm procurado técnicas para empilhar múltiplos planos de células de memória para conseguir maior capacidade de armazenamento, e conseguir custos mais baixos por bit.
[002] Um dispositivo de memória 3D-NAND é um dispositivo exemplar de empilhar múltiplos planos de células de memória para conseguir maior capacidade de armazenamento, e conseguir custos mais baixos por bit. Conforme a tecnologia 3D-NAND migra na direção de alta densidade e alta capacidade, especialmente da arquitetura 64L a 128L, o número de camadas de linhas de palavras (ou camadas de controle de porta) em uma direção vertical perpendicular a um substrato tem crescido significativamente. O número crescente de camadas de linhas de palavras leva a um aumento dramático de tamanho de bloco e do dispositivo de memória 3D-NAND, o que por sua vez induz um tempo de leitura e apagamento mais longo, tempo de transferência de dados mais longo, e menor eficiência de armazenamento.
SUMÁRIO
[003] Os conceitos inventivos referem-se à formação de um dispositivo de memória 3D-NAND com uma estrutura de bloco dividida e um método para executar um apagamento de bloco parcial com base na estrutura de bloco dividida.
[004] Um dispositivo de memória 3D-NAND relativo pode incluir uma pluralidade de blocos de células de memória ou redes de células de memória. Cada um dos blocos pode incluir uma pluralidade de cadeias de células de memória NAND verticais. As cadeias de células de memória NAND verticais cada uma pode ter um ou mais transistores de seleção inferiores (BSTs), um ou mais BSTs simulados, uma pluralidade de células de memória (MCs), um ou mais transistores de seleção superiores simulados (TSTs), e um ou mais TSTs que são dispostos sequencialmente e em série sobre um substrato ao longo de uma direção de altura (ou direção Z) do substrato. Uma região de fonte de um BST mais inferior na cada uma das cadeias de células de memória NAND verticais está conectada a uma linha de fonte comum (CSL), e uma região de dreno de um TST mais superior nas cada uma das cadeias de células de memória NAND verticais está conectada a uma linha de bits. No dispositivo de memória 3D-NAND relativo, as cadeias de células de memória NAND verticais de um mesmo bloco podem compartilhar uma porta de seleção inferior (BSG). A BSG compartilhada consequentemente controla todos os BSTs das cadeias de células de memória NAND verticais naquele bloco simultaneamente durante a operação do dispositivo de memória 3D-NAND relativo, tal como apagando o dispositivo de memória 3D-NAND relativo. Como o dispositivo de memória 3D-NAND relativo migra para capacidade mais alta com um tamanho de bloco aumentado, a BSG compartilhada pode induzir um tempo de apagamento mais longo, tempo de transferência de dados mais longo, e menor eficiência de armazenamento.
[005] No dispositivo de memória 3D-NAND descrito, cada um dos blocos pode ser separado em uma pluralidade de sub-blocos dividindo a BSG compartilhada em uma pluralidade de sub-BSGs através de uma ou mais primeiras fendas dielétricas. Cada um dos sub-blocos consequentemente tem uma respectiva sub-BSG, e cada um dos sub- blocos pode ser operado individualmente através de controlar a respectiva sub-BSG. Introduzindo tal estrutura de BSG dividida, o dispositivo de memória 3D-NAND descrito pode efetivamente reduzir a capacitância parasítica e acoplar efeitos entre a BSG e camadas dielétricas adjacentes, e significativamente aperfeiçoar desempenho Vt dos transistores de seleção inferiores (BSTs). Além disso, o tempo de apagamento e tempo de transferência de dados poderiam ser reduzidos significativamente, e eficiência de armazenamento de dados pode ser aperfeiçoada também.
[006] No dispositivo de memória 3D-NAND descrito, o cada um dos sub-blocos pode também ter uma respectiva subporta de seleção superior (sub-TSG) dividindo uma TSG compartilhada / comum em uma pluralidade de sub-TSGs através de uma ou mais segundas fendas dielétricas. Cada uma das sub-TSGs pode controlar um respectivo sub- bloco durante uma operação de leitura / programação. Em algumas modalidades, a primeira e segunda fendas dielétricas podem ser formadas através de um mesmo conjunto de retículas de modo que um custo de fabricação pode ser reduzido.
[007] De acordo com um aspecto da presente descrição, um dispositivo de memória está provido. O dispositivo de memória pode incluir um substrato, uma porta de seleção inferior (BSG) disposta sobre o substrato, uma pluralidade de linhas de palavras posicionadas sobre a BSG com uma configuração de escadaria e uma porta de seleção superior (TSG) posicionada sobre a pluralidade de linhas de palavras. O dispositivo de memória também inclui uma pluralidade de camadas isolantes dispostas entre o substrato, a BSG, a pluralidade de linhas de palavras, e a TSG. No dispositivo de memória descrito, uma ou mais primeiras fendas dielétricas são formadas na BSG e estendem em uma direção de comprimento do substrato para separar a BSG em uma pluralidade de sub-BSGs.
[008] Além disso, uma ou mais segundas fendas dielétricas são formadas na TSG e estendem na direção de comprimento (direção X) do substrato para separar a TSG em uma pluralidade de sub-TSGs. O dispositivo de memória ainda inclui uma ou mais regiões de fonte comuns que são formadas sobre o substrato e estendem na direção de comprimento do substrato. Cada uma das uma ou mais regiões de fonte comuns estende através da BSG, da pluralidade de linhas de palavras, da TSG, e da pluralidade de camadas isolantes, e está eletricamente acoplada com o substrato através de uma respectiva região dopada. As uma ou mais regiões de fonte comuns, as primeiras fendas dielétricas e as segundas fendas dielétricas ainda estendem paralelas umas às outras ao longo da direção de comprimento do substrato.
[009] Em algumas modalidades, as primeiras fendas dielétricas e as segundas fendas dielétricas estão alinhadas umas com as outras em uma direção de largura (direção Y) do substrato e estão espaçadas pela pluralidade de linhas de palavras.
[0010] O dispositivo de memória também inclui uma pluralidade de estruturas de canal formadas sobre o substrato ao longo de uma direção de altura (direção Z) do substrato que é perpendicular ao substrato. Cada uma da pluralidade de estruturas de canal passa através da BSG, da pluralidade de linhas de palavras, da TSG e da pluralidade de camadas isolantes, e está eletricamente acoplada com o substrato através de um respectivo contato de canal inferior que estende no substrato. A cada uma da pluralidade de estruturas de canal ainda inclui uma camada de canal, uma camada de tunelização, uma camada de aprisionamento de carga, e uma camada de barreira.
[0011] O dispositivo de memória também inclui uma pluralidade de estruturas de canal simuladas formadas ao longo da direção de altura do substrato. A pluralidade de estruturas de canal simuladas passa através da BSG, da pluralidade de linhas de palavras e da pluralidade de camadas isolantes para estender para dentro do substrato.
[0012] O dispositivo de memória também inclui uma pluralidade de cadeias de células de memória. Cada uma das cadeias de memória inclui uma respectiva estrutura de canal, uma respectiva sub-BSG, a pluralidade de linhas de palavras, uma respectiva sub-TSG, e a pluralidade de camadas isolantes que separam a respectiva sub-BSG, a pluralidade de linhas de palavras, e a respectiva sub-TSG uma das outras.
[0013] O dispositivo de memória também inclui uma pluralidade de sub-blocos de células de memória. Cada um dos sub-blocos de células de memória incluindo uma respectiva pluralidade de cadeias de células de memória que estão conectadas a uma mesma sub-BSG e a uma mesma sub-TSG, e cada um dos sub-blocos de células de memória é operado individualmente.
[0014] O dispositivo de memória pode ainda incluir uma pluralidade de estruturas de canal simuladas formadas ao longo da direção de altura do substrato. A pluralidade de estruturas de canal simuladas passa através da BSG, da pluralidade de linhas de palavras, da TSG e da pluralidade de camadas isolantes para estender para dentro do substrato.
[0015] Em algumas modalidades, as uma ou mais primeiras fendas dielétricas e as uma ou mais regiões de fonte comuns são alternativamente dispostas na direção de largura do substrato de modo que uma pluralidade de estruturas de canal está disposta entre estas.
[0016] Em algumas modalidades, o dispositivo de memória ainda inclui uma ou mais BSGs simuladas que são formadas entre a pluralidade de linhas de palavras e a BSG, separadas pelas uma ou mais primeiras fendas dielétricas em uma pluralidade de sub-BSGs simuladas, e espaçadas da pluralidade de linhas de palavras e da BSG pela pluralidade de camadas isolantes.
[0017] Em algumas modalidades, o dispositivo de memória ainda inclui uma ou mais TSGs simuladas que são formadas entre a pluralidade de linhas de palavras e a TSG, separadas pelas uma ou mais segundas fendas dielétricas em uma pluralidade de sub-TSGs simuladas, e espaçadas da pluralidade de linhas de palavras e da TSG pela pluralidade de camadas isolantes.
[0018] De acordo com um aspecto da presente descrição, um método para fabricar um dispositivo de memória está provido. No método descrito, uma camada de porta de seleção inferior (BSG) está formada sobre um substrato, uma ou mais camadas de BSG simuladas são formadas sobre a camadas de BSG, e uma pluralidade de primeiras camadas isolantes está disposta entre o substrato, a camada de BSG, e as uma ou mais camadas de BSG simuladas. A seguir, uma ou mais primeiras fendas dielétricas são formadas. As uma ou mais primeiras fendas dielétricas passam através da camada de BSG, as um ou mais camadas de BSG simuladas e a pluralidade de primeiras camadas isolantes, e estendem para dentro do substrato ao longo de uma direção de comprimento do substrato. A camada de BSG está separada pelas uma ou mais primeiras fendas dielétricas em uma pluralidade de camadas de sub-BSG, e as uma ou mais camadas de BSG simuladas são separadas pelas uma ou mais primeiras fendas dielétricas em uma pluralidade de camadas de sub-BSG simuladas.
[0019] No método descrito, uma pluralidade de camadas de linhas de palavras é subsequentemente formada sobre as camadas de BSG simuladas, um ou mais camadas de portas de seleção superiores (TSG) simuladas são formadas sobre a pluralidade de camadas de linhas de palavras, uma camada de TSG é formada sobre as camadas de BSG simuladas, e uma pluralidade de segundas camadas isolantes está disposta entre as camadas de BSG simuladas, a pluralidade de camadas de linhas de palavras, as uma ou mais camadas de TSG simuladas, e a camada de TSG. A seguir, uma ou mais segundas fendas dielétricas são formadas. As segundas fendas dielétricas estendem na direção de comprimento do substrato, e passam através das uma ou mais camadas de TSG simuladas, a camada de TSG e uma porção da pluralidade de segundas camadas isolantes que separam uma camada de linha de palavras mais superior, as um ou mais camadas de TSG simuladas, e a camada de TSG uma das outras. As primeiras fendas dielétricas e as segundas fendas dielétricas estão alinhadas umas com as outras em uma direção de largura do substrato e estão espaçadas pela pluralidade de camadas de linhas de palavras. A camada de TSG está separada pelas uma ou mais segundas fendas dielétricas em uma pluralidade de camadas de sub-TSG, e as um ou mais camadas de TSG simuladas são separadas pelas uma ou mais segundas fendas dielétricas em uma pluralidade de camadas de sub- TSG simuladas.
[0020] De acordo com ainda outro aspecto da presente descrição, um método para apagar um dispositivo de memória 3D-NAND está provido. O dispositivo de memória 3D-NAND é formado sobre um substrato e inclui uma pluralidade de cadeias de NAND verticais nas quais um primeiro bloco da pluralidade de cadeias de NAND verticais está conectado na primeira porta de seleção inferior (BSG), um segundo bloco da pluralidade de cadeias de NAND verticais está conectado a uma segunda BSG, a primeira BSG e a segunda BSG são separadas uma fenda dielétrica, e tanto o primeiro bloco quanto o segundo bloco de cadeias de NAND verticais estão conectados a uma pluralidade de linhas de palavras compartilhadas. No método descrito, o substrato é ajustado para uma primeira voltagem, a primeira BSG é ajustada para uma segunda voltagem que é mais baixa do que a primeira voltagem, a segunda BSG é ajustada para uma terceira voltagem que é mais alta do que a segunda voltagem, e as um ou mais linhas de palavras são ajustadas para uma quarta voltagem que é igual a zero.
[0021] Em algumas modalidades, o primeiro bloco da pluralidade de cadeias de NAND verticais é apagado através da aplicação da segunda voltagem na primeira BSG, e o segundo bloco da pluralidade de cadeias de NAND verticais não é apagado através da aplicação da terceira voltagem na segunda BSG.
BREVE DESCRIÇÃO DOS DESENHOS
[0022] Aspectos da presente descrição são mais bem compreendidos da descrição detalhada seguinte quando lida com as figuras acompanhantes. É notado que, de acordo com a prática padrão na indústria, várias características não estão desenhadas em escala. De fato, as dimensões várias características podem ser arbitrariamente aumentadas ou reduzidas para clareza de discussão.
[0023] Figura 1A é uma vista em seção transversal de um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0024] Figura 1B é uma vista de topo para baixo do dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0025] Figura 1C-1 é uma primeira vista em seção transversal de uma estrutura de canal no dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0026] Figura 1D-1 é uma primeira vista de topo para baixo da estrutura de canal no dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0027] Figura 1C-2 é uma segunda vista em seção transversal de uma estrutura de canal no dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0028] Figuras 1D-2 é uma segunda vista de topo para baixo da estrutura de canal no dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0029] Figura 1E é um diagrama de circuito equivalente de um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0030] Figura 2 é uma vista em perspectiva esquemática de um dispositivo de memória 3D-NAND em três dimensões, de acordo com modalidades exemplares da descrição.
[0031] Figura 3A é uma vista em seção transversal de um dispositivo de memória 3D-NAND relativo, de acordo com modalidades exemplares da descrição.
[0032] Figura 3B é um diagrama de circuito equivalente do dispositivo de memória 3D-NAND relativo, de acordo com modalidades exemplares da descrição.
[0033] Figura 4A é um diagrama esquemático de um parâmetro de operação para apagar um dispositivo de memória 3D-NAND relativo, de acordo com modalidades exemplares da descrição.
[0034] Figura 4B é um diagrama esquemático de outro parâmetro de operação para apagar um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0035] Figuras 5A até 11D são vistas em seção transversal e de topo para baixo de várias etapas intermediárias de fabricar um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
[0036] Figura 12 é um fluxograma de um processo para fabricar um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição.
DESCRIÇÃO DETALHADA
[0037] A descrição seguinte provê muitas diferentes modalidades ou exemplos, para implementar diferentes características do assunto provido. Exemplos específicos de componentes e disposições estão abaixo descritos para simplificar a presente descrição. Estes são, é claro, meramente exemplos e não pretendem ser limitantes. Por exemplo, a formação de uma primeira característica acima ou sobre uma segunda característica na descrição que segue pode incluir modalidades nas quais a primeira e segunda características são formadas, características podem estar em contato direto e pode também incluir modalidades nas quais características adicionais podem ser formadas entre a primeira e segunda características, de modo que a primeira e segunda características podem não estar em contato direto. Além disso, a presente descrição pode repetir números e/ou letras de referência nos vários exemplos. Esta repetição é para o propósito de simplicidade e clareza e não está própria dita uma relação entre as várias modalidades e/ou configurações discutidas.
[0038] Ainda, termos espacialmente relativos, tal como "sob", "abaixo", "inferior", "acima", "superior" e similares, podem ser aqui utilizados para facilidade de descrição para descrever a relação de elemento ou característica para outro(s) elemento(s) ou característica(s) como ilustrado nas figuras. Os termos espacialmente relativos pretendem abranger diferentes orientações do dispositivo em uso ou operação além da orientação apresentada nas figuras. O aparelho pode ser de outro modo orientado (girado de 90 graus ou em outras orientações) e os descritores espacialmente relativos aqui utilizados podem do mesmo modo ser interpretados consequentemente.
[0039] Figura 1A é uma vista em seção transversal de um dispositivo de memória 3D-NAND 100, e a Figura 1B é uma vista de topo para baixo do dispositivo de memória 3D-NAND 100 onde a vista em seção transversal do dispositivo de memória 3D-NAND 100 na Figura 1A é obtida de uma linha A-A' ao longo de uma direção Z (isto é, direção de altura) de um substrato na Figura 1B. Linhas tracejadas na Figura 1B indicam uma vista em perspectiva.
[0040] Como mostrado na Figura 1A, o dispositivo de memória 100 pode ter um substrato 10 feito de silício, um Poço tipo P de alta voltagem (HVPW) 14 formado sobre uma porção superior do substrato 10, e um Poço tipo N profundo 12 que está abaixo do HVPW. O HVPW 14 estende de uma superfície superior do substrato 10 e para dentro do substrato com uma profundidade de 0,5 µm a 5 µm de acordo com os requisitos de projeto. O HVPW 14 pode ter uma porção superior e uma porção inferior. A porção superior (não mostrada) do HVPW 14 está em nível com a superfície superior do substrato 10 e está dopada com boro em uma concentração de dopante de 10e11 cm-3 a 10e14 cm-3. A porção superior do HVPW 14 forma o Poço P de rede (isto é, região de células de memória). O Poço P de rede é também conhecido como 'cuba ativa' já que voltagens são aplicadas na cuba durante o apagamento ou programação do dispositivo de memória. A porção superior pode também estar configurada para criar dispositivos de transistor de junção bipolar (BJT) na periferia onde os circuitos de controle ocupam. A porção inferior (não mostrada) do HVPW 14 está formada sob a porção superior e está topada com fósforos em uma concentração de dopante de 10e11 cm-3 a 10e14 cm-3. A porção inferior cria uma 'N-Cuba' profunda que ajuda a isolar o Poço P de rede (isto é, a porção superior) da do Poços P de periferia. A porção inferior pode também estar configurara para criar dispositivos de BJT na periferia.
[0041] O Poço tipo N profundo 12 ilustrado na Figura 1A pode ser dopado através de uma implantação de alta energia com fósforo em uma concentração de dopante de 10e11 cm-3 a 10e14 cm-3. O Poço tipo N profundo 12 está formado sob o HVPW 14, e estende para dentro do substrato com uma profundidade de 0,1 µm a 1 µm de acordo com os requisitos de projeto. Em algumas modalidades, o Poço tipo N profundo 12 pode circundar o HVPW 14 para isolar o HVPW 14 de componentes adjacentes.
[0042] Ainda referindo à Figura 1A, o dispositivo de memória 100 pode também ter uma ou mais regiões P+ 24a e 24b formadas no HVPW
14. As regiões P+ estendem da superfície superior do substrato 10 e para dentro do substrato com uma profundidade de 0,01 µm a 0,2 µm.
As regiões P+ podem ser dopadas com boro em uma concentração de dopante de 10e14 cm-3 a 10e18 cm-3. Em etapas de fabricação subsequentes, um respectivo contato de rede pode ser formado sobre cada uma das regiões P+, e a regiões P+ estão configuradas para reduzir a resistência entre os contatos de rede e o HVPW.
[0043] Similarmente, uma ou mais regiões N+ 18 e 22 podem ser formadas no substrato 10. As regiões N+ 18 e 22 estendem da superfície superior do substrato e estendem para dentro do substrato com a profundidade de 0,01 µm a 0,2 µm. As regiões N+ podem ser dopadas com fósforo em uma concentração de dopante de 10e14 cm-3 a 10e18 cm-3. Sobre as regiões N+, um ou mais contatos de substrato (não mostrados) podem ser formados em etapas de fabricação subsequentes, e as regiões N+ estão configuradas para reduzir a resistência entre os contados de substrato e o substrato.
[0044] O dispositivo de memória descrito 100 pode também incluir um ou mais Poços do tipo N de alta voltagem (HVNW). Cada uma das regiões N+ pode estar circundada por um respectivo Poço do tipo N de alta voltagem (HVNW). Por exemplo, a região N+ 22 está circundada por um HVNW 20, e a região N+ 18 está circundada por um HVNW 16. Os HVNWs podem ser formados dopando o substrato com fósforo em uma concentração de dopante de 10e11 cm-3 a 10e14 cm-3. Os HVNWs estendem da superfície superior do substrato e estendem dentro do substrato 10 com uma profundidade de 0,1 µm a 1 µm. Os HVNWs estão configurados para isolar as regiões N+ de componentes adjacentes.
[0045] Ainda referindo à Figura 1A, a porta de seleção inferior (BSG) 62p, uma ou mais BSGs simuladas (ou linhas de palavras simuladas inferiores, tais como 62n-62o), uma pluralidade de linhas de palavras (por exemplo, 62d-62m), uma ou mais portas de seleção superiores simuladas (TSGs) (ou linhas de palavras simuladas superiores, tais como 62b-62c), e uma TSG 62a estão dispostas sequencialmente sobre o substrato. Além disso, uma pluralidade de camadas isolantes, tal como 17 camadas isolantes 60a-60q, está disposta entre o substrato 10, a BSG, as BSGs simuladas, as linhas de palavras, as TSGs simuladas e a TSG para separar a substrato 10, a BSG, as BSGs simuladas, as linhas de palavras, as TSGs simuladas e a TSG umas das outras.
[0046] Em algumas modalidades, as camadas isolantes 60, a BSG, as BSGs simuladas, as linhas de palavras, as TSGs simuladas e a TSG estão alternativamente empilhadas sobre o substrato 10 com uma configuração de escadaria na qual a TSG 62a e uma camada isolante mais superior 60a têm o menor comprimento, e a BSG 62p e a camada isolante mais inferior 60q têm o maior comprimento.
[0047] Deve ser compreendido que a Figura 1A é meramente um dispositivo de memória 3D-NAND exemplar 100, e o dispositivo de memória 3D-NAND 100 pode incluir qualquer número da BSG, da BSG simulada, da linha de palavras, da TSG simulada, e da TSG. Por exemplo, o dispositivo de memória 3D-NAND 100 pode ter três BSGs, três TSGs, e 64 linhas de palavras.
[0048] Em algumas modalidades (isto é Gate-last Formation Technology), a BSG 62p, as BSGs simuladas 62n-62o, as linhas de palavras 62d-62m, as TSGs simuladas 62b-62c, e a TSG 62a ilustradas na Figura 1A são formadas primeiramente utilizando camadas de sacrifício (isto é, SiN). As camadas de sacrifício podem ser removidas e substituídas por uma camada K alta, camadas de cola e um ou mais camadas metálicas. A camada K pode ser feita de óxido de alumínio (Al2O3) e/ou óxido Háfnio (HfO2) e/ou óxido de Tântalo (Ta2O5), e/ou algo de K alto (Constante Dielétrica). A camada metálica pode ser feita de tungstênio (W), Cobalto (Co), por exemplo. As linhas de palavras podem ter uma espessura em uma faixa de 10 nm a 100 nm, de acordo com os requisitos de especificação de produto, operação de dispositivo,
capacidades de fabricação, e assim por diante. Em uma modalidade da Figura 1, as camadas isolantes 60 podem ser feitas de SiO2 com uma espessura de 5 nm a 50 nm.
[0049] Ainda referindo à Figura 1A, uma ou mais primeiras fendas dielétricas (ou primeiras fendas), tal como duas primeiras fendas 26 e 28, são formadas em uma ou mais BSGs (por exemplo, 62p) e as uma ou mais BSGs simuladas (por exemplo, 62n-62o). As primeiras fendas 26 e 28 estendem em uma direção X (isto é, direção de comprimento) do substrato 10 para separar a BSG 62p e as camadas de BSGs 62n- 62o simuladas em uma pluralidade de sub-BSGs e sub-BSGs simuladas, ou diga-se uma pluralidade de cadeias de células. Por exemplo, três sub-BSGs 62p-1, 62p-2, e 62p-3 estão incluídas na modalidade mostrada na Figura 1A. Além disso, uma ou mais segundas fendas dielétricas (ou segundas fendas) tal como as duas segundas fendas 56 e 58 ilustradas na Figura 1A, são formadas nas um ou mais TSGs (por exemplo, 62a) e as uma ou mais TSGs simuladas (por exemplo, 62b-62c). As segundas fendas também estendem na direção X (direção de comprimento) do substrato 10 para separar a TSG 62a e as TSGs simuladas 62b-62c em uma pluralidade de sub-TSGs e sub- TSGs simuladas. Por exemplo, uma sub-TSG 62a-1, duas sub-TSGs simuladas 62b-1 e 62c-1 estão ilustradas na Figura 1A. Em algumas modalidades, a primeira fenda e a segunda fenda estão oticamente alinhadas uma com a outra em uma direção Y (isto é, a direção de largura, vista de topo para baixo) do substrato 10 e estão espaçadas pela pluralidade de linhas de palavras 62d-62m. Em algumas modalidades, a primeira e a segunda fendas podem ter uma de 50 nm a 150 nm e estão cheias com SiO2, SiON, SiOCN ou outros materiais dielétricos adequados. Em algumas modalidades, as primeiras fendas 26 e 28 podem estender para o HVPW 14 com uma profundidade entre 10 nm e 100 nm.
[0050] Introduzindo a primeira e a segunda fendas no dispositivo de memória 100, a BSG e TSG são separadas em uma pluralidade de sub- BSGs e sub-TSGs. As sub-BSGs e sub-TSGs podem dividir o dispositivo de memória 100 em uma pluralidade de sub-blocos, ou diga- se, uma pluralidade de cadeias de células. Cada um dos sub-blocos tem uma respectiva sub-BSG e uma respectiva sub-TSG. Cada um dos sub- blocos pode ser operado individualmente através de controlar a respectiva sub-BSG e respectiva sub-TSG. Correspondentemente, o dispositivo de memória 3D-NAND 100 descrito pode precisamente controlar uma região de sub-bloco / rede desejada, de modo a efetivamente reduzir um tempo de programação, um tempo de leitura, um tempo de apagamento e tempo de transferência de dados, e significativamente aperfeiçoar a eficiência de armazenamento de dados.
[0051] Ainda referindo à Figura 1A, uma ou mais regiões de fonte comuns (CSRs) tal como uma região de fonte comum 52, está formada sobre o substrato e estende na direção X (direção de comprimento) do substrato. A região de fonte comum 52 passa através da BSG 62p, das BSGs simuladas 62n-62o, da pluralidade de linhas de palavras 62d- 62m, das TSGs simuladas 62b-62c, da TSG 62a, e a pluralidade de camadas isolantes 60 e está eletricamente acoplada com o substrato 10 através de uma região dopada 54. A região de fonte comum 52, as primeiras fendas 26 e 28, e as segundas fendas 56 e 58 estendem paralelamente umas às outras na direção X (direção de comprimento) do substrato 10. A região de fonte comum 52 pode ter porções laterais e uma porção inferior para ser eletricamente acoplada com a região dopada 54. Um espaçador dielétrico 68 está formado ao longo das porções laterais e em contato direto com as linhas de palavras 62d-62m e camadas isolantes 60. Uma camada condutiva está formada ao longo do espaçador dielétrico 68 e sobre a região dopada 54. A região comum de fonte 52 ainda inclui um contato superior 64 que está formado ao longo do espaçador dielétrico 68 e sobre a camada condutiva 70. A região dopada 54 pode ser dopada tipo N através de um ou mais processos de implantação de íons. Na modalidade da Figura 1A, o espaçador dielétrico 68 é feito de SiO2, a camada condutiva 70 é feita de polissilício, e o contato superior 64 é feito de tungstênio.
[0052] Em algumas modalidades, a região de fonte comum 52 pode ter uma configuração contínua para estender ao longo da direção X (direção de comprimento) do substrato. Em algumas modalidades, a região de fonte comum 52 pode ser separada em duas ou mais sub- CSRs. As sub-CSRs estão alinhadas uma com a outra na direção X do substrato.
[0053] No dispositivo de memória 3D-NAND 100, uma pluralidade de estruturas de canal está formada sobre o substrato 10 ao longo de uma direção Z (ou direção de altura) do substrato. Como mostrado na Figura 1A, cinco estruturas de contato 30, 32, 34, 36 e 38 estão incluídas. Cada uma das estruturas de canal passa através da BSG, das BSGs simuladas, das linhas de palavras, das TSGs simuladas, da TSG e das camadas isolantes, e está eletricamente acoplada com o substrato através de um respectivo contato de canal inferior que estende dentro do substrato. Por exemplo, uma estrutura de contato 30 está eletricamente acoplada com o substrato através de um contato inferior 202 que está mostrado na Figura 1C. Além disso, cada uma das estruturas de canal ainda inclui uma camada de canal 206, uma camada de tunelização 208, uma camada de aprisionamento de carga 210, e uma camada de barreira 212, as quais foram mostradas nas Figuras 1C e 1D para detalhes.
[0054] O dispositivo de memória 100 pode ainda incluir uma pluralidade de estruturas de canal simuladas que são formadas ao longo da direção Z (direção de altura) do substrato. Por exemplo, seis estruturas de canal simuladas 40, 42, 44, 46, 48, e 50 estão incluídas no dispositivo de memória 100. Em algumas modalidades, o dispositivo de memória 100 pode ser dividido em três regiões: Duas regiões de escadaria 100A e 100C e uma região de núcleo 100B. Como mostrado, as regiões de escadaria 100A e 100C podem ser dispostas em um único ou ambos os lados da região de núcleo central 100B do dispositivo de memória 100. As regiões de escadaria 100A e 100C não incluem quaisquer estruturas de canal, e a região de núcleo 100B inclui a pluralidade de estruturas de canal. Em algumas modalidades, as estruturas de canal simuladas são formadas nas regiões de escadaria 100A e 100C somente, e passam através da BSG, das BSGs simuladas, das linhas de palavras e das camadas isolantes para estender dentro do substrato. Em outras modalidades, as estruturas de canal simuladas podem ser formadas tanto nas regiões de escadaria 100A e 100C quanto na região de núcleo 100B. Quando as estruturas de canal simuladas são formadas na região de núcleo 100B, as estruturas de canal simuladas passam através da TSG, das TSGs simuladas, das linhas de palavras, das BSGs simuladas, e das BSG, e estendem para dentro do substrato. As estruturas de canal simuladas servem como componentes de sustentação para suportar as regiões de escadaria e/ou as regiões de núcleo quando linhas de palavras de sacrifício são removidas. Em uma modalidade da Figura 1A, as estruturas de canal simuladas são feitas de SiO2.
[0055] A Figura 1B é uma vista de topo para baixo do dispositivo de memória 3D-NAND 100 de acordo com algumas modalidades da descrição. Como mostrado na Figura 1B, o dispositivo de memória 100 pode ter três regiões de fonte comuns 52a-52c que estendem ao longo da direção X (direção de comprimento) do substrato 10. As regiões de fonte comuns 52b e 52c estão dispostas em dois limites do dispositivo de memória 100 com uma configuração contínua. As regiões de fonte comuns 52b e 52c podem servir como regiões de fonte comuns para o dispositivo de memória 100, e ainda isolam o dispositivo de memória 100 dos componentes adjacentes. Em algumas modalidades, o dispositivo de memória 100 é um dos blocos de células de memória de um chip 3D-NAND (não mostrado). As regiões de fonte comuns 52b e 52c, consequentemente isolam o dispositivo de memória 100 (ou o bloco de células de memória 100) dos blocos de células de memória adjacentes do chip 3D-NAND. A região de fonte comum 52a está disposta em uma posição intermediária do dispositivo de memória 100. A região de fonte comum 52a está separada em duas ou mais sub- CSRs por um ou mais "Cortes H". Como mostrado na Figura 1B, a CRS 52a está separada por um corte H 72 em duas sub-CSRs 52a-1 e 52a-
2.
[0056] Ainda referindo à Figura 1B, as primeiras fendas 26 e 28, e as segundas fendas 56 e 58 estão opcionalmente alinhadas umas com as outras na direção Y (direção de largura) do substrato 10. As primeiras fendas e as segundas fendas estão dispostas entre duas regiões de fonte comuns adjacentes. Por exemplo, a primeira fenda 26 e a segunda fenda 56 estão alinhadas e dispostas entre uma região de fonte comum 52a e uma região de fonte comum 52b. Além disso, as estruturas de canal simuladas 40, 42, e 44 estão posicionadas na região de escadaria 100A, e as estruturas simuladas 46, 48, e 50 estão posicionadas na região de escadaria 100C. Uma pluralidade de estruturas de canal tal como a estrutura de canal 30, 32, está disposta na região de núcleo 100B.
[0057] Introduzindo a primeira / segunda fendas, o dispositivo de memória 3D-NAND 100 (ou bloco de células de memória 100) pode ser dividido em uma pluralidade de sub-blocos. Por exemplo, três sub- blocos SUB-BLK 1-3 são formados na Figura 1B. Cada sub-bloco pode ter uma respectiva sub-BSG e uma respectiva sub-TSG. A sub-BSG é formado pela separação da BSG 62p em três sub-BSGs (isto é, 62p-1,
62p-2, e 62p-3) pelas primeiras fendas, e a sub-TSG é formada pela separação da TSG 62a em três sub-TSGs pelas segundas fendas. De ser mencionado que o SUB-BLK 2 pode ter duas porções SUB-BLK2_1 e SUB-BLK2_2 que estão eletricamente conectadas uma com a outra através do Corte H 72. Consequentemente, o SUB-BLK 2 pode ter um tamanho maior do que o SUB-BLK 1 e o SUB-BLK 3. Sem a introdução da primeira / segunda fendas, o dispositivo de memória 100 (ou o bloco de células de memória 100) tem uma BSG compartilhada, tal como 62p, e uma TSG compartilhada, tal como 62a.
[0058] Deve ser compreendido que a Figura 1B é meramente um dispositivo de memória 3D-NAND exemplar 100, e o dispositivo de memória 3D-NAND 100 pode incluir qualquer número de primeiras ou segundas fendas entre duas regiões de fonte comum adjacentes. Por exemplo, duas ou mais primeiras fendas ou duas ou mais segundas fendas podem ser dispostas entre duas regiões de fonte comuns adjacentes. O dispositivo de memória 3D-NAND 100 pode também incluir qualquer número de regiões de fonte comuns.
[0059] A Figura 1C-1 é uma primeira vista em seção transversal da estrutura de canal 30 no dispositivo de memória 3D-NAND 100, e a Figura 1D-1 é uma primeira vista de topo para baixo da estrutura de canal 30 onde a vista em seção transversal da Figura 1C-1 é obtida de uma linha BB' ao longo de uma direção Z (direção de altura) de um substrato na Figura 1D-1. A Figura 1C-2 é uma segunda vista em seção transversal da estrutura de canal 30 e a Figura 1D-2 é uma segunda vista de topo para baixo onde a vista em seção transversal da Figura 1C-2 é obtida de uma linha CC' ao longo de uma direção Z (direção de altura) de um substrato na Figura 1D-2.
[0060] Como mostrado nas Figuras 1C-1/1D-1, a estrutura de canal 30 pode ter uma forma cilíndrica com paredes laterais e uma região inferior. É claro, outras formas são possíveis. A estrutura do canal 30 é formada ao longo de uma direção Z perpendicular ao substrato 10, e eletricamente acoplada com o substrato 10 através de um contato de canal inferior 202 que está posicionado na região inferior da estrutura de canal. A estrutura de canal 30 ainda inclui uma camada de canal 206, uma camada de tunelização 208, uma camada de aprisionamento de carga 210, e uma camada de barreira 212. A camada de barreira 212 está formada ao longo das paredes laterais da estrutura de canal 30 e sobre o contato de canal inferior 202. A camada de barreira 212 está em contato direto com as linhas de palavras 62d-62m e as camadas isolantes 60. A camada de aprisionamento de carga 210 está formada ao longo da camada de barreira 212 e sobre o contato de canal inferior 202, e a camada de tunelização 208 está formada ao longo da camada de aprisionamento de carga 210 e sobre o contato de canal inferior 202. A camada de canal 206 tem porções laterais que são formadas ao longo da camada de tunelização 208 e tem uma porção inferior em forma de T que estende através da porção inferior da camada de tunelização 208, da camada de aprisionamento de carga 210, e da camada de barreira 212 que estão posicionadas sobre o contato de canal inferior 202. A porção inferior em forma de T da camada de canal 206 está ainda posicionada sobre um contato inferior 206 e está em contato direto com o contato de canal inferior 202. Além disso, a camada de tunelização 208, a camada de aprisionamento de carga 210, e a camada de barreira 212 podem formar uma configuração de "pé em L" na estrutura de canal
30. A configuração de pé em L pode incluir porções laterais que são formadas ao longo das paredes laterais das estruturas de canal e uma porção inferior sobre o contato de canal inferior 202.
[0061] A estrutura de canal 30 pode também ter uma camada isolante de canal 204 que está formada ao longo da camada de canal 206 para preencher a estrutura de canal 30. A camada isolante de canal 204 pode ter uma porção inferior em forma de T que estende através de porções inferiores da camada de canal 206, da camada de tunelização 208, da camada de aprisionamento de carga 210, e da camada de barreira 212 e apoia sobre a camada de canal 206. Em algumas modalidades, a camada isolante de canal 204 pode incluir um vazio que está posicionado em uma posição intermediária da camada isolante de canal 204. A estrutura de canal 30 pode ainda incluir um contato de canal superior 214 que está formado ao longo da camada isolante de canal 204 e em contato direto com a camada de canal 206. O contato de canal superior 214 está posicionado acima da TSG 62a para impedir qualquer interferência elétrica entre o contato de canal superior 214 e a TSG 62a. Na estrutura de canal 30, uma camada dielétrica de porta 216 está ainda formada entre a BSG 62p e o contato de canal inferior 202. A camada dielétrica de porta 216 pode estar posicionada entre a camada isolante 60p e 60q, e tem uma forma anular para circundar o contato de canal inferior 202.
[0062] Em uma modalidade da Figuras 1C-1/1D-1, a camada de barreira 212 pode ser feita de SiO2. Em outra modalidade, a camada de barreira 212 pode incluir múltiplas camadas, tal como SiO2 e Al2O3. Em uma modalidade das Figuras 1C-1/1D-1, a camada de aprisionamento de carga 210 é feita de SiN. Em outra modalidade, a camada de aprisionamento de carga 210 pode incluir uma configuração de múltiplas camadas, tal como uma configuração múltiplas camadas de SiN/SiON/SiN. Em algumas modalidades, a camada de tunelização 208 pode incluir uma configuração múltiplas camadas, tal como uma configuração de múltiplas camadas de SiO/SiON/SiO. Em uma modalidade das Figuras 1C-1/1D-1, a camada de canal 206 é feita de polissilício através de um processo de deposição de vapor químico (CVD) de baixa pressão em forno. A camada isolante de canal 204 pode ser feita de SiO2, e contatos de canal superior e inferior podem ser feitos de polissilício.
[0063] Como mostrado nas figuras 1C-1/1D-1, a estrutura de canal 30 podem ter uma forma cilíndrica. No entanto, a presente descrição não está limitada a isto, e as estruturas de canal 30 podem ser formadas em outras formas, tal como uma forma de pilar quadrada, uma forma de pilar oval ou quaisquer outras formas adequadas.
[0064] As Figuras 1C-2/1D-2 proveem outra configuração para dispor o contato de canal superior 214 na estrutura do canal 30. Como definido nas Figuras 1C-2/1D-2, o contato de canal superior 214 está formado ao longo da camada isolante 60a e sobre a camada de canal 206, a camada de tunelização 208, a camada de aprisionamento de carga 210, a camada de barreira 212 e a camada isolante de canal 204. Uma superfície inferior do contato de canal superior 214 está em contato direto com uma superfície superior da camada de canal 206. Comparando com o contato de canal superior 214 nas Figuras 1C-1/1D- 1, o contato de canal superior 214 nas Figuras 1C-2/1D-2 tem um tamanho maior o qual por sua vez provê uma maior janela de processo para dispor uma Via subsequentemente formada sobre o contato de canal superior.
[0065] A Figura 1E é um diagrama de circuito equivalente de um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição. Como mostrado na Figura 1E, o diagrama de circuito inclui um bloco de células de memória 200 ou rede de células de memória 200. O bloco de células de memória 200 pode incluir uma pluralidade de cadeias de células de memória NAND verticais ST0- ST17. Cada uma das cadeias de células de memória pode ter um ou mais transistores de seleção inferiores (BSTs), um ou mais BSTs simulados (DUMBSTs), uma pluralidade de células de memória (MCs), um ou mais transistores de seleção superiores simulados (DUMTSTs), e um ou mais TSTs. Por exemplo, uma cadeia de células de memória ST0 pode ter um BST, dois BSTs simulados (DUMBST0 e DUMBSTn),
64 células de memória MC0-MC63, dois TSTs simulados (DUMTST0 e DUMTSTn), e dois TSTs (TST0 e TSTn). Uma extremidade superior de cada uma das cadeias de células de memória pode ser uma região de dreno que está conectada a uma linha de bits (BL), e uma extremidade inferior de cada uma das cadeias de células de memória pode ser uma região de fonte que está conectada a uma linha de fonte comum (CSL). Por exemplo, a cadeia de células de memória ST0 está conectada a uma linha de bits BL1 através da região de dreno do TSTn e está conectada a uma CSL através da região de fonte do BST.
[0066] O bloco de células de memória 200 pode ser dividido em seis sub-blocos de SUB-BLK0 a SUB-BLK5 pela primeira e segunda fendas que estão ilustradas na Figura 1A. Cada um do sub-blocos pode ter um respectivo conjunto de cadeias de células de memória. Por exemplo, o SUB-BLK0 pode incluir um conjunto de cadeias de células de memória ST0, ST6 e ST12, e SUB-BLK1 pode incluir um outro conjunto de cadeias de células de memória ST1, ST7 e ST13.
[0067] Em um bloco de células de memória relativo, tal como um bloco de células de memória 400 mostrado na Figura 3B, uma porta de seleção inferior (BSG) de cada uma das cadeias de células de memória está conectada uma na outra e compartilhada. Similarmente, uma BSG simulada de cada uma das cadeias de células de memória também está conectada uma na outra e compartilhada. No bloco de células de memória do 200, a porta de seleção inferior BSG e as BSGs simuladas (por exemplo, DUMBSG0 e DUMBSGn) podem ser separadas em uma pluralidade de sub-BSGs e sub-BSGs simuladas pelas primeiras fendas, tal como 26 e 28 ilustradas na Figura 1A. Por exemplo, a BSG pode ser separada pelas primeiras fendas em uma pluralidade de sub- BSGs de BSG0 a BSG5. Além disso, as portas de seleção superiores TSGs (por exemplo, TSG0 e TSGn), e as TSGs simuladas (por exemplo, DUMTSG0 e DUMTSGn) podem ser separadas em uma pluralidade de sub-TSGs e sub-TSGs simuladas pelas segundas fendas tal como 56 e 58 ilustradas na Figura 1A. Por exemplo, a TSG0 pode ser separada pelas segundas fendas em uma pluralidade de sub-TSGs de TSG0-0 a TSG0-5.
[0068] Consequentemente, os BSTs, os BSTs simulados, os TSTs simulados, e os TSTs em cada um dos sub-blocos podem ter respectivas portas de controle que são sub-BSGs, sub-BSGs simuladas, sub-TSGs simuladas e sub-TSGs respectivamente. Por exemplo, no SUB-BLK0, os BSTs das cadeias ST0, ST6 e ST12 têm uma porta de controle individual de BSG0 que é formada pelas primeiras fendas para separar a porta de controle BSG, e os TST0s das cadeias ST0, ST6, ST12 têm uma porta de controle individual de TSG0-0 que é formada pelas segundas fendas para separar a porta de controle TSG. Similarmente, na SUB-BLK1, os BSTs de ST1, ST7 e ST13 têm uma porta de controle de BSG1 e os TST0s de ST1, ST7 e ST13 têm uma porta de controle de TSG0-1. Sem a introdução da primeira / segunda fendas, o bloco de células de memória 200 tem BSG compartilhada, BSGs simuladas, TSGs simuladas, e TSG. Uma BSG compartilhada exemplar está ilustrada nas Figuras 3A e 3B, onde a BSG de cada uma das cadeias de células de memória estão conectadas umas nas outras e compartilhadas.
[0069] Introduzindo tal estrutura de BSG dividida, o dispositivo de memória 3D-NAND descrito pode efetivamente reduzir a capacitância parasítica e efeitos de acoplamento entre a BSG e camadas dielétricas adjacentes, e significativamente aperfeiçoar o desempenho Vt dos transistores de seleção inferiores (BSTs). Além disso, a estrutura de BSG dividida permite apagar um sub-bloco específico ao invés do bloco inteiro 200. Consequentemente, o tempo de apagamento e tempo de transferência de dados poderiam ser reduzidos significativamente, e a eficiência de armazenamento de dados pode ser aperfeiçoada também.
Ainda, a estrutura de TSG dividida permite leitura / programação de um sub-bloco específico ao invés do bloco inteiro 200, o que por sua vez reduz o tempo de leitura / programação e aperfeiçoa a eficiência de transferência / armazenamento de dados.
[0070] No bloco de células de memória 200, os sub-blocos podem compartilhar uma ou mais linhas de palavras. Por exemplo, como mostrado na Figura 1E, 18 MCns nos seis sub-blocos estão conectadas umas nas outras e têm uma linha de palavras WLn comum / compartilhada. Similarmente, outras MCs em todos os seis sub-blocos podem também ter linhas de palavras comuns / compartilhadas.
[0071] Cada um dos sub-blocos pode ter uma ou mais conexões de linha de bits. Por exemplo, no sub-bloco SUB-BLK0, a cadeia de células de memória ST0 está conectada no BL1, a cadeia de células de memória ST6 está conectada no BL2, e a cadeia de células de memória ST12 está conectada no BLn. No bloco de células de memória descrito 200, todas as 18 cadeias de células de memória estão conectadas a uma mesma CSL (ou região de fonte comum).
[0072] Ainda referindo à Figura 1E, cada uma das cadeias de células de memória pode ser constituída por uma ou mais sub-BSGs, uma ou mais sub-BSGs simuladas, uma pluralidade de linhas de palavras, uma ou mais sub-TSGs simuladas uma ou mais sub-TSGs, e uma estrutura de canal que passa através da sub-TSGs, sub-TSGs simuladas, linhas de palavras, sub-BSGs simuladas, e sub-BSGs, e está eletricamente acoplada a um substrato / uma mesma região de fonte comum (isto é, CSL). Por exemplo, uma cadeia de células de memória ST0 pode ser constituída por uma estrutura de canal 30, uma sub-BSG 62p-1 (isto é, BSG0 na Figura 1E), duas sub-BSGs simuladas 62n-1 e 62o-1, linhas de palavras 62d-62m, duas sub-TSGs simuladas 62b-1 e 62c-1, e uma sub-TSG 62a-1 (isto é, TSG0-1 na Figura 1E), que estão ilustradas na Figura 1A. Deve ser notado que a TSGn não está ilustrada na Figura 1A. Consequentemente, o transistor de seleção inferior (BST) da cadeia ST0 pode ser constituído pela estrutura de canal 30 e a sub- BSG 62p-1. Uma célula de memória, tal como MC63, pode ser constituída por uma estrutura de canal 30 e a linha de palavras 62d. O transistor de seleção superior TST0 pode ser formado pela estrutura de canal 30 e a sub-TSG 62a-1. O DUMSTST0 pode ser formado pela estrutura de canal 30 e a sub-TSG simulada 62c-1. A linha de fonte comum (CSL) ilustrada na Figura 1E pode ser a região de fonte comum 52 ilustrada na Figura 1A.
[0073] A Figura 2 é uma vista em perspectiva esquemática de um dispositivo de memória 3D-NAND, de acordo com modalidades exemplares da descrição. Como mostrado na Figura 2, uma pluralidade de estruturas de canal simulado, tal como 40, 42, 44, 46, 48, e 50 está disposta nas regiões de escadaria. Uma pluralidade de estruturas de canal, como 30 e 38, está posicionada na região de núcleo. Duas primeiras fendas (26 e 28) e duas segundas fendas (56 e 58) estão formadas ao longo da direção X, alinhadas na direção Y, e espaçadas umas da outra por uma pluralidade de linhas de palavras 62d-62m. As primeiras fendas separam a BSG 62p, as BSGs simuladas (62n e 62o) em uma pluralidade de sub-BSGs e uma pluralidade de sub-BSGs simuladas respectivamente. Por exemplo, três sub-BSGs 62p-1, 62p-2, e 62p-3 estão incluídas na modalidade mostrada na Figura 2. Similarmente, as segundas fendas separam a TSG 62a, as TSGs simuladas (62b e 62c) em uma pluralidade de sub-TSGs e uma pluralidade de sub-TSGs simuladas respectivamente. Uma pluralidade de camadas isolantes 60a-60q está formada entre o substrato, a BSG, as BSGs simuladas, as linhas de palavras, as TSGs simuladas e a TSG. Uma região de fonte comum 52 está formada ao longo da direção X e disposta com a primeira e segunda fendas em paralelo. A região de fonte comum 52 passa através da TSG, das TSGs simuladas, das linhas de palavras, das BSGs simuladas, e da BSG, e estende para dentro do substrato 10. A região de fonte comum 52 está separada pelo Corte H 72 em duas subrregiões de fonte comuns.
[0074] A Figura 3A é uma vista em seção transversal de um dispositivo de memória 3D-NAND 300 que é obtido ao longo de uma direção Z (direção de altura) de um substrato. Comparando com o dispositivo de memória 100, o dispositivo de memória relativo 300 não inclui as primeiras fendas, tal como 26 e 28 que estão ilustradas na Figura 1A.
[0075] A Figura 3B ilustra um diagrama de circuito equivalente do dispositivo de memória 3D-NAND relativo 300. Como mostrado na Figura 3B, o diagrama de circuito inclui um bloco de células de memória ou rede de células de memória 400. O bloco de células de memória 400 pode incluir seis sub-blocos de SUB-BLK0 a SUB-BLK5 pelas segundas fendas, tal como 56 e 58 na Figura 3A. Similar ao dispositivo de memória 100, as portas de seleção superiores TSGs (por exemplo, TSG0 e TSGn), e as de TSGs simuladas (por exemplo, DUMTSG0 e DUMTSGn) podem ser separadas em uma pluralidade de sub-TSGs e sub-TSGs simuladas pelas segundas fendas. Por exemplo, a TSG0 pode ser separada pelas segundas fendas em uma pluralidade de sub-TSGs de TSG0-0 a TSG0-5. Consequentemente, cada um dos sub-blocos pode ter respectivas sub-TSGs e respectivas sub-TSGs simuladas. Por exemplo, um sub-bloco SUB-BLK0 pode ter uma sub-TSG TSG0-0, e um sub-bloco SUB-BLK1 pode ter uma sub-TSG TSG0-1. A diferença entre o dispositivo de memória relativo 300 e o dispositivo de memória descrito 100 é que no dispositivo de memória relativo 300, as BSG ou BSGs simuladas (por exemplo, DUMBSG0 e DUMBSGn) em cada um dos sub-blocos estão conectadas umas nas outras e compartilhadas.
[0076] A Figura 4A é um diagrama esquemático de um parâmetro de operação para apagar um dispositivo de memória 3D-NAND relativo
300, de acordo com modalidades exemplares da descrição. A Figura 4B é um diagrama esquemático de outro parâmetro de operação para apagar um dispositivo de memória 3D-NAND 100, de acordo com as modalidades exemplares da descrição.
[0077] Como mostrado na Figura 4A, durante o apagamento do dispositivo de memória 3D-NAND relativo 300, as linhas de palavras que controlam as células de memória (MCs) são ajustadas para uma voltagem de operação igual a zero volt (V). Em uma voltagem de entrada aplicada no HVPW, tal como o HVPW 14 na Figura 3A, pode ser ajustada para uma primeira voltagem de operação V1. A primeira voltagem de operação V1 pode ser positiva e ter um valor entre 18 V e 22 V. Uma voltagem de entrada para uma BSG selecionada de um sub- bloco específico, tal como SUB-BLK0 na Figura 3B, pode ser ajustada para uma segunda voltagem de operação V2 que pode ser mais baixa do que a primeira voltagem de operação, mas ainda positiva. Por exemplo, a segunda voltagem de operação V2 pode estar em uma faixa de zero volt a 13 V. Além disso, as BSGs simuladas no sub-bloco específico podem ser ajustadas para uma voltagem de comutação (não mostrado na Figura 4A) que é 0,5 V -2 V mais baixa do que a segunda voltagem de operação V2. Em algumas modalidades, a BSG selecionada e as BSGs simuladas selecionadas no sub-bloco específico podem ser ajustadas para flutuar.
[0078] Um processo de apagamento detalhado pode ser descrito com base na estrutura de canal 30 que está ilustrado nas Figuras 1C e 1D e na cadeia de células de memória ST0 / sub-bloco SUB-BLK0 que estão ilustrados nas Figuras 1E e 3B. Deve ser mencionado novamente, a cadeia de células de memória ST0 pode ser constituída pela estrutura de canal 30 e a BSG circundante, BSGs simuladas, linhas de palavras, TSGs simuladas, e TSG que estão ilustradas nas Figuras 1C e 1D.
[0079] Como mostrado nas Figuras 1C e 1D, quando a primeira voltagem de operação é aplicada no HVPW 14, a primeira voltagem de operação V1 é eletricamente acoplada na camada de canal 206 através do contato de canal inferior 202. Como as linhas de palavras 62d-62m são todas ajustadas para uma voltagem de operação igual a zero volt, a camada de canal 206 forma um potencial elétrico relativamente alto com relação às linhas de palavras. O alto potencial elétrico formado atrai os elétrons que estão aprisionados na camada de aprisionamento 210 de volta para a camada de canal 206. Além disso, furos podem ser injetados na camada de canal pela primeira voltagem de operação V1 do HVPW 14 / região de fonte comum 52. Os furos injetados podem sustentar um potencial positivo na camada de canal e ainda recombinar com os elétrons atraídos na camada de canal 206. Quando a recombinação de elétron-furo é completada, a cadeia de células de memória ST0 é apagada. Consequentemente, as voltagens de entrada V1, V2 são ajustadas para zero volt.
[0080] Durante a operação de apagamento, a BSG selecionada é ou ajustada para flutuar ou ajustada para a segunda voltagem de operação V2 que permite que a BSG selecionada fique em uma voltagem positiva relativamente mais baixa do que a primeira voltagem V1 que é aplicada no HVPW 14. Tal voltagem mais baixa relativa pode reduzir o campo elétrico através do dielétrico de porta (por exemplo, camada dielétrica de porta 216 mostrada na Figura 1C) e o campo elétrico reduzido por sua vez pode impedir que a camada dielétrica de porta rompa. Em algumas modalidades, a segunda voltagem V2 aplicada na BSG selecionada pode ainda ajudar a gerar um furo através de um efeito de vazamento de dreno induzido de porta (GIDL) e aperfeiçoar os furos para fluir do substrato para uma porção superior da camada de canal 206 (por exemplo, uma posição próxima da TSG).
[0081] Em algumas modalidades, as BSGs simuladas são ou ajustadas para flutuar ou ajustadas para as voltagens de comutação
(não mostradas). As voltagens de comutação aplicadas podem ser reduzidas gradualmente na direção de BSG 62p na direção da linha de palavras 62m. Uma redução gradual na voltagem em BSGs simuladas na direção de BSG na direção de linhas de palavras pode reduzir o campo elétrico entre a BSG (ajustada em uma alta voltagem) e linhas de palavras (ajustadas em uma baixa voltagem, tal como zero), com isto reduzindo a geração de portadora entre BSG e linhas de palavras e eliminando o distúrbio de apagamento.
[0082] Como o dispositivo de memória relativo 300 tem uma BSG comum ou compartilhada, quando a segunda voltagem V2 é aplicada na BSG de cadeia ST0/SUB-BLK0 durante a operação de apagamento, os transistores de seleção inferiores (BSTs) no restante das 17 cadeias de células de memória ST1-ST17 pode também ser afetado e ligado pela segunda voltagem de operação V2. Correspondentemente, a operação de apagamento pode acontecer em todos os seis sub-blocos. Como o dispositivo de memória 3D-NAND migra para uma capacidade mais alta com um tamanho de bloco crescente, a BSG comum / compartilhada pode induzir um tempo de apagamento mais longo, tempo de transferência de dados mais longo, e menor eficiência de armazenamento.
[0083] A Figura 4B é um diagrama esquemático de outro parâmetro de operação para apagar um dispositivo de memória 3D-NAND 100. Como mostrado na Figura 1E, cada um dos sub-blocos ilustrados na Figura 1E pode ter uma respectiva sub-BSG que é formada introduzindo as primeiras fendas para separar a BSG. Quando uma operação de apagamento é iniciada, a segunda voltagem V2 pode ser aplicada a uma respectiva sub-BSG de um sub-bloco selecionado. Por exemplo, se o SUB-BLK0 for selecionado, a segunda voltagem V2 pode ser aplicada ao sub-BSG BSG0 correspondente. Além disso, uma terceira voltagem V3 pode ser aplicada a uma respectiva sub-BSG de um sub-bloco não selecionado. Por exemplo, se o SUB-BLK1 não for selecionado, a terceira voltagem V3 pode ser aplicada ao sub-BSG BSG1 correspondente. A terceira voltagem V3 pode ser próxima à primeira voltagem V1 e mais alta do que a segunda voltagem V2. Por exemplo, a V3 pode estar na faixa de 18 V a 25 V. A terceira voltagem mais alta relativa V3 com relação à segunda voltagem V2 pode repelir os furos que são gerados do HVPW / substrato e inibir os furos de fluírem para dentro da camada de canal do sub-bloco não selecionado. Consequentemente, o processo de apagamento pode acontecer no sub-bloco selecionado somente, e o tempo de apagamento e tempo de transferência de dados podem ser reduzidos significativamente, e a eficiência de armazenamento de dados pode ser aperfeiçoada também.
[0084] As Figuras 5A a 11D são vistas em seção transversal e de topo para baixo de várias etapas intermediárias de fabricar um dispositivo de memória 3D-NAND 100 de acordo com modalidades exemplares da descrição.
[0085] A Figura 5A é uma vista em seção transversal que é obtida ao longo de uma direção Z (isto é, direção de altura) de um substrato. Como mostrado na Figura 5A, uma pluralidade de regiões dopadas 12, 14, 16, 18, 20, 22, e 24 são formadas em um substrato 10 com base em um processo de fotolitografia e um processo de dopagem e/ou implantação de íons. As regiões dopadas na Figura 5A podem ser substancialmente similares às regiões dopadas acima discutidas com referência à Figura 1A. De modo a formar as regiões dopadas, uma máscara padronizada pode ser formada sobre o substrato pelo processo de fotolitografia. A máscara padronizada expõe regiões desejadas do substrato que necessitam dopante. Um processo de dopagem, tal como um processo de implantação de íons, um crescimento epitaxial dopado in situ, um processo de dopagem de plasma (PLAD), ou outros métodos como conhecidos na técnica, podem ser aplicados para transferir dopante adequado para as regiões expostas do substrato 10. Uma concentração de dopante, um perfil de dopagem e uma profundidade de dopagem podem ser controlados ajustando a energia, o ângulo e o tipo de dopante do processo de dopagem.
[0086] Sobre o substrato 10, uma porta de seleção inferior (BSG) 62p, duas BSGs simuladas 62n-62o, e uma pluralidade de primeiras camadas isolantes 62n-62q podem ser subsequentemente formadas. O substrato 10, BSG 62p e as BSGs simuladas 62n-62o estão espaçados umas das outras pelas primeiras camadas isolantes 60n-60q.
[0087] A BSG 62p e as duas BSGs simuladas 62n-62o podem ser camadas de sacrifício que são feitas de SiN. As camadas de sacrifício podem ser removidas e substituídas por uma camada K alta e uma camada metálica em etapas de fabricação futuras. A BSG 62p e as duas BSGs simuladas 62n-62o podem ter uma espessura em uma faixa de 10 nm a 100 nm. A primeira camada isolante pode incluir SiO, SiCN, SiOCN ou outros materiais adequados. As primeiras camadas isolantes 60n-60q podem ter uma espessura de 5 nm a 50 nm. Qualquer processo de deposição adequado pode ser aplicado para formar a BSG, as BSGs simuladas e as primeiras camadas isolantes, tal como deposição de vapor químico (CVD), deposição de vapor físico (PVD), deposição de camada atômica (ALD), difusão ou qualquer sua combinação.
[0088] Ainda referindo à Figura 5A, duas primeiras fendas 26 e 28 podem ser formadas na BSG 62p e BSGs simuladas 62n-62o quando a BSG, BSGs simuladas e as primeiras camadas isolantes estão empilhadas sobre o substrato 10. As primeiras fendas 26 e 28 estendem em uma direção X (isto é, uma direção de comprimento) do substrato 10 para separar um BSG 62p e as BSGs simuladas 62n-62o em uma pluralidade de sub-BSGs e sub-BSGs simuladas. Por exemplo, três sub- BSGs 62p-1 a 62p-3, e três sub-BSGs simuladas 62n-1 a 62n-3 estão incluídas na Figura 5A.
[0089] As primeiras fendas 26 e 28 podem ter uma CD de 50 nm a 150 nm. As primeiras fendas podem ser preenchidas com SiO2, SiON, SiOCN ou outros materiais dielétricos adequados. Em algumas modalidades, as primeiras fendas 26 e 28 podem estender para o HVPW 14 com uma profundidade entre 10 nm e 100 nm. As primeiras fendas podem ser formadas por um processo de fotolitografia, um processo de corrosão subsequente, preenchimento com materiais dielétricos então CMP (Polimento Mecânico Químico) quando necessário. Por exemplo, uma pilha de máscaras padronizadas pode ser formada sobre a camada isolante 60n pelo processo de fotolitografia. Um subsequente processamento de corrosão pode ser introduzido para corroer através das camadas isolantes, a BSG, as BSGs simuladas e ainda estender para dentro HVPW 14 para formar duas aberturas de fenda. As aberturas de fenda, então, podem ser preenchidas com um material dielétrico, tal como SiO2, SiON, SiOCN, ou outros materiais adequados pela aplicação de uma deposição de vapor químico (CVD), deposição de vapor físico (PVD), deposição de camada atômica (ALD), difusão, ou qualquer sua combinação. Uma planarização de superfície pode ser executada para remover quaisquer materiais dielétricos excessivos sobre a camada isolante 60n.
[0090] A Figura 5B é vista em seção transversal que é obtida ao longo de uma direção X (uma direção de comprimento) do substrato, e a Figura 5C é uma vista de topo para baixo para ilustrar uma estrutura final quando as primeiras fendas 26 e 28 são formadas. Como mostrado na Figura 5B, as primeiras fendas 26 e 28 não podem ser observadas quando a vista em seção transversal é feita ao longo da direção X (direção de comprimento) do substrato 10. Na Figura 5C, a camada isolante 60n está mostrada como uma superfície superior e as duas primeiras fendas 26 e 28 estendem ao longo da direção de comprimento do substrato e ainda separam o substrato 10 em três regiões iguais.
[0091] Na Figura 6, uma pluralidade de linhas de palavras 62d-62m, duas portas de seleção superiores simuladas (TSGs) 62b-62c, e uma TSG 62a são formadas sequencialmente sobre a primeira camada isolante 60n. Uma pluralidade de segundas camadas isolantes 60a-60m são também depositadas sobre a primeira camada isolante 60n. As linhas de palavras 62d-62m, as TSGs simuladas 62b-62c, e a TSG 62a estão espaçadas umas das outras pelas segundas camadas isolantes 60a-60m. As linhas de palavras 62d-62m, as TSGs simuladas 62b-62c, e as TSG 62a podem ser camadas de sacrifício que são feitas de SiN e têm uma espessura em uma faixa de 10 nm a 100 nm. As camadas de sacrifício podem ser removidas e substituídas por a camada K alta e uma camada metálica nas etapas de fabricação futuras. As segundas camadas isolantes 60a-60m podem ter uma espessura entre 5 nm e 50 nm, e incluem SiO2, SiCN, SiOCN, ou outros materiais adequados. Qualquer processo de deposição adequado pode ser aplicado para formar a TSG, as TSGs simuladas e as segundas camadas isolantes, tal como deposição de vapor químico (CVD), deposição de vapor físico (PVD), deposição de camada atômica (ALD), difusão ou qualquer sua combinação.
[0092] Na Figura 7A, duas regiões de escadaria 100A e 100C são formadas. A formação das duas regiões de escadaria 100A e 100C pode estar ilustrada em etapas de fabricação exemplares que estão mostradas nas Figuras 7B-7F. Como mostrado na Figura 7B, uma pluralidade de linhas de sacrifício de palavras 62a-62c e uma pluralidade de camadas isolantes 60a-60c podem ser formadas e dispostas alternativamente. Uma pilha de máscaras padronizada 702 pode ser formada na camada isolante 60a. A pilha de máscaras padronizadas 702 podem ser formadas sobre a camada isolante 60a. A pilha de máscaras padronizadas 702 expõe duas porções de extremidade da camada isolante 60a a pilha de máscaras 702 pode incluir uma camada de máscara dura de carbono amorfo, um revestimento antirrefletivo dielétrico (DARC), uma camada de revestimento antirrefletivo inferior (BARC) e uma camada fotorresistente. Em algumas modalidades, a pilha de máscaras 702 pode ser somente fotorresistente para a formação de escadaria. A pilha de máscaras 702 pode ser padronizada de acordo com qualquer técnica adequada, tal como um processo de litografia (por exemplo, fotolitografia ou litografia de feixe-e) que pode ainda incluir revestimento fotorresistente (por exemplo, revestimento de spin-on), cozimento suave, alinhamento de máscara, exposição, cozimento de pós- exposição, desenvolvimento de fotorresistente, enxaguamento, secagem (por exemplo, secagem por rotação e/ou cozimento duro), e similares.
[0093] Na Figura 7C, um primeiro processo de corrosão por plasma pode ser executado para remover as porções de extremidade expostas da camada isolante 60a. O primeiro processo de corrosão de plasma ainda remove porções de linha de palavras subjacentes 62a que não são protegidas pela pilha de máscaras 702 e para na camada isolante 60b por um controle de processo preciso. Na Figura 7D, um processo de aparar pode ser aplicado para remover porções da pilha de máscaras 702 de duas extremidades para expor adicionalmente a camada isolante 60a. As porções expostas da camada isolante 60a podem ser duas porções de extremidade 60a-A e 60a-B. Além disso, a camada isolante 60b pode ter porções de extremidades expostas 60b-A e 60b-B.
[0094] Na Figura 7E, um segundo processo de corrosão pode ser executado. O segundo processo de corrosão pode remover as porções de extremidade expostas 60a-A e 60a-B da camada isolante 60a. Controlando precisamente o segundo processo de corrosão ou através de um tempo de gravação ou traços de pontos de extremidade, o segundo processo de corrosão ainda remove porções de linha de palavras 62a sob a 60a-A e 60a-B e para na camada isolante 60b. Entrementes, as porções de extremidade expostas 60b-A e 60b-B da camada isolante 60b e porções de linha de palavras 62b sob 60b-A e 60b-B podem ser removidas simultaneamente. Quando do completamento do segundo processo de corrosão, duas regiões de escadaria podem ser formadas em dois lados. Na Figura 7F, uma calcinação de plasma subsequente pode ser aplicada para remover a pilha de máscaras restantes 702. Brevemente, um processo de Aparar - Corroer de múltiplos ciclos sobre múltiplas máscaras (como ilustrado nas Figuras 7B-7F) pode ser aplicado para formar a escadaria 100A e 100C na Figura 7A.
[0095] Na Figura 8A, duas segundas fendas 56 e 58 podem ser formadas nas TSG 62a e TSGs simuladas 62b-62c. As segundas fendas 56 e 58 estendem na direção X (isto é, uma direção de comprimento) do substrato 10 para separar a TSG 62a e as TSGs simuladas 62b-62c em uma pluralidade de sub-BSGs, e uma pluralidade de sub-BSGs simuladas respectivamente. Por exemplo, três sub-BSGs 62a-1, 62a-2, e 62a-3 podem estar incluídas na Figura 8A. Em algumas modalidades, as segundas fendas 56 e 58 podem estar alinhadas com as primeiras fendas 26 e 28 na direção Y (direção de largura) do substrato.
[0096] As segundas fendas 56 e 58 podem ter uma CD de 50 nm a 150 nm e incluem SiO2, SiON, SiOCN, ou outros materiais dielétricos adequados. As segundas fendas podem ser formadas por um processo de fotolitografia e um processo de corrosão subsequente. Por exemplo, uma pilha de máscaras padronizadas pode ser formada sobre a camada isolante 60a com base no processo de fotolitografia. O processamento de corrosão subsequente é introduzido para corroer através das camadas isolantes 60a-60d, da TSG 62a, das BSGs simuladas 62b-62c e parar na linha de palavras 62d para formar duas aberturas de fenda. As aberturas da fenda então podem ser preenchidas com um material dielétrico, tal como SiO2, SiON, SiOCN, ou outros materiais adequados pela aplicação de uma deposição de vapor químico (CVD), deposição de vapor físico (PVD), deposição de camada atômica (ALD), difusão, ou qualquer sua combinação. Uma planarização de superfície, tal como um processo CMP, pode ser executada para remover quaisquer materiais dielétricos excessivos sobre a camada isolante 60a. Após a planarização de superfície, o material dielétrico que permanece nas aberturas de fenda forma as segundas fendas.
[0097] A Figura 8B é a vista em seção transversal que é obtida ao longo da direção X (direção de comprimento) do substrato, e a Figura 8C é uma vista de topo para baixo para ilustrar uma estrutura final quando as segundas fendas 56 e 58 são formadas. Como mostrado na Figura 8B, tanto as primeiras quanto as segundas fendas não podem ser observadas quando a vista em seção transversal é feita ao longo da direção X (direção de comprimento) do substrato 10. Na Figura 8C, a camada isolante 60a é uma camada superior. As segundas fendas 56 e 58 são formadas ao longo da direção de comprimento do substrato e ainda estão alinhadas com as primeiras fendas 26 e 28 na direção Y (direção de largura) do substrato 10. As primeiras fendas e as segundas fendas juntas separam o substrato 10 em três regiões (ou sub-blocos). Além disso, duas regiões de escadaria 100A e 100C estão posicionadas em dois lados e uma região de núcleo 100B está posicionada no meio do substrato.
[0098] A Figura 9A é uma vista em seção transversal obtida na direção Z (direção de altura) do substrato para ilustrar a formação de uma pluralidade de estruturas de canal. De modo a formar as estruturas de canal, uma pluralidade de aberturas de canal pode ser formada primeiramente. As aberturas de canal podem ser formadas através de um processo de fotolitografia para formar uma máscara padronizada e um subsequente processo de corrosão para transferir os padrões da máscara. As aberturas de canal formadas podem passar através da TSG, das TSGs simuladas, das linhas de palavras, das BSGs simuladas, e das BSG, e ainda estendem para o HVPW 14. Cada uma das aberturas de canal pode ter porções laterais e uma porção inferior para expor o HVPW 14. Quando as aberturas de canal são formadas, uma pluralidade de contatos de canal inferiores, tal como o contato de canal inferior 202 ilustrado na Figura 1C, pode ser formada nas porções inferiores das aberturas de canal. Cada uma das aberturas de canal pode ter um respectivo contato inferior na porção inferior. Os contatos de canal inferiores podem projetar da BSG 62p, e uma superfície superior de cada um dos contatos de canal inferiores pode estar posicionada entre a BSG 62p e a BSG simulada 62o.
[0099] Ainda referindo à Figura 9A, uma vez que os contatos de canal inferiores são formados, uma camada de barreira, uma camada de aprisionamento de carga, e uma camada de tunelização podem ser formadas sequencialmente ao longo das porções laterais das aberturas de canal e sobre os contatos de canal inferiores. Uma subsequente corrosão de plasma anisotrópica pode ser aplicada para remover porções da camada de barreira, da camada de aprisionamento de carga, e da camada de tunelização que estão dispostas sobre os contatos de canal inferiores para formar uma pluralidade de aberturas de interconexão. Cada abertura de interconexão expõe um respectivo contato de canal inferior. Uma camada de canal pode ser formada subsequentemente ao longo das porções laterais das aberturas de canal e ainda estende através das aberturas de interconexão para conectar os contatos de canal inferiores.
[00100] Uma vez que a camada de canal é formada, a camada de canal pode ter porções laterais que são formadas ao longo da camada de tunelização e uma porção inferior em forma de T que estende através das porções inferiores da camada de tunelização, da camada de aprisionamento de carga, e da camada de barreira que estão posicionadas sobre o contato de canal inferior. A porção inferior em forma de T da camada de canal está em contato direto com o contato de canal inferior, o que pode ser mostrado nas Figuras 1C e 1D. Além disso, a camada de tunelização, a camada de aprisionamento de carga, e a camada de barreira podem formar uma configuração de pé em L nas aberturas de canal. A configuração de pé em L pode incluir porções laterais que são formadas ao longo das paredes laterais das aberturas de canal e uma porção inferior sobre os contatos de canal inferiores.
[00101] Em algumas modalidades, uma vez que a camada de canal é formada, um subsequente processo de recozimento pode ser aplicado, um é para liberar tensões de pastilha, o outro é para reduzir defeitos (ligações pendentes), em alguns casos é também para transformar a camada de canal em policristalina. Em algumas modalidades, a formação da estrutura de canal ainda inclui formar uma camada isolante de canal sobre a camada de canal para preencher as aberturas de canal, e formar um contato de canal superior sobre a camada isolante de canal e o contato de canal superior está em contato direto com a camada de canal. Uma estrutura de canal detalhada pode estar ilustrada nas Figuras 1C e 1D.
[00102] A Figura 9B é uma vista de topo para baixo para ilustrar a formação de uma pluralidade de estruturas de canal. Como mostrado na Figura 9B, a pluralidade de estruturas de canal pode ser formada na região de núcleo 100B e separada pelas segundas fendas 56 e 58 em 3 sub-blocos.
[00103] A Figura 10A é uma vista em seção transversal obtida na direção Z (direção de altura) do substrato para ilustrar a formação de uma pluralidade de estruturas de canal simuladas 40, 42, 44, 46, 48, e
50. As estruturas de canal simuladas servem como componentes de sustentação para suportar as regiões de escadaria 100A e 100C e/ou as regiões de núcleo 100B quando as linhas de palavras de sacrifício são removidas e substituídas por metais. De modo a formar as estruturas de canal simuladas, uma pluralidade de aberturas de canal simuladas pode ser formada primeiramente. As aberturas de canal simuladas podem ser formadas através de um processo de fotolitografia para formar uma máscara padronizada e um subsequente processo de corrosão para transferir os padrões da máscara. As aberturas de canal simuladas podem ser formadas nas regiões de escadaria. As aberturas de canal simuladas formadas podem passar através das linhas de palavras, das BSGs simuladas, e da BSG, e ainda estendem para o HVPW 14. Cada uma das aberturas de canal simuladas pode ter porções laterais e uma porção inferior para expor o HVPW 14. Quando as aberturas de canal simuladas são formadas, uma camada dielétrica pode ser formada para preencher as aberturas de canal simuladas. A camada dielétrica pode incluir SiO2, SiCN, SiOCN ou outros materiais adequados. Uma subsequente planarização de superfície, tal como um processo CMP, pode ser requerida para remover qualquer camada dielétrica excessiva sobre a camada isolante 60a. Uma vez a planarização da superfície está completa, a camada dielétrica que permanece sobre as aberturas de canal simuladas forma as estruturas de canal simuladas.
[00104] Em algumas modalidades, as estruturas de canal simuladas podem ter uma dimensão crítica (CD) entre 50 nm e 200 nm. Em algumas modalidades, as estruturas de canal simuladas podem estender para o HVPW 14 com uma profundidade entre 10 nm e 200 nm. As estruturas de canal simuladas podem ter uma forma circular. Em algumas modalidades, as estruturas de canal simuladas podem ter formas não circulares, tal como uma forma de cápsula, uma forma retangular, uma forma de arco, uma forma de osso e similares. As formas não circulares podem ser ajustadas por dois ou mais parâmetros, tal como largura, comprimento, raio de arco, ângulo de arco, e similares. Ainda, em algumas modalidades, as formas não circulares podem estar dispostas em um padrão simétrico ou em um padrão não simétrico com relação a outros contatos nas regiões de escadaria. Em algumas modalidades, as estruturas de canal simuladas podem ser formadas antes que a região de escadaria seja formada. Em algumas modalidades, as estruturas de canal simuladas podem ser formadas na região de núcleo. Consequentemente, as estruturas de canal simuladas podem passar através da BSG, das BSGs simuladas, da pluralidade de linhas de palavras, das TSGs simuladas, da TSG e da pluralidade de camadas isolantes para estender para dentro do substrato. Em algumas modalidades, as estruturas de canal simuladas podem ser formadas com a estrutura de canal juntas e ter uma estrutura similar à estrutura de canal. Por exemplo, a estrutura simulada pode também incluir uma camada de barreira, uma camada de aprisionamento, uma camada de tunelização, e uma camada de canal.
[00105] A Figura 10B é uma vista de topo para baixo para ilustrar a formação da pluralidade de estruturas de canal simuladas. Como mostrado na Figura 10B, a pluralidade de estruturas de canal simuladas pode ser formada nas duas regiões de escadaria 100A e 100C, e também na região de rede de núcleo 100B (especialmente nas zonas de transição das regiões de núcleo para a escadaria).
[00106] A Figura 11A é uma vista em seção transversal obtida na direção Z (direção de altura) do substrato para ilustrar a formação de uma ou mais regiões de fonte comuns. De modo a formar as estruturas de canal, uma ou mais aberturas de fontes comuns podem ser formadas, primeiramente. As aberturas de fonte comuns podem ser formadas através de um processo de fotolitografia para formar uma máscara padronizada e um subsequente processo de corrosão para transferir os padrões da máscara. As aberturas de fonte comuns formadas passam através da TSG, das de TSGs simuladas, das linhas de palavras, das de BSGs simuladas, e as BSG, e ainda estendem para dentro do HVPW 14. Cada uma das aberturas de fonte comuns pode ter porções laterais e uma porção inferior que estendem para dentro do HVPW. As aberturas de fonte comuns podem ainda estender ao longo da direção X (Direção de comprimento) do substrato, e estão dispostas paralelas com a primeira e segunda fendas.
[00107] A Figura 11B mostra uma modalidade exemplar da formação das aberturas de fonte comuns. Como mostrado na Figura 11B, duas aberturas de fonte comuns 52b' e 52c' são formadas em dois limites do substrato com uma configuração contínua. As regiões de fonte comuns 52a e 52c podem ser subsequentemente formadas dentro das aberturas de fonte comuns 52b' e 52c', respectivamente. Uma abertura de fonte comum 52a' está formada em uma posição intermediária do substrato. A abertura de fonte comum 52a' pode incluir duas ou mais subaberturas com base no padrão de máscara formado. Por exemplo, duas subaberturas 52a-1' e 52a-2' estão incluídas na Figura 11B. Um espaço entre as duas subaberturas 52a-1' e 52a-2' forma um Corte H, tal como o Corte H 72 na Figura 11B. As regiões de fonte comuns 52a-1 e 52a-2 podem ser formadas dentro das duas subaberturas 52a-1' e 52a-2', respectivamente.
[00108] Após as aberturas de fonte comuns serem formadas, subsequentes etapas de fabricação para completar a formação das regiões de fonte comuns podem ser diferentes entre um primeiro fluxo de fabricação de porta e um último fluxo de fabricação de porta. No primeiro fluxo de fabricação de porta uma implantação de íon pode ser subsequentemente aplicada para formar uma região dopada, tal como a região dopada 54, na porção inferior de cada uma das aberturas de fonte comuns. Um espaçador dielétrico, tal como o espaçador dielétrico
68, pode ser formado ao longo das porções laterais das aberturas da fonte comuns e sobre as regiões dopadas. Uma corrosão de plasma anisotrópico pode ser implementada para remover a porção inferior do espaçador dielétrico formado sobre as regiões dopadas para expor as regiões dopadas. Uma camada condutiva, tal como a camada condutiva 70, pode ser depositada ao longo do espaçador dielétrico e preencher as aberturas de fonte comuns. A camada condutiva pode ser rebaixada posteriormente por um processo de corrosão, e um contato superior, tal como o contato superior 64, pode ser formado ao longo do espaçador dielétrico e sobre a camada condutiva. Quando o contato superior é formado, a formação de uma região de fonte comum é completada e a região de fonte comum completa 52 pode estar ilustrada na Figura 11A.
[00109] No entanto, no último fluxo de fabricação de porta, quando as aberturas de fonte comuns são formadas, a BSG, BSGs simuladas, linhas de palavras, TSGs simuladas, e TSG são subsequentemente removidos para formar uma pluralidade de vacâncias por uma corrosão química úmida que é introduzida através das aberturas de fonte comuns. Uma implantação de íons pode ser posteriormente aplicada para formar a região dopada (por exemplo, 54) na porção inferior de cada uma das aberturas de fonte comuns. Após a etapa de implantação, a BSG, BSGs simuladas, linhas de palavras, TSGs simuladas e TSG são reformadas preenchendo as vacâncias com uma camada de K alto mais camadas metálicas através das aberturas de fonte comuns. A seguir, um espaçador dielétrico, tal como o espaçador dielétrico 68, pode ser formado ao longo das porções laterais das aberturas de fonte comuns e sobre as regiões dopadas. Uma corrosão de plasma anisotrópico seguida pode ser implementada para remover a porção inferior do espaçador dielétrico formado sobre as regiões dopadas para expor as regiões dopadas. Uma camada condutiva, tal como a camada condutiva 70, pode ser depositada ao longo do espaçador dielétrico e preencher as aberturas de fonte comuns. A camada condutiva pode ser rebaixada posteriormente por um processo de corrosão, e um contato superior, tal como o contato superior 64, pode ser formado ao longo do espaçador dielétrico e sobre a camada condutiva. Quando o contato superior é formado, a formação das regiões de fonte comuns é completada e as regiões de fonte comuns completas podem estar ilustradas na Figura 11A.
[00110] Após a formação das regiões de fonte comuns, um dispositivo de memória final 100 está formado o qual é idêntico ao dispositivo de memória 100 ilustrado na Figura 1A.
[00111] A Figura 11C é uma vista de topo para baixo para ilustrar a formação de uma ou mais regiões de fonte comuns. Como mostrado na Figura 11C, o dispositivo de memória 100 pode ter três regiões de fonte comuns 52a-52c. As regiões de fonte comuns 52a-52c são formadas ao longo da direção X (direção de comprimento) do substrato 10 e estão dispostas em dois limites e uma posição intermediária do dispositivo de memória 100. As regiões de fonte comuns 52b e 52c estão dispostas em dois limites do dispositivo de memória 100 com uma configuração contínua. A região de fonte comum 52a está disposta em uma posição intermediária do dispositivo de memória 100. A região de fonte comum (CSR) 52a está separada pelo Corte H 72 em duas sub-CSRs 52a-1 e 52a-2. As primeiras fendas 26 e 28, e as segundas fendas 56 e 58 estão alinhadas umas com as outras na direção Y (direção de largura) do substrato 10. As primeiras fendas e as segundas fendas estão dispostas entre duas regiões de fonte comuns adjacentes.
[00112] A Figura 11D é uma vista em seção transversal obtida na direção X (direção de comprimento) do substrato para ilustrar a estrutura final do dispositivo de memória 100. Como mostrado na Figura 11D, as primeiras fendas, as segundas fendas e as regiões de fonte comuns não podem ser observadas da vista em seção transversal que é obtida na direção X (direção de comprimento) do substrato.
[00113] A Figura 12 é um fluxograma de um processo 1200 para fabricar um dispositivo de memória 3D-NAND 100 de acordo com algumas modalidades. O processo 1200 começa na etapa 1204, onde uma ou mais BSGs e uma ou mais BSGs simuladas são formadas sequencialmente sobre um substrato. Além disso, uma pluralidade de primeiras camadas isolantes está formada entre o substrato, as BSGs e as BSGs simuladas. O substrato pode incluir uma pluralidade de região dopadas para reduzir a resistência entre o substrato e as estruturas de contato subsequentemente formadas. O substrato, BSGs e BSGs simuladas estão espaçados uns dos outros pelas primeiras camadas isolantes.
[00114] Na etapa 1206 do processo 1200, um ou mais primeiras fendas são formadas nas BSGs e BSGs simuladas. As primeiras fendas passam através das BSGs, das BSGs simuladas, e das primeiras camadas isolantes, e estendem para dentro do substrato. As primeiras fendas ainda estendem ao longo de uma direção X (direção de comprimento) do substrato. As primeiras fendas separam as BSGs, as BSGs simuladas em uma pluralidade de sub-BSGs, e sub-BSGs simuladas. Em algumas modalidades, as etapas 1204 e 1206 podem ser executadas como ilustrado com referência às Figuras 5A-5C.
[00115] O processo 1200 então prossegue para a etapa 1208, onde uma pluralidade de linhas de palavras, uma ou mais TSGs simuladas, e uma ou mais TSGs são empilhadas sobre as BSGs simuladas sequencialmente. Além disso, uma pluralidade de segundas camadas isolantes é formada sobre as BSGs simuladas e disposta entre as BSGs simuladas, as linhas de palavras, as TSGs simuladas, e TSGs. Em algumas modalidades, a etapa 1208 pode ser executada como ilustrado com referência à Figura 6.
[00116] Na etapa 1210, uma ou mais regiões de escadaria podem ser formadas. As regiões de escadaria estão configuradas para prover espaços para formar uma estrutura de canal simulada assim como contatos de linha de palavras (não mostrados). A formação das regiões de escadaria pode ser implementada alternativamente repetindo um processo de padronização de máscara e um processo de corrosão de plasma. As regiões de escadaria formadas são posicionadas em dois lados do substrato e uma região de núcleo é posicionada no meio. Em algumas modalidades, a etapa 1208 pode ser executada como ilustrado com referência às Figuras 7A-7F.
[00117] O processo 1200 prossegue para a etapa 1212 onde uma ou mais segundas fendas são formadas nas TSGs simuladas e nas TSGs. As segundas fendas estendem ao longo da direção de comprimento do substrato. As segundas fendas ainda passam através da TSG simulada, das TSGs e uma porção das segundas camadas isolantes entre estas. As primeiras fendas e as segundas estão alinhadas umas com as outras em uma direção de largura do substrato e estão espaçadas pela pluralidade de camadas de linhas de palavras. As TSGs estão separadas pelas segundas fendas em um grupo de sub-TSGs, e as TSGs simuladas são separadas pelas segundas fendas em um grupo de sub-TSGs simuladas. Em algumas modalidades, a etapa 1212 pode ser executada como ilustrado com referência às Figuras 8A-8C.
[00118] Na etapa 1214 do processo 1200, uma pluralidade de estruturas de canal pode ser formada na região de núcleo. A formação das estruturas de canal pode ser executada como ilustrado com referência às Figuras 9A-9B. A seguir, uma pluralidade de estruturas de canal simuladas pode ser formada nas regiões de escadaria. A formação das estruturas de canal simuladas pode ser executada como ilustrado com referência às Figuras 10A-10B.
[00119] Deve ser compreendido que as estruturas de canal podem também ser formadas antes da região de escadaria ser formada. Em algumas modalidades, as estruturas de canal simuladas podem ser formadas na região de núcleo. Em algumas modalidades, as estruturas de canal simuladas podem ser formadas com as estruturas de canal juntas e terem uma estrutura similar à estruturas de canal. Por exemplo, a estrutura simulada pode também incluir uma camada de barreira, uma camada de aprisionamento, a camada de tunelização, e uma camada de canal.
[00120] Ainda, na etapa 1214, uma ou mais regiões de fonte comuns podem ser formadas após a formação das estruturas de canal simuladas. As regiões de fonte comuns estendem através das BSGs, das BSGs simuladas, das linhas de palavras, das TSGs simuladas, das TSGs, e das primeiras e segundas camadas isolantes. Cada uma das regiões de fonte comuns está eletricamente acoplada com o substrato através de uma respectiva região dopada. As regiões de fonte comuns, as primeiras fendas e as segundas fendas ainda estendem paralelas umas às outras ao longo da direção de comprimento do substrato. Em algumas modalidades, a formação das regiões de fonte comuns ainda inclui remover as BSGs, as BSGs simuladas, as linhas de palavras, as TSGs simuladas, e as TSGs, e reformar as BSGs, as BSGs simuladas, as linhas de palavras, as TSGs simuladas, e as TSGs com uma camada de K alto e camadas metálicas. Em algumas modalidades, a formação das regiões de fonte comuns pode ser executada como ilustrado com referência às Figuras 11A-11D.
[00121] Deve ser notado que etapas adicionais podem ser fornecidas antes, durante, e após o processo 1200, e algumas das etapas descritas podem ser substituídas, eliminadas ou executadas em diferente ordem para modalidades adicionais do processo 1200. Em etapas do processo subsequentes, várias estruturas de interconexão adicionais (por exemplo, camadas de metalização que têm linhas e/ou vias condutivas) podem ser formadas sobre o dispositivo de semicondutor 1200. Tais estruturas de interconexão conectam eletricamente o dispositivo de semicondutor 1200 com outras estruturas de contato e/ou dispositivos ativos para formar circuitos funcionais. Características de dispositivo adicionais, tais como camadas de passivação, estruturas de entrada / saída, e similares, podem também ser formadas.
[00122] As várias modalidades aqui descritas oferecem diversas vantagens sobre dispositivos de memória relativos. Por exemplo, nos dispositivos de memória relativos, uma pluralidade de blocos de células de memória ou redes de células de memória pode ser incluída. Cada um dos blocos pode incluir uma pluralidade de cadeias de células de memória NAND verticais. No dispositivo de memória relativo, as cadeias de células de memória NAND verticais em um mesmo bloco podem ter uma porta de seleção inferior comum / compartilhada (BSG). A BSG compartilhada consequentemente controla todos os transistores de seleção inferiores (BSTs) das cadeias de células de memória NAND verticais naquele bloco simultaneamente durante a operação do dispositivo de memória 3D-NAND relativo, tal como apagando o dispositivo de memória 3D-NAND relativo. Conforme o dispositivo de memória 3D-NAND relativo migra para uma capacidade mais alta com um tamanho de bloco crescente, a BSG compartilhada pode induzir um tempo de apagamento mais longo, tempo de transferência de dados mais longo, e menor eficiência de armazenamento.
[00123] No dispositivo de memória descrito, cada um dos blocos é separado em uma pluralidade de sub-blocos dividindo a BSG compartilhada em uma pluralidade de sub-BSGs através de uma ou mais primeiras fendas. Cada um dos sub-blocos tem uma respectiva sub-BSG, e cada um dos sub-blocos pode ser operado individualmente através de controlar a respectiva sub-BSG. Introduzindo tal estrutura de BSG dividida, o dispositivo de memória 3D-NAND descrito pode efetivamente reduzir a capacitância parasítica e efeitos de acoplamento entre a BSG e camadas dielétricas adjacentes, e significativamente aperfeiçoar o desempenho V t dos transistores de seleção inferiores (BSTs). Além disso, o tempo de apagamento e tempo de transferência de dados poderiam ser reduzidos significativamente, e eficiência de armazenamento de dados pode ser aperfeiçoada também.
[00124] No dispositivo de memória descrito, cada um dos sub- blocos pode ainda ter uma respectiva subporta de seleção superior (sub-TSG) dividindo uma TSG compartilhada em uma pluralidade de sub-TSGs através de uma ou mais segundas fendas. Cada uma das sub-TSGs pode controlar um respectivo sub-bloco durante uma operação de leitura / programação. Em algumas modalidades, a primeira e a segunda fendas podem ser formadas através de um mesmo conjunto de retículas de modo que um custo de fabricação pode ser reduzido.
[00125] O acima delineia características de diversas modalidades de modo que aqueles versados na técnica possam melhor compreender os aspectos da presente descrição. Aqueles versados na técnica devem apreciar que estes podem prontamente utilizar a presente descrição como uma base para projetar ou modificar outros processos e estruturas para executar os mesmos propósitos e/ou conseguir as mesmas vantagens das modalidades aqui introduzidas. Aqueles versados na técnica devem também perceber que tais construções equivalentes não afastam do espírito e escopo da presente descrição, e que estes podem fazer várias mudanças, substituições, e alterações aqui sem afastar do espírito e escopo da presente descrição.

Claims (20)

REIVINDICAÇÕES
1. Dispositivo de memória, caracterizado pelo fato de compreender: um substrato; uma porta de seleção inferior (BSG) disposta sobre o substrato; uma pluralidade de linhas de palavras posicionadas sobre a BSG com uma configuração de escadaria; uma pluralidade de camadas isolantes dispostas entre o substrato, a BSG, e a pluralidade de linhas de palavras; uma ou mais primeiras fendas dielétricas formadas na BSG e estendendo em uma direção de comprimento do substrato para separar a BSG em uma pluralidade de sub-BSGs; e uma ou mais regiões de fonte comuns formadas sobre o substrato e estendendo na direção de comprimento do substrato, em que as uma ou mais regiões de fonte comuns estendem através da BSG, da pluralidade de linhas de palavras, e da pluralidade de camadas isolantes.
2. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de ainda compreender: uma porta de seleção superior (TSG) posicionada sobre a pluralidade de linhas de palavras, a TSG e a pluralidade de linhas de palavras sendo espaçadas pela pluralidade de camadas isolantes; e uma ou mais segundas fendas dielétricas formadas na TSG e estendendo na direção de comprimento do substrato para separar a TSG em uma pluralidade de sub-TSGs.
3. Dispositivo de memória, de acordo com a reivindicação 2, caracterizado pelo fato de que as primeiras fendas dielétricas e as segundas fendas dielétricas estão alinhadas umas com as outras em uma direção de largura do substrato.
4. Dispositivo de memória, de acordo com a reivindicação 2, caracterizado pelo fato de que as uma ou mais regiões de fonte comuns ainda passam através da TSG, e as uma ou mais regiões de fonte comuns, as primeiras fendas dielétricas, e as segundas fendas dielétricas estendem paralelas umas às outras na direção de comprimento do substrato.
5. Dispositivo de memória, de acordo com a reivindicação 2, caracterizado pelo fato de ainda compreender: uma pluralidade de estruturas de canal formadas sobre o substrato ao longo de uma direção de altura do substrato que é perpendicular ao substrato, em que cada uma da pluralidade de estruturas de canal passa através da BSG, da pluralidade de linhas de palavras, da TSG, e da pluralidade de camadas isolantes.
6. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de ainda compreender: uma pluralidade de estruturas de canal simuladas formadas ao longo da direção de altura do substrato que é perpendicular ao substrato, a pluralidade de estruturas de canal simuladas passando através da BSG, da pluralidade de linhas de palavras e da pluralidade de camadas isolantes para estender para dentro do substrato.
7. Dispositivo de memória, de acordo com a reivindicação 5, caracterizado pelo fato de ainda compreender uma pluralidade de sub- blocos de células de memória, cada um dos sub-blocos de células de memória incluindo uma pluralidade de respectivas estruturas de canal que estão conectadas a uma mesma sub-BSG e uma mesma sub-TSG, cada um dos sub-blocos de células de memória sendo operado individualmente.
8. Dispositivo de memória, de acordo com a reivindicação 5, caracterizado pelo fato de que as uma ou mais primeiras fendas dielétricas e as uma ou mais regiões de fonte comuns estão alternativamente dispostas na direção de largura do substrato.
9. Dispositivo de memória, de acordo com a reivindicação 5, caracterizado pelo fato de que as uma ou mais segundas fendas dielétricas e as uma ou mais regiões de fonte comuns estão alternativamente dispostas na direção de largura do substrato de modo que uma pluralidade de estruturas de canal está disposta entre estas.
10. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de ainda compreender uma ou mais BSGs simuladas que são formadas entre a pluralidade de linhas de palavras e a BSG, separadas por uma ou mais primeiras fendas dielétricas em uma pluralidade de sub-BSGs simuladas, e espaçadas da pluralidade de linhas de palavras e da BSG pela pluralidade de camadas isolantes.
11. Dispositivo de memória, de acordo com a reivindicação 2, caracterizado pelo fato de ainda compreender uma ou mais TSGs simuladas que são formadas entre a pluralidade de linhas de palavras e a TSG, separadas pelas uma ou mais segundas fendas dielétricas em uma pluralidade de sub-TSGs simuladas, e espaçadas da pluralidade de linhas de palavras e da TSG pela pluralidade de camadas isolantes.
12. Método para fabricar a dispositivo de memória, caracterizado pelo fato de compreender: formar uma pluralidade de primeiras camadas isolantes, e uma camada de porta de seleção inferior (BSG) sobre um substrato, a pluralidade de primeiras camadas isolantes sendo disposta entre o substrato, e a camada de BSG; formar uma ou mais primeiras fendas dielétricas que passam através da camada de BSG, e da pluralidade de primeiras camadas isolantes, e estendem em uma direção de comprimento do substrato, a camada de BSG sendo separada por uma ou mais primeiras fendas dielétricas em uma pluralidade de camadas de sub-BSG;
formar uma pluralidade de camadas de linhas de palavras, e a pluralidade de segundas camadas isolantes sobre a camada de BSG, a pluralidade de segundas camadas isolantes sendo disposta entre a camada de BSG e a pluralidade de camadas de linhas de palavras; e formar uma ou mais regiões de fonte comuns sobre o substrato e estendendo na direção de comprimento do substrato, cada uma das uma ou mais regiões de fonte comuns estendendo através da camada de BSG, da pluralidade de primeiras camadas isolantes, da pluralidade de camadas de linhas de palavras, e da pluralidade de segundas camadas isolantes.
13. Método, de acordo com a reivindicação 12, caracterizado pelo fato de ainda compreender: formar uma camada de porta de seleção superior (TSG) sobre a pluralidade de camadas de linhas de palavras, a camada de TSG e a pluralidade de camadas de linhas de palavras sendo espaçadas pela pluralidade de segundas camadas isolantes.
14. Método, de acordo com a reivindicação 13, caracterizado pelo fato de que cada uma das uma ou mais regiões de fonte comuns ainda estende através da camada de BSG, da pluralidade de primeiras camadas isolantes, da pluralidade de camadas de linhas de palavras, da pluralidade de segundas camadas isolantes, e da camada de TSG.
15. Método, de acordo com a reivindicação 13, caracterizado pelo fato de ainda compreender: formar uma ou mais segundas fendas dielétricas que estendem na direção de comprimento do substrato, e passam através da camada de TSG e uma porção da pluralidade de segundas camadas isolantes que separam a camada de linha de palavras mais superior e a camada de TSG uma da outra, em que as primeiras fendas dielétricas e as segundas fendas dielétricas estão alinhadas umas com as outras em uma direção de largura do substrato e estão espaçadas pela pluralidade de camadas de linhas de palavras, em que a camada de TSG está separada pelas uma ou mais segundas fendas dielétricas em uma pluralidade de camadas de sub-TSG.
16. Método, de acordo com a reivindicação 13, caracterizado pelo fato de ainda compreender: formar uma pluralidade de estruturas de canal, em que a pluralidade de estruturas de canal é formada sobre o substrato ao longo de uma direção de altura que é perpendicular ao substrato, em que cada uma da pluralidade de estruturas de canal passa através da camada de BSG, da pluralidade de primeiras camadas isolantes, da pluralidade de camadas de linhas de palavras, da camada de TSG, e da pluralidade de segundas camadas isolantes.
17. Método para apagar um dispositivo de memória 3D- NAND, em que o dispositivo de memória 3D-NAND está formado sobre um substrato e inclui uma pluralidade de cadeias de NAND verticais na qual um primeiro sub-bloco da pluralidade de cadeias de NAND verticais está conectado a uma primeira porta de seleção inferior (BSG), um segundo sub-bloco da pluralidade de cadeias de NAND verticais está conectado a uma segunda BSG, a primeira BSG e a segunda BSG estão separadas por uma fenda dielétrica, e tanta o primeiro sub-bloco quanto o segundo sub-bloco de cadeias de NAND verticais estão conectados a uma pluralidade de linhas de palavras compartilhadas, o método caracterizado pelo fato de compreender: ajustar o substrato para uma primeira voltagem; ajustar a primeira BSG para uma segunda voltagem, a segunda voltagem sendo mais baixa do que a primeira voltagem; e ajustar as uma ou mais linhas de palavras para uma terceira voltagem que é igual a zero.
18. Método, de acordo com a reivindicação 17,
caracterizado pelo fato de ainda compreender: ajustar a segunda BSG para uma quarta voltagem, a quarta voltagem sendo mais alta do que a segunda voltagem.
19. Método, de acordo com a reivindicação 17, em que o primeiro sub-bloco da pluralidade de cadeias NAND verticais está ainda conectado a uma ou mais primeiras BSGs simuladas, e o segundo sub- bloco da pluralidade de cadeias de NAND verticais está ainda conectado a uma ou mais segundas BSGs simuladas, e as primeiras BSGs simuladas e as segundas BSGs simuladas são separadas pela fenda dielétrica, o método caracterizado pelo fato de ainda compreender: ajustar as uma ou mais primeiras BSGs simuladas para uma quinta voltagem, a quinta voltagem sendo mais baixa do que a segunda voltagem; e ajustar as uma ou mais segundas BSGs simuladas para uma sexta voltagem, a sexta voltagem sendo mais baixa do que a quarta voltagem.
20. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que a segunda voltagem está em uma faixa de 0 a 13 volts, e a quarta voltagem está em uma faixa de 18 a 25 volts.
Voltagem aplicada Apagar
BSG selecionada
Wl selecionada
Tempo Voltagem aplicada
Apagar
BSG selecionada
BSG não selecionada
WL selecionada
Tempo
Vista em seção transversal Z
Vista em seção transversal X
Vista em seção transversal Z
Vista em seção transversal X
Vista em seção transversal Z
Vista em seção transversal Z
Vista em seção transversal Z
Início
Formar uma BSG e uma ou mais BSGs simuladas sobre um substrato
Formar uma ou mais primeiras fendas para separar a BSG e as BSGs simuladas
Formar linhas de palavras, TSGs simuladas e TSG sequencialmente
Formar regiões de escadaria
Formar uma ou mais segundas fendas para separar as TSGs simuladas e a TSG
Formar estruturas de canal, estruturas de canal simuladas, e uma região de fonte comum
Fim
BR112021007364-7A 2018-12-07 2018-12-07 Dispositivo de memória BR112021007364B1 (pt)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/119908 WO2020113578A1 (en) 2018-12-07 2018-12-07 Novel 3d nand memory device and method of forming the same

Publications (2)

Publication Number Publication Date
BR112021007364A2 true BR112021007364A2 (pt) 2021-07-20
BR112021007364B1 BR112021007364B1 (pt) 2024-01-30

Family

ID=66190470

Family Applications (1)

Application Number Title Priority Date Filing Date
BR112021007364-7A BR112021007364B1 (pt) 2018-12-07 2018-12-07 Dispositivo de memória

Country Status (10)

Country Link
US (5) US10950623B2 (pt)
EP (1) EP3864700A4 (pt)
JP (2) JP2022513730A (pt)
KR (1) KR20210091271A (pt)
CN (2) CN109690776B (pt)
AU (1) AU2018451633B2 (pt)
BR (1) BR112021007364B1 (pt)
SG (1) SG11202104885PA (pt)
TW (1) TWI677970B (pt)
WO (1) WO2020113578A1 (pt)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
WO2020113578A1 (en) * 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR20200081003A (ko) * 2018-12-27 2020-07-07 에스케이하이닉스 주식회사 복수의 채널층을 구비하는 비휘발성 메모리 장치
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN110211964B (zh) * 2019-06-17 2022-03-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN112736086B (zh) 2019-06-17 2023-01-13 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
KR20240064757A (ko) 2019-06-17 2024-05-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿에 지지 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
JP7427685B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
WO2021035603A1 (en) 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory and fabrication method thereof
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11450601B2 (en) * 2019-09-18 2022-09-20 Micron Technology, Inc. Assemblies comprising memory cells and select gates
CN111108600B (zh) * 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
CN111293121B (zh) * 2020-01-02 2021-08-13 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113644077B (zh) * 2020-01-17 2023-09-26 长江存储科技有限责任公司 三维存储器件及其制作方法
CN114038793A (zh) * 2020-01-21 2022-02-11 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
US11587796B2 (en) * 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
CN111326525B (zh) * 2020-03-13 2023-09-26 长江存储科技有限责任公司 3d存储器件及其制造方法
US11411020B2 (en) * 2020-04-22 2022-08-09 Macronix International Co., Ltd. Memory device with sub-slits
KR102669053B1 (ko) * 2020-04-24 2024-05-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법
CN111540743B (zh) * 2020-04-24 2021-08-13 长江存储科技有限责任公司 三维存储器件及形成方法
WO2021237403A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
CN111758159B (zh) * 2020-05-25 2021-04-27 长江存储科技有限责任公司 存储器件及其形成方法
CN113192968A (zh) 2020-05-27 2021-07-30 长江存储科技有限责任公司 三维存储器件
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237491A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
EP3942612B1 (en) 2020-05-27 2024-01-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111599819A (zh) * 2020-05-29 2020-08-28 长江存储科技有限责任公司 三维存储器及其制作方法
CN111785732B (zh) * 2020-06-18 2021-04-20 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
JP2022020148A (ja) * 2020-07-20 2022-02-01 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022023663A (ja) * 2020-07-27 2022-02-08 キオクシア株式会社 半導体記憶装置
JP2022051180A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
CN112346048A (zh) * 2020-09-25 2021-02-09 深圳捷豹电波科技有限公司 一种基于毫米波的火灾探测搜救系统及方法
WO2022087943A1 (en) 2020-10-29 2022-05-05 Yangtze Memory Technologies Co., Ltd. Concentric staircase structure in three-dimensional memory device and method thereof
US11610842B2 (en) 2020-12-02 2023-03-21 Macronix International Co., Ltd. Memory device and method of manufacturing the same
TWI747638B (zh) * 2020-12-02 2021-11-21 旺宏電子股份有限公司 記憶元件及其製造方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
TWI771821B (zh) * 2020-12-07 2022-07-21 旺宏電子股份有限公司 記憶體裝置
US11825654B2 (en) 2020-12-07 2023-11-21 Macronix International Co., Ltd. Memory device
US20220029095A1 (en) * 2021-03-04 2022-01-27 Samsung Electronics Co., Ltd. Vertical variable resistance memory devices
CN112992909B (zh) * 2021-03-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN115411051A (zh) * 2021-03-26 2022-11-29 长江存储科技有限责任公司 三维存储器及其制备方法
US11758717B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof
CN113594174B (zh) * 2021-08-10 2023-12-05 长江存储科技有限责任公司 三维存储器及其制作方法
TWI785804B (zh) * 2021-09-16 2022-12-01 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法
WO2023082094A1 (en) * 2021-11-10 2023-05-19 Yangtze Memory Technologies Co., Ltd. Vertical memory devices and methods for operating the same

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US6989317B1 (en) 2004-10-22 2006-01-24 International Business Machines Corporation Trench formation in semiconductor integrated circuits (ICs)
US7582560B2 (en) 2006-06-29 2009-09-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device
CN101118907A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 与非门型非挥发性存储器及其制造方法与操作方法
US7776648B2 (en) 2006-12-21 2010-08-17 Agere Systems Inc. High thermal performance packaging for circuit dies
US7682922B2 (en) 2007-01-18 2010-03-23 International Business Machines Corporation Post STI trench capacitor
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
CN101315936A (zh) * 2007-06-01 2008-12-03 茂德科技股份有限公司 反及闸型快闪记忆体晶胞阵列及其制造方法
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR101616089B1 (ko) * 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
JP5115594B2 (ja) 2010-06-23 2013-01-09 株式会社デンソー 半導体モジュール
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
JP6039886B2 (ja) 2011-04-08 2016-12-07 富士通株式会社 半導体装置の製造方法
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
US10541029B2 (en) * 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR20140018541A (ko) 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
JP5918664B2 (ja) 2012-09-10 2016-05-18 株式会社東芝 積層型半導体装置の製造方法
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
KR20140063147A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR102161814B1 (ko) * 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
EP3087604A4 (en) 2013-12-23 2017-09-06 Intel Corporation Through-body-via isolated coaxial capacitor and techniques for forming same
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102171221B1 (ko) 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102269422B1 (ko) * 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102244219B1 (ko) 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9299450B1 (en) 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
US9419058B1 (en) * 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9721668B2 (en) * 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
CN106601751B (zh) * 2015-10-13 2019-07-19 旺宏电子股份有限公司 具有镜像落着区的多层三维结构及集成电路
US9570463B1 (en) 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR102499564B1 (ko) 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2017107938A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
CN105654991B (zh) 2016-01-19 2019-08-02 京东方科技集团股份有限公司 移位寄存器及其驱动方法、goa电路以及显示装置
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
KR102630954B1 (ko) 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US9959932B1 (en) * 2017-02-21 2018-05-01 Sandisk Technologies Llc Grouping memory cells into sub-blocks for program speed uniformity
JP2018142654A (ja) * 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
KR20230117633A (ko) * 2017-03-08 2023-08-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
KR102342552B1 (ko) 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US11205623B2 (en) 2017-03-13 2021-12-21 Mitsubishi Electric Corporation Microwave device and antenna for improving heat dissipation
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
KR20180110797A (ko) 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
KR20180129457A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102356741B1 (ko) 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN107833892B (zh) * 2017-11-21 2019-11-26 长江存储科技有限责任公司 一种顶层选择栅切线的氧化物填充方法
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
CN108807404B (zh) 2018-06-01 2020-04-28 长江存储科技有限责任公司 半导体制造方法及半导体结构
WO2020034152A1 (en) * 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
CN108831886A (zh) * 2018-09-21 2018-11-16 长江存储科技有限责任公司 三维存储器
CN113169041B (zh) * 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
WO2020113578A1 (en) * 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
CN109844955B (zh) * 2019-01-10 2022-10-28 长江存储科技有限责任公司 用于减小三维存储器件中的应力的结构和方法
JP7422168B2 (ja) * 2019-06-28 2024-01-25 長江存儲科技有限責任公司 半導体デバイス
WO2022041032A1 (en) * 2020-08-27 2022-03-03 Yangtze Memory Technologies Co., Ltd. Erasing method for 3d nand flash memory

Also Published As

Publication number Publication date
TW202023030A (zh) 2020-06-16
US11430811B2 (en) 2022-08-30
CN109690776A (zh) 2019-04-26
US20210143179A1 (en) 2021-05-13
EP3864700A1 (en) 2021-08-18
AU2018451633A1 (en) 2021-06-10
CN111276486A (zh) 2020-06-12
US10950623B2 (en) 2021-03-16
CN111276486B (zh) 2021-03-12
AU2018451633B2 (en) 2022-06-30
BR112021007364B1 (pt) 2024-01-30
US20240090223A1 (en) 2024-03-14
US11404441B2 (en) 2022-08-02
WO2020113578A1 (en) 2020-06-11
KR20210091271A (ko) 2021-07-21
US11825656B2 (en) 2023-11-21
US20200185408A1 (en) 2020-06-11
CN109690776B (zh) 2020-01-10
US20210143180A1 (en) 2021-05-13
JP2023112004A (ja) 2023-08-10
EP3864700A4 (en) 2022-05-04
JP2022513730A (ja) 2022-02-09
SG11202104885PA (en) 2021-06-29
TWI677970B (zh) 2019-11-21
US20220328523A1 (en) 2022-10-13

Similar Documents

Publication Publication Date Title
BR112021007364A2 (pt) dispositivo de memória 3d-nand e método para formar o mesmo
US10355015B2 (en) Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
CN111279465B (zh) 三维nand存储器件及形成其的方法
US9716062B2 (en) Multilevel interconnect structure and methods of manufacturing the same
CN113169041A (zh) 形成多层垂直nor型存储器串阵列的方法
KR20100113087A (ko) 피치 배가된 재료의 루프의 부분들을 분리시키는 방법 및 관련 구조물
KR20130006794A (ko) 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
US11069410B1 (en) Three-dimensional NOR-NAND combination memory device and method of making the same
US11183508B2 (en) Methods of semiconductor device fabrication
CN111146204B (zh) 三维非易失性存储器装置及其制造方法
KR20200121705A (ko) 균일한 패턴에 위치된 필라들의 어레이
TWI750678B (zh) 半導體記憶體結構及其製造方法
CN110391174B (zh) 制造具有含有多个沟槽的结构图案的半导体器件的方法
KR101055587B1 (ko) 3차원 구조를 가지는 메모리의 제조방법
US20220115399A1 (en) Fabricating three-dimensional semiconductor structures
CN112437984B (zh) 半导体器件及其形成方法
WO2023075857A1 (en) Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof
TW202139436A (zh) 立體記憶體裝置及其製造方法

Legal Events

Date Code Title Description
B06W Patent application suspended after preliminary examination (for patents with searches from other patent authorities) chapter 6.23 patent gazette]
B09A Decision: intention to grant [chapter 9.1 patent gazette]
B16A Patent or certificate of addition of invention granted [chapter 16.1 patent gazette]

Free format text: PRAZO DE VALIDADE: 20 (VINTE) ANOS CONTADOS A PARTIR DE 07/12/2018, OBSERVADAS AS CONDICOES LEGAIS