TWI747638B

TWI747638B - 記憶元件及其製造方法

Info

Publication number: TWI747638B
Application number: TW109142327A
Authority: TW
Inventors: 王景弘; 李士勤; 鄭宸語; 韓宗廷
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-12-02
Filing date: 2020-12-02
Publication date: 2021-11-21
Also published as: TW202224095A

Abstract

一種記憶元件包括：基底、堆疊結構、多個接墊以及保護層。基底具有陣列區與階梯區。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。接墊配置在階梯區的基底上。接墊分別連接導體層，以形成階梯結構。保護層配置在堆疊結構上，以與最頂導體層接觸。保護層的靠近最頂接墊處的頂面具有弧形輪廓。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。

一般而言，三維記憶元件常以具有階梯結構的導體層當作接墊，並利用接墊與其上的接觸窗當作內連線結構，以利於連接每一層的元件與其他元件。然而，在進行接觸窗著陸墊（contact landing pad，CLP）製程時，靠近研磨停止層的最頂氧化物層會在CLP製程時被蝕刻以形成凹陷。此凹陷會更進一步地向下損壞下方的犧牲層。因此，在進行閘極替換製程之後，最頂字元線會在階梯區與陣列區之間具有內縮結構，進而導致高阻抗的最頂字元線，或是產生了導致對串選擇線（String Select Line，SSL）的閘極控制失敗的開路問題（open issue）。

本發明提供一種記憶元件及其製造方法，其可維持最頂導體層在階梯區與陣列區之間的厚度，以降低最頂導體層的電阻值，進而提升最頂導體層的閘極控制。

本發明提供一種記憶元件包括：基底、堆疊結構、多個接墊以及保護層。基底具有陣列區與階梯區。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。接墊配置在階梯區的基底上。接墊分別連接導體層，以形成階梯結構。保護層配置在堆疊結構上，以與最頂導體層接觸。保護層的靠近最頂接墊處的頂面具有弧形輪廓。

在本發明的一實施例中，上述的最頂接墊具有延伸部，以延伸覆蓋保護層的弧形頂面。

在本發明的一實施例中，上述的保護層的厚度大於最頂介電層的厚度。

在本發明的一實施例中，上述的保護層的厚度與最頂介電層的厚度的比率為2:1至10:1。

在本發明的一實施例中，最底導體層為接地選擇線（Ground Select Line，GSL），最頂導體層為串選擇線（String Select Line，SSL），而接地選擇線與串選擇線之間的導體層為字元線。

在本發明的一實施例中，每一個接墊的厚度大於或等於每一個導體層的厚度。

在本發明的一實施例中，每一個接墊與其連接的相應的導體層位於同一水平處。

在本發明的一實施例中，上述的記憶元件更包括多個垂直通道結構貫穿陣列區上的堆疊結構，以與陣列區的基底連接。

在本發明的一實施例中，上述的每一個垂直通道結構包括：磊晶層，連接陣列區的基底；介電柱，配置在磊晶層上；通道層，包封介電層；以及電荷儲存層，配置在通道層與堆疊結構之間。

在本發明的一實施例中，上述的基底更包括周邊區，階梯區位於周邊區與陣列區之間，且多個金氧半導體元件配置在周邊區的基底上。

本發明提供一種記憶元件的製造方法，包括：提供具有陣列區與階梯區的基底；在基底上形成堆疊層，其中堆疊層包括交替堆疊的多個介電層與多個犧牲層；在堆疊層上形成保護層，其中保護層的厚度大於最頂介電層的厚度；圖案化階梯區上的堆疊結構與保護層，以在階梯區上形成階梯結構；形成硬罩幕層，以至少覆蓋階梯結構的表面；移除階梯結構的側壁上的硬罩幕層；以及進行閘極替換製程，以將多個犧牲層替換成多個導體層，並將硬罩幕層及其下方的犧牲層替換成多個接墊。

在本發明的一實施例中，上述的形成硬罩幕層包括進行硬化處理，以使硬罩幕層的硬度大於多個犧牲層的硬度。

在本發明的一實施例中，上述的硬罩幕層包括頂面部與側壁部，頂面部至少覆蓋階梯結構的頂面，側壁部至少覆蓋階梯結構的側壁，且側壁部的厚度小於頂面部的厚度。

在本發明的一實施例中，上述的圖案化階梯區上的堆疊結構與保護層包括：在保護層上形成停止層；在陣列區上形成罩幕圖案；以罩幕圖案為罩幕，移除階梯區上的停止層；修整罩幕圖案；以及進行第一蝕刻製程，移除未被經修整的罩幕圖案覆蓋的停止層及其下方的保護層，以使靠近陣列區的保護層的頂面形成為弧形頂面。

在本發明的一實施例中，上述的方法更包括進行第二蝕刻製程，移除部分多個介電層與部分保護層，以暴露出多個犧牲層的部分頂面。

在本發明的一實施例中，在進行閘極替換製程之前，上述的方法更包括：在陣列區上的堆疊層中形成多個垂直通道結構，以與陣列區的基底連接。

在本發明的一實施例中，上述的形成多個垂直通道結構包括：在陣列區上的堆疊層中形成多個開口，以暴露出基底的頂面；在多個開口中的基底上選擇性磊晶生長磊晶層；在多個開口的側壁上形成電荷儲存層；在多個開口中形成第一通道材料，以共形覆蓋電荷儲存層與磊晶層；在多個開口中形成介電柱；以及在介電柱上形成第二通道材料，其中第二通道材料連接第一通道材料以形成通道層，且通道層包封介電柱。

在本發明的一實施例中，上述的進行閘極替換製程包括：在多個垂直通道結構之間形成狹縫，其中狹縫貫穿堆疊層以暴露出陣列區的基底；移除多個犧牲層與硬罩幕層，以在多個介電層之間形成多個第一空隙且在多個第一空隙的端部形成多個第二空隙，其中多個第二空隙的高度大於多個第一空隙的高度；以及將導體材料填入多個第一空隙與多個第二空隙中，以在多個第一空隙中形成多個導體層並在多個第二空隙中形成多個接墊，其中多個導體層分別連接多個接墊。

在本發明的一實施例中，最頂接墊具有延伸部，以延伸覆蓋保護層的弧形頂面。

在本發明的一實施例中，上述的基底更包括周邊區，階梯區位於周邊區與陣列區之間，且更包括多個金氧半導體元件形成在周邊區的基底上。

基於上述，本發明實施例通過厚度較厚的保護層來保護下方的犧牲層，以使階梯區與陣列區之間的最頂犧牲層不會被耗損。因此，在進行閘極替換製程之後，最頂導體層可維持一定的厚度，以降低最頂導體層的電阻值，進而提升最頂導體層的閘極控制。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1至圖25依照本發明一實施例的一種記憶元件的製造流程的剖面示意圖。

請參照圖1，記憶元件10（如圖25所示）的製造方法如下。首先，提供基底100。在一實施例中，基底100包括半導體基底，例如是矽基底。基底100包括周邊區100a、階梯區100b以及陣列區100c。階梯區100b位於周邊區100a與陣列區100c之間。陣列區100c包括第一陣列區100c1以及第二陣列區100c2。在一實施例中，陣列區100c可例如是記憶胞陣列區。第一陣列區100c1可例如是沿著字元線方向延伸的剖面；而第二陣列區100c2可例如是沿著位元線方向延伸的剖面。

接著，在周邊區100a的基底100上形成多個金氧半導體（MOS）元件102，例如是N型金氧半導體（NMOS）電晶體、P型金氧半導體（PMOS）電晶體或其組合。金氧半導體元件102為本領域具有通常知識者所熟知，於此便不再詳述。

在形成金氧半導體元件102之後，形成介電層104以覆蓋金氧半導體元件102的表面與周邊區100a的基底100的表面。在一實施例中，介電層104的材料包括氧化矽、氮化矽、氮氧化矽等的介電材料。

請參照圖2，在基底100上形成堆疊層110。具體來說，堆疊層110包括交替堆疊的多個介電層112與多個犧牲層114。在一實施例中，介電層112與犧牲層114可以是不同的介電材料。舉例來說，介電層112可以是氧化矽層；犧牲層114可以是氮化矽層。但本發明不以此為限，在其他實施例中，介電層112可以是氧化矽層；犧牲層114可以是多晶矽層。在一實施例中，介電層112與犧牲層114的數量可以是8層、16層、32層、64層或更多層。

之後，在堆疊層110上形成保護層116與停止層118。在一實施例中，停止層118的材料包括多晶矽、氮化矽、氮氧化矽、高介電常數（high-k）氧化鋁、金屬矽化物（例如是CoSi、TiSi、NiSi等）、金屬（例如是W、Al等）或其組合。在本實施例中，保護層116與介電層112可具有相同材料；而保護層116與停止層118可具有不同材料。舉例來說，保護層116與介電層112可以是氧化矽層，而停止層118可以是多晶矽層。值得注意的是，保護層116的厚度T1可大於介電層112的厚度T2，以保護下方的犧牲層114不被後續蝕刻製程所損壞。在一實施例中，厚度T1與厚度T2的比率約為2:1至10:1。

請參照圖3，在停止層118上形成罩幕圖案120。罩幕圖案120配置在陣列區100c上並延伸覆蓋階梯區100b的停止層118的部分頂面。在一實施例中，罩幕圖案120的材料包括正型光阻或是負型光阻。

請參照圖4，以罩幕圖案120為罩幕，移除部分停止層118直到暴露出周邊區100a與階梯區100b的保護層116的頂面。停止層的剩餘部分118a則被保留下來。

請參照圖5，修整（trim）罩幕圖案120，以使修整後的罩幕圖案120a配置在陣列區100c上。具體來說，罩幕圖案120a的側壁120s往陣列區100c的方向內縮，以使罩幕圖案120a的側壁120s與停止層118a的側壁118s之間相距一距離D1。在一實施例中，距離D1可以是100 nm至1000 nm。

請參照圖6，進行第一蝕刻製程，移除未被罩幕圖案120a覆蓋的停止層118a及其下方的保護層116。在一實施例中，第一蝕刻製程包括乾式蝕刻製程，例如是反應性離子蝕刻（RIE）製程。在此情況下，保護層116被蝕刻以保留第一部分116a、第二部分116b以及第三部分116c。詳細地說，第一部分116a位於周邊區100a與階梯區100b上，其具有厚度T3。第三部分116c位於陣列區100c上，其具有厚度T1。第二部分116b連接第一部分116a與第三部分116c，其具有弧形頂面115。在本實施例中，由於第三部分116c未被第一蝕刻製程所移除，因此第三部分116c保持原本保護層116的沉積厚度T1。另外，第一部分116a被第一蝕刻製程移除以形成較薄的厚度T3，在一實施例中，厚度T3與下方的介電層112的厚度T2的比率約為1:1。也就是說，第三部分116c的厚度T1與第一部分116a的厚度T3的比率約為2:1至10:1。此外，由於第二部分116b位於第一部分116a與第三部分116c之間，因此靠近第三部分116c的部分第二部分116b仍保持一定的厚度，而靠近第一部分116a的另一部分第二部分116b則具有較薄的厚度。在此情況下，第二部分116b的厚度T4沿著第三部分116c朝著第一部分116a的方向漸減，進而形成弧形頂面115。

請參照圖7，移除罩幕圖案120a，以暴露出下方的停止層118a的頂面。

請參照圖8，進行階梯修整（staircase trim）製程，以圖案化階梯區100b上的堆疊層110，進而形成階梯結構130。具體來說，先形成光阻層（未繪示）以暴露出周邊區100a上的堆疊層110與靠近周邊區100a的部分階梯區100b上的堆疊層110。接著，以所述光阻層為罩幕，移除外露於光阻層的堆疊層110中的最頂材料對132a（其包括保護層116與最頂犧牲層114a）。然後，修整所述光阻層，以將經修整的光阻層的側壁往陣列區100c的方向內縮一距離D2。在本實施例中，此距離D2約等於階梯結構130中的一個階梯134的寬度。之後，以經修整的光阻層為罩幕，移除外露於經修整的光阻層的堆疊層110中的第二個材料對132b（其包括最頂介電層112a與犧牲層114b）以及最頂材料對132a（其包括保護層116與最頂犧牲層114a）。接著，進行更多次光阻修整製程與移除製程，以形成具有多個階梯134的階梯結構130。在進行階梯修整製程之後，如圖8所示，階梯結構130位於介電層112m上。此介電層112m的厚度T5可大於其他介電層112的厚度T2，以分隔最底犧牲層114bm與其他犧牲層114。

請參照圖8與圖9，進行第二蝕刻製程，以移除每一個階梯134上的介電層112以及最頂階梯134a上的保護層116，進而暴露出犧牲層114的頂面。另外，外露於階梯結構130的介電層112m亦可被薄化。在一實施例中，第二蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或其組合。

請參照圖10，形成硬罩幕層122，以共形地覆蓋圖9的結構的表面。在一實施例中，硬罩幕層122的材料包括含氮材料，例如是氮化矽；而硬罩幕層122的形成方法可以是化學氣相沉積法（CVD）。值得注意的是，在本實施例中，硬罩幕層122可以是經過硬化處理的氮化矽，以使硬罩幕層122的緻密度與硬度皆高於一般的CVD氮化矽。在一些實施例中，硬化處理可包括氮化處理、Ar離子轟擊處理或其組合。但本發明不以此為限，基本上，可提高硬罩幕層122的緻密度與硬度的其他硬化處理亦為本發明的範疇。另外，由於硬罩幕層122在頂面與側壁處的覆蓋率的不同，因此，硬罩幕層122可包括頂面部122a與側壁部122b。如圖10所示，頂面部122a具有厚度122t1，而側壁部122b具有厚度122t2。在一實施例中，頂面部122a的厚度122t1大於側壁部122b的厚度122t2。

請參照圖11，進行第三蝕刻製程，移除硬罩幕層122的側壁部122b。停止層118a的側壁與階梯結構130中的每一個階梯的側壁被暴露出來。具體來說，因為側壁部122b的厚度122t2小於頂面部122a的厚度122t1，因此，在第三蝕刻製程可完全移除側壁部122b，同時薄化頂面部122a。在此情況下，如圖11所示，在頂面部122a覆蓋階梯結構130的頂面時，階梯結構130的側壁被暴露出來。值得注意的是，在本實施例中，在進行第三蝕刻製程期間，厚度較厚的保護層116可用以保護下方的犧牲層114a，以使階梯區100b與陣列區100c之間的最頂犧牲層114a不會被耗損。因此，在進行後續閘極替換製程（如圖21至圖22）之後，最頂導體層154a可維持一定的厚度，以降低最頂導體層154a的電阻值。

請參照圖12，形成罩幕圖案124以覆蓋陣列區100c與部分階梯區100b。在一實施例中，罩幕圖案124的材料包括正型光阻或是負型光阻。

請參照圖13，以罩幕圖案124為罩幕，移除外露於罩幕圖案124的硬罩幕層122的頂面部122a及其下方的介電層112m與最底犧牲層114bm，以暴露出最底介電層112bm的頂面。具體來說，此步驟可切斷最底犧牲層114bm，以使最底犧牲層114bm的端部終止在階梯區100b處，而不會延伸至周邊區100a上。因此，在進行後續閘極替換製程（如圖21至圖22）之後，最底導體層154bm的端部也會終止在階梯區100b處，而不會延伸至周邊區100a上。

請參照圖14與圖15，修整罩幕圖案124，以使罩幕圖案124a的側壁124s往陣列區100c的方向內縮。也就是說，罩幕圖案124a的側壁124s與最底犧牲層114的側壁114s之間相距一大於零的距離D3。接著，以罩幕圖案124a為罩幕，移除外露於罩幕圖案124a的硬罩幕層122的頂面部122a。之後，移除罩幕圖案124a，如圖15所示。

請參照圖16，形成介電層126，以覆蓋圖15的結構的頂面。在一實施例中，介電層126的材料可包括氧化矽、氮化矽、氮氧化矽或其組合；而介電層126的形成方法可以是CVD、旋轉塗布法等沉積方法。

請參照圖17，進行平坦化製程，移除部分介電層126，以暴露出陣列區100c上的硬罩幕層122的頂面部122a。在一實施例中，平坦化製程可以是化學機械研磨（CMP）製程。在此情況下，陣列區100c上的停止層118a與硬罩幕層122的頂面部122a可用以當作CMP製程的研磨停止層，以避免損壞下方的保護層116與犧牲層114。在平坦化製程之後，經平坦化的介電層126a的頂面可與陣列區100c上的頂面部122a的頂面共平面。在另一實施例中，在CMP製程之後，頂面部122a可被進一步移除，使得經平坦化的介電層126a的頂面與停止層118a的頂面共平面。

請參照圖17與圖18，移除陣列區100c上的停止層118a與硬罩幕層122的頂面部122a，以形成開口。形成介電材料以填入上述開口中，並進行CMP製程，以使陣列區100c上的介電層128的頂面128t與介電層126a的頂面126t共平面，如圖18所示。

請參照圖19，在陣列區100c上形成多個垂直通道結構140。具體來說，在介電層128、保護層116以及堆疊層110中形成多個開口105。開口105貫穿堆疊層110以暴露出陣列區100c的基底100的表面。接著，在開口105中分別形成垂直通道結構140。每一個垂直通道結構140包括磊晶層142、電荷儲存層144、通道層146以及介電柱148。磊晶層142可選擇性磊晶生長在外露於開口105的基底100上。在一實施例中，磊晶層142的材料可源自於基底100，例如是磊晶矽。磊晶層142可增加導電面積，以降低電阻值。

電荷儲存層144可以間隙壁形式形成在開口105的側壁上。在一實施例中，電荷儲存層144可以是氧化物層/氮化物層/氧化物層（ONO）的複合層。

通道層146與介電柱148可以以下步驟來形成。首先，在開口105中形成第一通道材料，以共形覆蓋電荷儲存層144與磊晶層142。接著，在開口105中形成介電柱148。然後，在介電柱148上形成第二通道材料，以密封開口105的頂部。在此情況下，上述的第二通道材料連接第一通道材料以形成通道層146，且通道層146包封介電柱148，如圖19所示。在一實施例中，通道層146的材料包括半導體材料，例如是多晶矽。介電柱148的材料包括旋塗式介電質（SOD）。

請參照圖20，在第一陣列區100c1與第二陣列區100c2之間形成一或多個狹縫150。狹縫150貫穿堆疊層110以暴露出陣列區100c的基底100的表面。另外，在形成狹縫150之前，將另一介電層136進一步形成在介電層126a、128上以保護垂直通道結構140。

請參照圖21至圖22，進行閘極替換製程，以將犧牲層114與硬罩幕層122a替代成多個導體層154與多個接墊156。具體來說，如圖21所示，進行第四蝕刻製程，移除犧牲層114，以在介電層112之間形成多個空隙14。空隙14橫向暴露出電荷儲存層144的部分側壁。也就是說，空隙14是由介電層112與電荷儲存層144所定義的。另外，第四蝕刻製程可沿著空隙14延伸，以進一步移除犧牲層114（或空隙14）的端部的硬罩幕層122a。因此，空隙16可高於形成在階梯區100b的介電層112之間的空隙14。空隙16可形成在空隙14的端部且與空隙14空間連通。在一實施例中，所述第四蝕刻製程可以是濕式蝕刻製程。舉例來說，當犧牲層114與硬罩幕層122a為氮化矽，所述第四蝕刻製程可以是使用含有磷酸的蝕刻液，並將所述蝕刻液倒入狹縫150中，藉此移除犧牲層114與硬罩幕層122a。由於所述蝕刻液對於犧牲層114與硬罩幕層122a具有高蝕刻選擇性，因此，犧牲層114與硬罩幕層122a可被完全移除，而介電層112與電荷儲存層144未被移除或僅少量移除。

接著，在空隙14中形成導體層154並在空隙16中形成接墊156。接墊156高於或厚於導體層154。在一實施例中，導體層154與接墊156的形成方法包括形成導體材料（未繪示）以填入空隙14、16中且覆蓋狹縫150的側壁。之後，進行第五蝕刻製程，以移除狹縫150的側壁上的導體材料。為了使狹縫150的側壁上的導體材料被完全移除，因此，在進行所述第五蝕刻製程時會移除空隙14中的部分導體材料。在此情況下，如圖22所示，所形成的導體層154的側壁154s會內凹於介電層112的側壁112s。在一實施例中，導體層154與接墊156的材料包括金屬、阻障金屬、多晶矽或其組合，其形成方法可以是CVD或物理氣相沉積法（PVD）。舉例來說，導體層154與接墊156可以是金屬鎢層。

請參照圖23，形成襯層152以共形地覆蓋狹縫150的表面。具體來說，襯層152更延伸至空隙14中，以與導體層154接觸。在一實施例中，襯層152的材料包括氧化矽、氮化矽、氮氧化矽等介電材料。接著，移除基底100上的襯層152，以暴露出基底100的頂面。然後，在狹縫150中形成導體柱158。如圖23所示，導體柱158貫穿堆疊結構210以與基底100連接。在一實施例中，導體柱158的材料包括金屬、阻障金屬、多晶矽或其組合，其形成方法可以是CVD或PVD。舉例來說，導體柱158可以是金屬鎢柱。

請參照圖24，在階梯區100b上的介電層126a中形成多個接觸窗開口18。接觸窗開口18（例如18a-18h）分別暴露出接墊156（例如156a-156h）的表面。另外，在形成接觸窗開口18之前，可將另一介電層138進一步形成在介電層136上以保護導體柱158。在此情況下，接觸窗開口18貫穿介電層138、136以及126a以暴露出接墊156。從圖24中可知，接墊156可用以當作形成接觸窗開口18的蝕刻停止層。相較於接墊156h的頂面與介電層138的頂面之間的距離，接墊156a的頂面與介電層138的頂面之間的距離較短，因此，在進行接觸窗開口製程時，接觸窗開口18a會先接觸到最頂接墊156a的頂面，而使得最頂接墊156a的蝕刻耗損大於其他接墊156b-156h的蝕刻耗損。相較於習知接墊的厚度，本實施例之厚度較厚的接墊156可防止接觸窗開口製程期間的過度蝕刻（尤其是對於最頂接墊156a的過度蝕刻），藉此提升接觸窗開口製程的製程裕度並增加製程良率。另外，最底接墊156h與介電層138的頂面之間的距離最長，而最底接墊156h與導體層154的厚度一致且小於最頂接墊156a的厚度，因此最底接墊156h並不會在接觸窗開口製程期間被過度蝕刻。

接著，將多個插塞160（例如160a-160h）分別填入接觸窗開口18中，使得插塞160分別與接墊156連接。因此，插塞160可藉由接墊156分別與導體層154電性連接。具體來說，將多個插塞160分別填入接觸窗開口18中的步驟包括進行沉積製程，以將金屬材料填入接觸窗開口18中並覆蓋介電層138的頂面。接著，進行平坦化製程，移除介電層138的頂面上的金屬材料。在一實施例中，所述金屬材料包括銅、鋁、鋁銅、鎢或其組合，其形成方法可以是CVD或PVD。在一實施例中，插塞160的材料與接墊156的材料相同。在替代實施例中，插塞160的材料可與接墊156的材料不同。

請參照圖25，在基底100上形成內連線結構170，以完成記憶元件10。在一實施例中，內連線結構170可電性連接至導體層154以及/或垂直通道結構140。具體來說，內連線結構170可包括介電層172、導電線174以及導電通孔176。導電線174與導電通孔176內埋在介電層172中。導電通孔176配置在相鄰導電線174之間，以電性連接相鄰導電線174。在一實施例中，介電層172的材料包括氧化矽、氮化矽、氮氧化矽或其組合。導電線174與導電通孔176的材料包括金屬材料，例如是銅、鋁、鋁銅或其組合。導電線174與導電通孔176的形成方法可包括單鑲嵌製程或雙鑲嵌製程等製程。此單鑲嵌製程或雙鑲嵌製程為本領域具有通常知識者所熟知，於此便不再詳述。

如圖25所示，在本發明實施例中，記憶元件10包括基底100、堆疊結構210、多個接墊156以及保護層116。基底100包括周邊區100a、階梯區100b以及陣列區100c。堆疊結構210配置在基底100上。堆疊結構210包括交替堆疊的多個介電層112與多個導體層154。接墊156配置在階梯區100b的基底100上方。接墊156分別連接導體層154，以形成階梯結構130。在一實施例中，每一個接墊156的厚度大於或等於每一個導體層154的厚度。每一個接墊156與其連接的相應的導體層154可位於同一水平處。舉例來說，最頂接墊156a可與最頂導體層154a皆位於保護層116與最頂介電層112a之間。最頂導體層154a可沿著平行於基底100的頂面的方向延伸，並在其端部與最頂接墊156a連接。

在一實施例中，最底導體層154bm可用以當作接地選擇線（GSL），最頂導體層154a可用以當作串選擇線（SSL），而最底導體層154bm與最頂導體層154a之間的其他導體層154可用以當作字元線（WL）。在替代實施例中，最頂的三個導體層154亦可用以當作串選擇線（SSL）。介電層112m配置在最底導體層154bm上，以分隔最底導體層154bm與其上的其他導體層154。另外，導體層154m可保留或內埋在介電層112m中。導體層154m可藉由圖14的製程步驟來形成，且導體層154m的長度可藉由圖14中的距離D3來調整。在一實施例中，此導體層154m可以是電性浮置，而未連接至其他元件。

在本實施例中，保護層116配置在堆疊結構210上，以與最頂導體層154a接觸。保護層116的靠近最頂接墊156a處的頂面115具有弧形輪廓。最頂接墊156a具有延伸部157以延伸覆蓋保護層116的弧形頂面115。如圖25所示，此延伸部157具有從保護層116的彎曲輪廓的邊緣到延伸部157的端部的延伸距離D4。此延伸距離D4對應於圖5的距離D1，其可例如是100 nm至1000 nm。值得注意的是，厚度較厚的保護層116可保護下方的串選擇線SSL，以維持一定的厚度與電阻值，進而提升串選擇線SSL的閘極控制。

此外，除了上述實施例之外，此厚度較厚的保護層的概念亦可應用在其他具有階梯區的元件中。舉例來說，具有浮置閘極類型（FG type）、電荷捕陷類型（CT type）、陣列下方互補式金氧半導體（CMOS under Array，CuA）、鄰近陣列的互補式金氧半導體（CMOS near Array）等的3D NAND快閃記憶體。

綜上所述，本發明實施例通過厚度較厚的保護層來保護下方的犧牲層，以使階梯區與陣列區之間的最頂犧牲層不會被耗損。因此，在進行閘極替換製程之後，最頂導體層可維持一定的厚度，以降低最頂導體層的電阻值，進而提升最頂導體層的閘極控制。

10:記憶元件

14、16:空隙

18、18a-18h:接觸窗開口

100:基底

100a:周邊區

100b:階梯區

100c:陣列區

100c1:第一陣列區

100c2:第二陣列區

102:金氧半導體元件

104、112、112a、112m、126、126a、128、136、138、172:介電層

105:開口

110:堆疊層

114:犧牲層

114bm:最底犧牲層

114a:最頂犧牲層

114s、118s、120s、124s:側壁

115:弧形頂面

116:保護層

116a:第一部分

116b:第二部分

116c:第三部分

118、118a:停止層

120、120a、124、124a:罩幕圖案

122:硬罩幕層

122a:頂面部

122b:側壁部

122t1、122t2:厚度

126t、128t:頂面

130:階梯結構

132a、132b:材料對

134:階梯

140:垂直通道結構

142:磊晶層

144:電荷儲存層

146:通道層

148:介電柱

150:狹縫

152:襯層

154、154m:導體層

154a:最頂導體層

154bm:最底導體層

156、156a-156h:接墊

157:延伸部

158:導體柱

160、160a-160h:插塞

170:內連線結構

174:導電線

176:導電通孔

210:堆疊結構

T1、T2、T3、T4、T5:厚度

D1、D2、D3、D4:距離

GSL:接地選擇線

SSL:串選擇線

WL:字元線